KR20010065698A - 반도체소자의 듀얼게이트 형성방법 - Google Patents

반도체소자의 듀얼게이트 형성방법 Download PDF

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Abstract

본 발명은, 반도체소자의 듀얼게이트 형성방법에 관한 것으로서, 특히, 반도체기판 소정의 소자구조를 형성한 후, 언도프된 폴리실리콘 상태에서 식각을 진행하고, 텅스텐실리사이드를 버퍼산화막의 콘택홀 내에 매립하기 전에 게이트의 소오스/드레인공정을 먼저 진행하므로 평탄화공정후에 버퍼산화막을 제거하지 않고서 평탄화된 상태로 다음 공정을 진행하므로 공정을 단순화하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체소자의 듀얼게이트 형성방법 { Method For Forming The Dual Gate Of Semiconductor Device }
본 발명은, 듀얼게이트를 형성하는 방법에 관한 것으로서, 특히, 반도체기판 소정의 소자구조를 형성한 후, 언도프된 폴리실리콘 상태에서 식각을 진행하고, 텅스텐실리사이드를 버퍼산화막의 콘택홀 내에 매립하기 전에 게이트의 소오스/드레인공정을 먼저 진행하므로 평탄화공정후, 버퍼산화막을 제거하지 않고서 평탄화된 상태로 다음 공정을 진행하므로 공정을 단순화하도록 하는 반도체소자의 듀얼게이트 형성방법에 관한 것이다.
일반적으로, 반도체소자에서 게이트전극을 도핑 상태가 서로 다른 듀얼게이트(Dual Gate)를 많이 사용하고 있으며, 상감(Damascence)공정을 이용하여 듀얼게이트를 형성하는 방법을 이용하고 있다.
종래의 듀얼게이트 형성 공정은, 게이트산화막을 적층한 후, 언도프드 폴리실리콘층(Undopped Silicon)을 증착하고, 마스크와 식각공정을 바로 진행하였다.
그리고, 상기 결과물 상에 버퍼산화막을 증착한 후, 마스크와 식각으로 버퍼산화막에 게이트로 연결되는 콘택홀을 형성하도록 한다.
상기 버퍼산화막의 콘택홀을 통하여 게이트의 언도프 폴리실리콘층에 N+ 및 P+ 이온을 언도프드된 폴리실리콘층에 도핑하게 된다.
도핑이 끝난 후에 텅스텐실리사이드층을 버퍼산화막의 콘택홀 내에 상감기법으로 매립한 후 CMP연마공정을 평탄화하여 텅스텐플러그를 각각 절연하게 된다.
그런데, 종래에는 상기한 버퍼산화막을 텅스텐플러그를 형성한 후 제거하여게이트의 이온을 주입하여 소오스/드레인영역을 형성하도록 하고, 그후 재차 버퍼산화막을 증착하여 CMP연마공정으로 버퍼산화막을 평탄화해야 하므로 공정이 번거롭고 복잡해서 소자의 수율에 나쁜 영향을 미치는 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 소정의 소자구조를 형성한 후, 언도프된 폴리실리콘 상태에서 식각을 진행하고, 텅스텐실리사이드를 버퍼산화막의 콘택홀 내에 매립하기 전에 게이트의 소오스/드레인공정을 먼저 진행하므로 평탄화공정후에 버퍼산화막을 제거하지 않고서 평탄화된 상태로 다음 공정을 진행하므로 전체 공정을 단순화하는 것이 목적이다.
도 1 내지 도 11은 본 발명에 따른 반도체소자에서 듀얼게이트를 형성하는 방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 필드산화막
20 : 게이트산화막 25 : 실리콘층
30 : 감광막 35 : LDD이온주입영역
40 : 스페이서막 45 ; 소오스/드레인영역
50 : 버퍼산화막 55 : 제2감광막
60a, 60b :콘택홀 65 : 제2감광막
70 : 제3감광막 75 : 텅스텐실리사이드층
80a, 80b : 메탈프러그
이러한 목적은 반도체기판 상에 소자분리공정으로 필드산화막을 형성한 후, 그 결과물 상에 게이트산화막과 폴리실리콘층을 적층하는 단계와; 상기 실리콘층 상에 감광막을 적층한 후, 실리콘층을 식각하여 게이트를 형성하는 단계와; 상기 단계 후에 이온 주입하여 LDD이온주입영역을 형성한 후, 실리콘층의 측면에 스페이서막을 형성하는 단계와; 상기 게이트의 양측면에 이온을 주입하여 소오스/드레인영역을 형성하는 단계와; 상기 결과물 상에 버퍼산화막을 적층하고, 그 위에 개방부위를 갖도록 제1감광막을 적층하는 단계와; 상기 단계 후에 마스킹식각으로 게이트의 실리콘층으로 연결된 콘택홀을 형성하는 단계와; 상기 단계 후에 NMOS가 형성될 부위의 콘택홀을 개방하도록 제2감광막을 적층한 후, 콘택홀에 N+ 임프랜트공정으로 게이트의 실리콘층에 이온을 주입하는 단계와; 상기 제2감광막을 제거한 후, PMOS가 형성될 부위의 콘택홀을 개방하도록 제3감광막을 적층하고, 콘택홀에 P+ 임프랜트공정으로 게이트의 실리콘층에 이온을 주입하는 단계와; 상기 단계 후에 제3감광막을 제거한 후, 콘택홀 내에 텅스텐실리사이드층을 매립한 후, 평탄화공정으로 메탈플러그를 형성하는 단계를 포함하여 이루어진 반도체소자의 듀얼게이트 형성방법을 제공함으로써 달성된다.
그리고, 상기 버퍼산화막은, TEOS막 혹은 PSG막을 사용하도록 하고, 3000Å이상의 두께로 적층하는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1에 도시된 바와 같이, 반도체기판(10) 상에 소자분리공정으로 필드산화막(15)을 형성한 후, 그 결과물 상에 게이트산화막(20)과 폴리실리콘층(25)을 적층하도록 한다.
그리고, 도 2 및 도 3에 도시된 바와같이, 상기 실리콘층(25) 상에 감광막 (30)을 적층한 후 실리콘층(25)을 식각하여 게이트(25a)(25b)를 형성하도록 한다.
도 4에 도시된 바와 같이, 상기 단계 후에 이온 주입하여 LDD이온주입영역 (35)을 형성한 후, 실리콘층(25) 측면에 스페이서막(40)을 형성하도록 한다.
도 5에 도시된 바와 같이, 상기 게이트(25a)(25b)의 양측면에 이온을 주입하여 소오스/드레인영역(45)을 형성하도록 한다.
도 6에 도시된 바와 같이, 상기 결과물 상에 버퍼산화막(50)을 적층하고, 그 위에 개방부위를 갖도록 제1감광막(55)을 적층하도록 한다.
상기 버퍼산화막(50)은, TEOS막 혹은 PSG막을 사용하도록 하고, 3000Å이상의 두께로 적층하도록 한다.
그리고, 도 7에 도시된 바와 같이, 상기 단계 후에 마스킹식각으로 게이트(25a)(25b)의 실리콘층(25)으로 연결된 콘택홀(60a)(60b)을 형성하도록 한다.
도 8에 도시된 바와같이, 상기 단계 후에 NMOS가 형성될 부위의 콘택홀(60a)을 개방하도록 제2감광막(65)을 적층한 후, 콘택홀(60a)에 N+ 임프랜트공정으로 게이트(25a)의 실리콘층(25)에 이온을 주입하도록 한다.
도 9에 도시된 바와 같이, 상기 제2감광막(65)을 제거한 후, PMOS가 형성될 부위의 콘택홀(60b)을 개방하도록 제3감광막(70)을 적층하고 콘택홀(60b)에 P+ 임프랜트공정으로 게이트(25b)의 실리콘층(25)에 이온을 주입하도록 한다.
도 10에 도시된 바와 같이, 상기 단계 후에 제3감광막(70)을 제거한 후, 콘택홀(60a)(60b)내에 텅스텐실리사이드층(75)을 매립하도록 한다.
도 11에 도시된 바와같이, 상기 단계 후에 상기 결과물을 CMP(Chemical Mechanical Polishimg)연마공정으로 텅스텐실리사이드층(75)을 평탄화하여 메탈플러그(80a)(80b)를 형성하도록 한다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 이용하게 되면, 반도체기판 소정의 소자구조를 형성한 후, 언도프된 폴리실리콘층 상태에서 식각하여 게이트를 형성하고, 텅스텐실리사이드를 버퍼산화막의 콘택홀 내에 매립하기 전에 게이트의 소오스/드레인공정을 먼저 진행하므로 평탄화공정후에 버퍼산화막을 제거하지 않고서 평탄화된 상태로 다음 공정을 진행하므로 버퍼산화막을 제거하고 소오스/드레인을 형성한 후 재차 버퍼산화막을 증착하는 공정을 없애므로 전체공정을 단순화하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (1)

  1. 반도체기판 상에 소자분리공정으로 필드산화막을 형성한 후, 그 결과물 상에 게이트산화막과 폴리실리콘층을 적층하는 단계와;
    상기 실리콘층 상에 감광막을 적층한 후, 실리콘층을 식각하여 게이트를 형성하는 단계와;
    상기 단계 후에 이온 주입하여 LDD이온주입영역을 형성한 후, 실리콘층의 측면에 스페이서막을 형성하는 단계와;
    상기 게이트의 양측면에 이온을 주입하여 소오스/드레인영역을 형성하는 단계와;
    상기 결과물 상에 버퍼산화막을 적층하고, 그 위에 개방부위를 갖도록 제1감광막을 적층하는 단계와;
    상기 단계 후에 마스킹식각으로 게이트의 실리콘층으로 연결된 콘택홀을 형성하는 단계와;
    상기 단계 후에 NMOS가 형성될 부위의 콘택홀을 개방하도록 제2감광막을 적층한 후 콘택홀에 N+ 임프랜트공정으로 게이트의 실리콘층에 이온을 주입하는 단계와;
    상기 제2감광막을 제거한 후, PMOS가 형성될 부위의 콘택홀을 개방하도록 제3감광막을 적층한 후, 콘택홀에 P+ 임프랜트공정으로 게이트의 실리콘층에 이온을 주입하는 단계와;
    상기 단계 후에 제3감광막을 제거한 후, 콘택홀 내에 텅스텐실리사이드층을 매립한 후, CMP연마공정으로 메탈플러그를 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030057904A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
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