KR20030057904A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, nMOS 영역과 pMOS 영역에 언도프트 폴리실리콘층을 형성하고 언도프트 폴리실리콘층에 불순물을 주입하기 전에 패터닝을 먼저 실시하여 패터닝을 위한 식각 공정이 nMOS 영역과 pMOS 영역에 상관없이 동일한 조건에서 실시되도록 함으로써, nMOS 영역과 pMOS 영역에서 폴리실리콘층의 식각 프로파일(Profile)이 달라지는 것을 방지하고, 폴리실리콘층으로 이루어진 게이트 전극의 측벽에 게이트 스페이서를 균일하게 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시된다.

Description

반도체 소자의 트랜지스터 제조 방법{Method of manufacturing a transistor in a semiconductor device}
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 전극을 형성하기 위하여 식각 공정으로 폴리실리콘층을 패터닝하는 과정에서, pMOS 트랜지스터가 형성된 영역과 nMOS 트랜지스터가 형성된 영역의 폴리실리콘층을 동일하게 식각하여 패터닝 특성을 향상시키고 균일한 식각 프로파일을 얻을 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
반도체 소자를 형성하는 공정에서, 특히 게이트 전극을 형성하는 방법은 매우 중요하다.
소자의 사이즈가 축소되면서 게이트 산화막의 두께가 20Å이하로 얇아짐에 따라, 게이트 산화막의 균일성을 유지하면서 막질을 향상시키기가 어려워질 뿐만 아니라, 게이트 산화막에 손상이 발생되기 쉬워 게이트용 폴리실리콘층을 패터닝하기 위한 플라즈마 식각공정을 제어하기도 어렵다.
그 중 특히 게이트 전극을 형성하기 위하여 폴리실리콘층을 패터닝하는 공정을 설명하면 다음과 같다.
먼저. 얇게 형성된 게이트 산화막 위에 게이트 폴리실리콘을 증착한 후 노광 및 식각 공정을 실시하여 폴리실리콘층을 패터닝한다. 이때, 폴리실리콘층을 패터닝하는 과정에서 여러 가지 문제점이 나타난다.
첫째, CMOS 트랜지스터에서는, 소자의 동작에 있어서, nMOS 트랜지스터와 pMOS 트랜지스터를 동시에 동작시키기 위하여 서로 다른 게이트 전극을 형성해야 한다. 즉, 게이트 형성 시 nMOS 트랜지스터와 pMOS 트랜지스터를 형성하기 위하여 폴리실리콘층으로 서로 불순물을 도핑하는데, pMOS 트랜지스터가 형성될 영역을 마스킹한 다음 이온 주입 공정으로 nMOS 트랜지스터가 형성될 영역의 폴리실리콘층에 5가 불순물인 인(Phosphorous; P)을 먼저 주입한다. 이로써, nMOS 트랜지스터와 pMOS 트랜지스터의 게이트 전극은 같은 폴리실리콘층으로 형성되지만, 주입되는 불순물에 의해 서로 다른 물성을 갖는다. 이로 인하여, 폴리실리콘층을 패터닝하기 위한 플라즈마 건 식각 시 식각 속도의 차이가 발생되며, 식각 프로파일(Profile) 특성에서도 차이가 발생된다. 또한, 소자가 고집적화되면서 게이트 산화막의 두께가 얇아지기 때문에, 식각 속도가 빠른 nMOS 트랜지스터 영역(이하, 'nMOS 영역'이라 함)에서는 식각 속도가 느린 pMOS 트랜지스터 영역(이하, 'pMOS 영역'이라 함)에서 식각이 진행되는 동안 게이트 산화막에 손상이 발생될 뿐만 아니라 심한 경우 반도체 기판에까지 식각 손상이 발생될 수 있다.
둘째, 게이트 산화막이 너무 얇게 형성되기 때문에 플라즈마 건식 식각시 과도 식각량을 조절하기가 어렵다. 즉, 과도 식각의 식각량이 너무 많으면 게이트 산화막에 식각 손상이 발생되어 산화막의 펀치(Punch)가 발생되고, 과도 식각의 식각량이 너무 적으면 식각 후 잔류물이 남아 게이트 브릿지(Bridge)를 유발한다.
또한, 트랜지스터를 제조함에 있어서 소자의 사이즈가 작아짐에 따라 발생되는 쇼트 채널 이펙트를 억제하기 위하여 소오스 및 드레인을 LDD(Lightly DopedDrain) 구조로 형성하는데, 이를 위하여 게이트 전극의 측벽에는 절연막으로 이루어진 게이트 스페이서가 형성된다.
일반적으로, 게이트 스페이서는 게이트 전극을 포함한 전체 상부에 산화막 및 질화막이 순차적으로 형성된 후 상태에서 전면(Blanket) 식각 공정에 의해 게이트 전극의 측벽에만 잔류된 산화막 및 질화막으로 형성된다.
이때, nMOS 영역과 pMOS 영역에서 물성 차이로 인하여 식각 프로파일이 불균일하게 형성된 게이트 전극의 측벽에 상기의 방법으로 게이트 스페이서를 형성할 경우, 게이트 전극의 식각 프로파일에 따라 전면 식각 공정의 식각 특성이 달라져 게이트 스페이서를 균일한 두께로 형성하기가 어렵고, 전면 식각 공정 시 플라즈마 과도 식각이 심하면 액티브 영역(Active region)과 필드 영역(Field oxide)에 손상이 발생되어 트랜지스터의 전기적 특성이 저하될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 nMOS 영역과 pMOS 영역에 언도프트 폴리실리콘층을 형성하고 언도프트 폴리실리콘층에 불순물을 주입하기 전에 패터닝을 먼저 실시하여 패터닝을 위한 식각 공정이 nMOS 영역과 pMOS 영역에 상관없이 동일한 조건에서 실시되도록 함으로써, nMOS 영역과 pMOS 영역에서 폴리실리콘층의 식각 프로파일(Profile)이 달라지는 것을 방지하고, 폴리실리콘층으로 이루어진 게이트 전극의 측벽에 게이트 스페이서를 균일하게 형성할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 제공하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판12 : 소자 분리막
13 : 게이트 산화막14 : 폴리실리콘층
15a : nMOS 영역의 LDD 이온주입층
15b : nMOS 영역의 고농도 이온주입층
16a : pMOS 영역의 LDD 이온주입층
16b : pMOS 영역의 고농도 이온주입층
15, 16 : 소오스, 드레인17 : 제 1 산화막
18 : 질화막19 : 제 2 산화막
20a, 20b : 포토레지스트 패턴21 : 게이트 스페이서
본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 nMOS 트랜지가 형성될 제 1 영역과 pMOS 트랜지스터가 형성될 제 2 영역으로 나누어지며, 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 언도프트 폴리실리콘층을 형성하는 단계와, 언도프트 폴리실리콘층을 패터닝하는 단계와, 전체 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 제 2 산화막을 평탄화하여 언도프트 폴리실리콘층 상부의 질화막을 노출시키는 단계와, 질화막을 제거하는 단계와, 언도프트 폴리실리콘층에 불순물을 주입하는 단계와, 전면 식각 공정을 실시하여 폴리실리콘층의 측벽에 제 1 산화막 및 질화막으로 이루어진 게이트 스페이서를 형성하는 단계와, 소오스 및 드레인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 더 상세히 설명하기로 한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 제공하기 위한 소자의 단면도이다.
도 1a를 참조하면, nMOS 트랜지스터가 형성될 nMOS 영역과 pMOS 트랜지스터가 형성될 pMOS 영역이 각각 정의되고, 소자 분리 영역에는 소자 분리막(12)이 형성된 반도체 기판(11) 상부에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성한다.
상기에서, 게이트 산화막(13)은 10 내지 30Å의 두께로 형성된다. 한편, 폴리실리콘층(14)은 불순물이 도핑되지 않은 언도프 폴리실리콘층으로 이루어지며, 1800 내지 2200Å의 두께로 형성된다.
도 1b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(14)을 패터닝하여 게이트의 형태로 만든다.
종래에는 nMOS 영역과 pMOS 영역에 각각 5가의 불순물과 3가의 불순물을 폴리실리콘층(14)에 주입한 후 패터닝을 위한 식각 공정을 실시하였으나, 본 발명에서는 폴리실리콘층(14)에 불순물이 주입되지 않은 상태에서 식각 공정을 실시한다.
폴리실리콘층(14)에 불순물이 주입되지 않아 nMOS 영역과 pMOS 영역의 폴리실리콘층(14)이 동일한 물성을 갖는 상태에서 식각 공정이 실시되므로, 식각 공정이 동일하게 적용되어 nMOS 영역과 pMOS 영역에 상관없이 균일한 식각 프로파일을 얻을 수 있다.
도 1c를 참조하면, nMOS 영역과 pMOS 영역에 소정의 패턴으로 형성된 폴리실리콘층(14)의 양측에 LDD 구조의 소오스/드레인을 형성하기 위한 LDD 이온주입층(15a 및 16a)을 각각 형성한다.
상기에서, LDD 이온주입층(15a 및 16a)은 n타입의 LDD 이온주입층(15a)과 p타입의 LDD 이온주입층(16a)으로 나뉘어진다. n타입의 LDD 이온주입층(15a)은 pMOS 영역에 포토레지스트 패턴(도시되지 않음)이 형성된 상태에서 저농도 이온주입 공정으로 5가의 불순물을 nMOS 영역에만 주입하여 폴리실리콘층(14)의 양측에 형성한다. 또한, p타입의 LDD 이온주입층(16a)은 nMOS 영역에 포토레지스트 패턴(도시되지 않음)이 형성된 상태에서 저농도 이온주입 공정으로 3가의 불순물을 pMOS 영역에만 주입하여 폴리실리콘층(14)의 양측에 형성한다.
도 1d를 참조하면, 전체 상부에 게이트 스페이서를 형성하기 위한 제 1 산화막(17) 및 질화막(18)을 순차적으로 형성한다.
제 1 산화막(17)은 HLD 산화막(High-temperature Low-pressure Dielectric)으로 이루어지며, 100 내지 200Å의 두께로 형성된다. 질화막(18)은 저압(Low pressure)에서 500 내지 900Å의 두께로 형성된다. 제 1 산화막(17)은 폴실리콘층(14)과 질화막(18)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.
도 1e를 참조하면, 전체 상부에 제 2 산화막(19)을 폴리실리콘층(14)의 두께보다 두껍게 형성한다
제 2 산화막(19)은 플라즈마 산화막(Plasma Enhanced Oxide)으로 이루어지며, 2000 내지 3500Å의 두께로 형성된다.
도 1f를 참조하면, 폴리실리콘층(14)에 의해 제 2 산화막(19)에 발생된 단차를 제거하기 위하여 식각 종말점을 검출(End Point Detection)하는 방식으로 블랭킷 에치 백(Blanket etch back)으로 제 2 산화막(19)의 상부를 평탄화하고, 질화막(18)의 상부 표면을 노출시킨다.
식각 종말점 검출 방식은 식각 공정이 진행되고 있는 동안에도 반도체 기판의 상7태 또는 플라즈마의 상태를 검출하여 변화가 감지되는 시점에서 식각 공정을 중지하는 방식으로써, 식각 종말점을 잡기 위해서는 Optical Emission Spectroscopy(OES)를 이용한다. 즉, 플라즈마를 형성하여 제 2 산화막(19)을 식각하는 과정에서 질화막(18)의 N 성분의 파장이 나타나면 식각 공정을 중지시킨다. 이로써, 제 2 산화막(19)의 상부가 평탄화되면서 질화막(18)의 상부 표면이 노출된다.
상기의 블랭킷 에치 백 공정은 10mTorr 내지 50mTorr의 압력에서 2000W 내지 2400W의 탑 파워(Top power)와 1300 내지 1900W의 바텀 파워(Bottom power)를 인가하고, C4F8과, O2와 Ar을 공급하면서 실시한다. 이때, C4F8의 공급량은 15 내지 20sccm이고, O2의 공급량은 5 내지 15sccm이며, Ar의 공급량은 400 내지 450sccm이다. 한편, 식각 장비는 상부 온도(Top temperature)를 20 내지 40℃로 유지하고, 벽면 온도(Wall temperature)를 40 내지 60℃로 유지하며, 하부 온도(Bottom temperature)를 5 내지 15℃로 유지한다. 또한, 블랭킷 에치 백 공정 시 21mm 갭(Gap)에서 반도체 기판 하부에 헬륨을 공급하되 중앙 부분의 상기 헬륨 압력은 5 내지 15Torr로 유지하고, 가장 자리 부분의 상기 헬륨 압력은 30 내지 40Torr로 유지한다.
도 1g를 참조하면, 평탄화 공정을 통해 표면이 노출된 폴리실리콘층 상부의 질화막(18)을 블랭킷 식각(Blanket Etch) 방법으로 제거하여 제 1 산화막(17)의 표면을 노출시킨다.
질화막(18)을 제거하기 위한 블랭킷 식각 역시 제 2 산화막(19)의 평탄화 공정과 같은 식각 종말점 검출 방식으로 실시하며, 제 1 산화막(17)의 표면이 노출되는 시점에서 블랭킷 식각을 종료한다. 블랭킷 식각의 식각 종말점 검출 방식은 질화막(18)의 N 성분 파장을 검출하여 N 성분이 사라질 때를 식각 종말점으로 한다.
상기의 블랭킷 식각 공정은 30mTorr 내지 70mTorr의 압력에서 8000W 내지 1200W의 탑 파워와 100 내지 300W의 바텀 파워를 인가하고, CHF3과, O2와 Ar을 공급하면서 실시한다. 이때, CHF3의 공급량은 15 내지 25sccm이고, O2의 공급량은 10 내지 30sccm이며, Ar의 공급량은 300 내지 500sccm이다. 한편, 식각 장비는 상부 온도를 20 내지 40℃로 유지하고, 벽면 온도를 40 내지 60℃로 유지하며, 하부 온도를 5 내지 15℃로 유지한다. 또한, 블랭킷 에치 백 공정 시 20mm 갭(Gap)에서 반도체 기판 하부에 헬륨을 공급하되 중앙 부분의 상기 헬륨 압력은 5 내지 15Torr로 유지하고, 가장 자리 부분의 상기 헬륨 압력은 30 내지 40Torr로 유지한다.
상기의 조건으로 실시되는 블랭킷 식각 공정의 질화막 식각률은 약 18.8Å/sec이고, 산화막 식각률은 약 13.3Å/sec이며, 질화막/산화막의 식각 선택비는 약 1.4이다.
도 1h를 참조하면, pMOS 영역에 제 1 포토레지스트 패턴(20a)을 형성하여 nMOS 영역만을 개방시킨 상태에서 이온 주입 공정으로 nMOS 영역의 폴리실리콘층(14)에 5가의 불순물을 주입한다. 이때, 5가의 불순물로 인(Phosphorous; P)을 주입한다. 이로써, nMOS 영역의 폴리실리콘층(14)이 도프트폴리실리콘층으로 형성된다.
도 1i를 참조하면, 제 1 포토레지스트 패턴을 제거한 후 nMOS 영역에 제 2 포토레지스트 패턴(20b)을 형성하여 pMOS 영역만을 개방시킨 상태에서 이온 주입 공정으로 pMOS 영역의 폴리실리콘층(14)에 3가의 불순물을 주입한다. 이때, 3가의 불순물로 붕소(Boron; P)를 주입한다. 이로써, pMOS 영역의 폴리실리콘층(14)이 도프트 폴리실리콘층으로 형성된다.
도 1h 및 도 1i에서, 이온 주입 공정을 폴리실리콘층(14) 상부에 제 1 산화막(17)이 형성된 상태에서 실시함으로써, 불순물이 폴리실리콘층(14) 하부의 게이트 산화막(13)까지 주입되는 채널링 현상을 방지하고, 이로써 게이트 산화막(13)의 막질이 저하되는 것을 방지한다.
도 1j를 참조하면, 제 2 포토레지스트 패턴을 제거한 후 전면 식각 공정으로 제 1 산화막(17) 및 질화막(18)을 폴리실리콘층(14)의 측벽에만 잔류시켜 제 1 산화막(17) 및 질화막(18)으로 이루어진 게이트 스페이서(21)를 형성한다. 이후 폴리실리콘층(14)과 절연막 스페이서(21)를 이온 주입 마스크로 이용한 이온 주입 공정을 nMOS 영역과 pMOS 영역에 각각 실시하여 절연막 스페이서의 양측에 소오스/드레인을 형성하기 위한 고농도 이온주입층(15b 및 16b)을 각각 형성한다. 이로써, nMOS 영역에는 LDD 이온주입층(15a) 및 고농도 이온주입층(15b)으로 이루어진 n타입의 소오스/드레인(15)이 형성되고, pMOS 영역에는 LDD 이온주입층(16a) 및 고농도 이온주입층(16b)으로 이루어진 n타입의 소오스/드레인(16)이 형성된다.
상기의 전면 식각 공정은 주 식각 공정과 과도 식각 공정으로 나뉘어져 실시된다. 주 식각 공정은 100mTorr 내지 200mTorr의 압력에서 600W 내지 1000W의 바이어스를 인가하고, CF4과, CHF3와 Ar을 공급하면서 실시한다. 이때, CF2의 공급량은 50 내지 80sccm이고, CHF3의 공급량은 5 내지 20sccm이며, Ar의 공급량은 250 내지 450sccm이다. 또한, 과도 식각 공정은 100mTorr 내지 200mTorr의 압력에서 200W 내지 400W의 바이어스를 인가하고, CHF3와 O2과 Ar을 공급하면서 실시한다. 이때, CHF3의 공급량은 5 내지 20sccm이고, O2의 공급량은 5 내지 20sccm이며, Ar의 공급량은 250 내지 450sccm이다.
한편, n타입의 고농도 이온주입층(15b)은 pMOS 영역에 포토레지스트 패턴(도시되지 않음)이 형성된 상태에서 고농도 이온주입 공정으로 5가의 불순물을 nMOS 영역에만 주입하여 게이트 스페이서(21)의 양측에 형성한다. 또한, p타입의 고농도 이온주입층(16b)은 nMOS 영역에 포토레지스트 패턴(도시되지 않음)이 형성된 상태에서 고농도 이온주입 공정으로 3가의 불순물을 pMOS 영역에만 주입하여 게이트 스페이서(21)의 양측에 형성한다.
상기의 공정을 통해, nMOS 영역에는 nMOS 트랜지스터가 제조되고, pMOS 영역에는 pMOS 트랜지스터가 제조된다. 이후, 도면에는 도시되어 있지 않지만, 폴리실리콘층(14)과 소오스/드레인(15 및 16) 상부에 실리사이드층을 형성하여 접촉 저항을 낮출 수도 있다.
상술한 바와 같이, 본 발명은 nMOS 영역과 pMOS 영역에 상관없이 동일한 조건에서 언도프트 폴리실리콘층을 패터닝하므로 어느 한 쪽의 영역에서 식각 손상이나 식각 부족이 발생되는 것을 방지하면서 식각 프로파일이 균일한 폴리실리콘층을 형성함과 동시에, 폴리실리콘층의 측벽에 형성되는 게이트 스페이서도 균일하게 형성할 있으며, 표면에 산화막이 형성된 상태에서 폴리실리콘층에 불순물을 주입하므로 채널링 현상에 의해 게이트 산화막의 막질이 저하되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킨다.

Claims (5)

  1. nMOS 트랜지가 형성될 제 1 영역과 pMOS 트랜지스터가 형성될 제 2 영역으로 나누어지며, 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 언도프트 폴리실리콘층을 형성하는 단계와,
    상기 언도프트 폴리실리콘층을 패터닝하는 단계와,
    전체 상부에 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와,
    상기 제 2 산화막을 평탄화하여 상기 언도프트 폴리실리콘층 상부의 상기 질화막을 노출시키는 단계와,
    상기 질화막을 제거하는 단계와,
    상기 언도프트 폴리실리콘층에 불순물을 주입하는 단계와,
    전면 식각 공정을 실시하여 상기 폴리실리콘층의 측벽에 상기 제 1 산화막 및 상기 질화막으로 이루어진 게이트 스페이서를 형성하는 단계와,
    소오스 및 드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 언도프트 폴리실리콘층을 패터닝한 후에 상기 제 1 영역 및 상기 제 2영역의 상기 언도프트 폴리실리콘층의 양측에 LDD 이온주입층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화막은 HLD 산화막으로 이루어지며, 100 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  4. 제 1 항에 있어서,
    상기 전면 식각 공정은 주 식각 공정과 과도 식각 공정으로 실시되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. nMOS 트랜지스터 영역과 pMOS 트랜지스터 영역에 서로 다른 타입의 불순물이 주입된 폴리실리콘층으로 이루어진 게이트를 형성하는 반도체 소자의 트랜지스터 제조 방법에 있어서,
    반도체 기판 전체 상에 게이트용 언도프트 폴리실리콘층을 형성하고 게이트 형태로 패터닝을 먼저 실시한 후 nMOS 트랜지스터 영역과 pMOS 트랜지스터 영역의 상기 언도포트 폴리실리콘층에 각각 불순물을 주입하여 게이트를 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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