CN1079165C - 用于形成半导体器件杂质结区的方法 - Google Patents
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Abstract
一种用于形成半导体器件的杂质结区的方法。其中浅的杂质结区通过注入大分子量的杂质离子在半导体衬底中选择性地形成缺陷区和无定型区加以形成，从而可改善半导体器件的特性。该方法包括二次光刻，三次离子注入以便分别形成缺陷区、无定型区和杂质结区等步骤。
Description
本发明涉及一种用于制造半导体器件的方法，尤其涉及一种能通过在半导体衬底中选择性地形成缺陷区和无定形区来形成浅的杂质结区的方法，从而达到改善半导体器件的特性。
在半导体器件杂质结区中形成的N+P结处，有可能减少结的深度，因为N+P结具有较大的质量、小的离子注入宽度以及低的扩散系数。为了形成这样的N+P结，一般在半导体衬底中注入BF2(氟化硼)离子。然而在此情况下，由于硼离子所引起严重的沟道现象和硼的高扩散系数，而很难于形成浅结。
此外，在离子注入步骤中还发生注入离子横向分散的分散现象。于这样的分散现象，使硼离子向位于棚氧化层两端和栅极侧壁上所形成绝缘层间隔下面的半导体衬底部分渗入。
因为渗入绝缘层间隔下面半导体衬底部分的硼离子具有高的扩散系数，所以它们横向扩散，从而使有效电极长度，也即沟道长度减少。
由于半导体器件沟道长度的减少，而发生短沟道效应。也即源极和漏极之间的电流持续增加，甚至在漏极电压超过其夹断点并到达其饱和点时也不饱和。同样还发生了穿通现象。
作为杂质结区用杂质离子而注入到半导体衬底的BF2中所包含的氟离子用于形成一薄的无定形层。除了离子注入步骤中形成初始的缺陷外，薄的无定形层在以后的退火步骤中还用于在半导体衬底的表面部分形成延伸的缺陷层。结果，在形成接触的步骤中使接触阻抗增加。
这样一些不希望的现象导致诸如结漏电流增加等半导体器件特性的退化。结果，引起诸如可靠性下降和集成困难等问题。
将结合图1和2详细描述涉及上述问题的通用的方法。
图1是半导体器件的剖面图，其中说明了形成杂质结区的通用方法。
如图1所示，依据该方法首先制备，具有N阱2的半导体衬底1。N阱2形成于半导体衬底1的表面部分。然后在半导体衬底1的所需部分上用LOCOS工艺形成元件隔离氧化层3。该元件隔离氧化层3用于限定半导体衬底1的有源区和场区。此后，在半导体衬底1上相应于有源区的部分形成栅氧化层4。在栅氧化层4上形成栅极5。
其后在栅氧化层4和栅极5相对的诸侧壁上各自形成绝缘层间隔6。
把栅极5、绝缘层间隔6和元件隔离氧化层3的上表面作为掩模，在半导体衬底1的有源区中注入BF2杂质离子，从而形成杂质结区7。
然而如图1所示，依据上述通用的方法，在半导体衬底1表面部分的每个杂质结区7中形成一宽度为“a”的延伸的缺陷层8。以下将对此进行更详细的描述。
由于该方法用BF2作为杂质结区的杂质离子，所以它涉及短沟道效应和穿通现象。这是因为包含在BF2中硼(B)的高扩散系数引起BF2杂质离子的横向分散所致。
结果，由包含在BF2中的氟(F)在每个杂质结区处形成一薄的无定形层。除了在离子注入步骤中产生的初始缺陷外，该薄的无定形层在以后的退火步骤中还用于在制备有N阱的半导体衬底表面部分，也即位于在绝缘间隔和元件隔离氧化层下面的衬底表面部分形成一延伸的缺陷。
参考图2，示出另一用于形成杂质结区的另一通用的方法。图2是依据该方法形成具有杂质结区的半导体器件的剖面图。
如图2所示，依据通用方法，首先制备具有N阱12的半导体衬底11。N阱12形成在半导体衬底11的表面部分。然后在半导体衬底11的所需部分上用LOCOS工艺形成元件隔离氧化层13。该元件隔离氧化层13用于限定半导体衬底11的有源区和场区。此后，在半导体衬底11上相应于有源区的部分形成栅氧化层14。在栅氧化层14上形成栅极15。
其后在栅氧化层14和栅极15相对的诸侧壁上各自形成绝缘层间隔16。
用栅极15、绝缘层间隔16和元件隔离氧化层13的上表面作为掩模，在半导体衬底11的有源区中注入具有大分子量的杂质离子，从而分别在半导体衬底11的所需表面部分形成无定形层17。
然后在半导体衬底11的有源区中注入BF2杂质离子，从而在无定型区17的下面形成杂质结区18。每个杂质结区18由于被抑制了的硼离子的沟道效应而具有较小的厚度。
然而，依据上述通用的方法，因为用大分子量的杂质离子形成无定形层17，故在以后的退火步骤中在每个无定形层17和每个相应的杂质结区18之间的界面以下形成一宽度为“b”的延伸缺陷19。这样，该延伸缺陷广泛分布，以致扩展到栅氧化层的末端，从而导致结漏电流量的增加。
因此，本发明的一个目的是解决通用的方法中所引起的上述问题，并提供一种用于在半导体器件中形成杂质结区的方法，它能通过注入大分子量的杂质离子在半导体衬底中选择性地形成缺陷区和无定型区，以形成浅的杂质结区，从而达到改善半导体器件的特性。
依据一个方面，本发明提供一种用于形成半导体器件结杂质区的方法，它包括以下步骤：制备半导体衬底；在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层；在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形，其中所述第一光致抗蚀剂层图形覆盖不形成结杂质区的部分，且选择性地覆盖待形成结杂质区的有源区部分；在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形的两侧暴露的所述半导体衬底的有源区部分注入第一杂质离子，从而形成缺陷区，所述第一杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面上，在相应于不形成结杂质区的部分及相应于待形成结杂质区的有源区部分上未曾覆盖有第一光致抗蚀剂层图形的部分上形成第二光致抗蚀剂层图形；在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区，所述第二杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；以及除去所述第二光致抗蚀剂层图形，然后在所述半导体衬底上相应于待形成结杂质区的所述有源区部分中注入第三杂质离子，从而形成杂质结区。
依据另一个方面，本发明提供一种用于形成半导体器件结杂质区的方法，它包括以下步骤：制备半导体衬底；在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层，在所述半导体衬底上相应于所述有源区的部分上形成栅氧化层，在所述栅绝缘层上形成栅极，以及在所述栅极与栅绝缘层相对的诸侧壁上各自形成绝缘层间隔；在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形，其中所述第一光致抗蚀剂层图形选择性地覆盖待形成结杂质区的有源区部分；在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第一杂质离子，从而形成缺陷区，所述第一杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面上未曾覆盖有第一光致抗蚀剂层的部分上形成第二光致抗蚀剂层图形；在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区，所述第二杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；以及除去所述第二光致抗蚀剂层图形，然后在用所述元件隔离绝缘层、栅极和绝缘层间隔作为掩模的情况下，向所述半导体衬底上相应于所述有源区的部分注入第三杂质离子，从而形成杂质结区。
从以下实施例的描述结合参考附图，将使本发明的其它目的和方面变得明显起来，其中：
图1是半导体器件的剖面图，说明用于形成杂质结区的通用方法；
图2是半导体器件的剖面图，说明另一用于形成杂质结区的通用方法；以及
图3A到3D分别示出依据本发明用于形成半导体器件杂质结区方法的剖面图。
图3A到3D依据本发明分别示出用于形成半导体器件杂质结区的方法的剖面图。
如图3A所示，依据本发明的方法，首先制备具有N阱22的半导体衬底21，N阱22形成在半导体衬底21的表面部分。然后在半导体衬底21上所需的部分用LOCOS工艺形成元件隔离氧化层23。元件隔离氧化层23用于限定半导体衬底21的有源区和场区。
此后，在半导体衬底21上相应于有源区的部分形成栅氧化层24。然后在栅氧化层24上形成栅极25。
其后，在栅氧化层24和栅极25相对的诸侧壁上各自形成绝缘层间隔26。
然后在半导体衬底21上相应于有源区(位于每个绝缘层间隔26和面对绝缘层间隔26的元件隔离氧化层23之间)的所需的部分形成第一光致抗蚀剂层图形27。于是，在第一光致抗蚀剂层图形27的两侧处部分暴露出有源区部分。
如图3B所示，用元件隔离氧化层23、栅极25、绝缘层间隔26和第一光致抗蚀剂层图形27作掩模，向所造成结构的整个暴露部分注入大分子量的杂质离子，从而形成缺陷区28。
作为较重的杂质离子，选择锗(Ge)、硅(Si)、砷(As)、锑(Sb)或铟(In)中的任一个。
通过使用相应于在半导体衬底21中形成杂质结区所使用的离子注入能量约2到10倍的能量注入较重的杂质离子，来形成缺陷区28。
依据本发明，注入的较重杂质离子的数量最好少于能在半导体衬底21中形成无定形层的临界量。因此，构成半导体衬底21的硅原子可保持它们的晶格特性。
较重杂质离子的临界注入量对锗大约是9E13/cm2，对硅大约是5E14/cm2，对砷大约是2E14/cm2。
依据由确定半导体器件集成度的设计规则规定的杂质结区的结深可适当地控制重杂质离子的临界注入量和离子注入能量。
同时，每个缺陷区28由于其在杂质离子注入步骤中产生的横向分散而延伸到位于第一光致抗蚀剂层图形27下面的半导体衬底21的部分。
由于使用高离子注入能量进行离子注入，所注入的杂质离子碰撞半导体衬底21中的硅原子，从而引起硅原子偏离它们的原有位置。结果，形成许多个空位。这样一些空位乃是产生在缺陷区28中的一种缺陷。
于是把第一光致抗蚀剂层图形27全部除去，如图3C所示。然后在所获结构的暴露表面部分(除了曾覆盖有第一光致抗蚀剂层图形27的部分)形成第二光致抗蚀剂层图形29。
此时，第二光致抗蚀剂层图形29用于只暴露曾覆盖有第一光致抗蚀剂层图形27的半导体衬底21的有源区。
利用第二光致抗蚀剂层图形29作掩模，把形成缺陷中使用的同种杂质离子注入于所获结构中，从而形成无定型区30。最好使用相应于在半导体衬底21的N阱22中形成杂质扩散区所使用能量约1.5到5倍的离子注入能量来形成这样的无定型区。
同样也最好使所注入重杂质离子的数量多于能形成无定形结构的临界量。
在形成无定形结构的步骤中，因形成无定形结构而注入的重杂质离子使位于半导体衬底21表面部分中的硅原子向下偏移，以致它们可填隙式地插入位于表面部分以下半导体衬底21的下部硅原子中。因此在无定型区30的下面各自形成填隙区31。
由于形成无定形结构的步骤中产生横向的分散现象，在位于每个第二光致抗蚀剂层图形29末端下面的半导体衬底21的部分中也形成另一个填隙区31。
结果，每个掺杂区28与填隙区31交叠，以致在填隙区31中形成的许多个空位可与填隙区31中的填隙原子共存，从而形成空位/填隙共存区32。
于是除去第二光致抗蚀剂层图形29，如图3D所示。用栅极25、绝缘层间隔26和元件隔离氧化层23作为掩模，在半导体衬底21的有源区中注入BF2杂质离子，从而形成杂质结区33。
当在有关退火的随后步骤实行时，共存于空位/填隙共存区32中的空位和填隙原子再次结合在一起。通过空位和填隙原子的再耦合，可完全除去共存区32中形成的缺陷。在每个填隙区31中只形成宽度为“c”的延伸的缺陷区34。延伸的缺陷区34的宽度“c”小于依据通用方法所形成缺陷区的宽度“a”和“b”。
与此同时，包含在BF2中的硼离子依据填隙机理进行扩散。因为掺杂区28具有较深的空位，所以在掺杂区28中硼离子的扩散速率低于在无定型区30下面所形成的填隙区31中的扩散速率。
结果，杂质结区33具有较小的结深，而延伸的缺陷34的宽度则较窄。
因为用于形成缺陷区28的离子注入能量高于用于形成无定形区30的离子注入能量，所以在比无定型区30更深位置处的半导体衬底中形成填隙区。因此，该填隙区对硼离子的扩散没有贡献。
从以上描述很明显，本发明提供了一种用于形成半导体器件杂质结区的方法，其中在半导体衬底中，形成杂质结区的杂质离子注入乃接着在半导体衬底中形成缺陷区和无定型区的步骤之后进行。依据本方法，可形成结深较浅的杂质结区，而延伸的缺陷的宽度则得以减小。结果，既无短沟道效应，也无穿通现象。同样也可减少结漏电流的数量，从而改善半导体器件的特性。
虽然为了说明揭示了本发明的较佳实施例，但对本技术领域熟悉的技术人员将知道，在并不背离附加的权利要求所揭示的本发明的范围和精神下，不同的改变、增删都是可能的。
Claims (20)
1.一种用于形成半导体器件结杂质区的方法，其特征在于包括以下步骤：
制备半导体衬底；
在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层；
在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形，其中所述第一光致抗蚀剂层图形覆盖不形成结杂质区的部分，且选择性地覆盖待形成结杂质区的有源区部分；
在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形的两侧暴露的所述半导体衬底的有源区部分注入第一杂质离子，从而形成缺陷区，所述第一杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；
除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面上，在相应于不形成结杂质区的部分及相应于待形成结杂质区的有源区部分上未曾覆盖有第一光致抗蚀剂层图形的部分上形成第二光致抗蚀剂层图形；
在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区，所述第二杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；以及
除去所述第二光致抗蚀剂层图形，然后在所述半导体衬底上相应于待形成结杂质区的所述有源区部分中注入第三杂质离子，从而形成杂质结区。
2.如权利要求1所述的方法，其特征在于用于形成缺陷区的所述第一杂质离子的注入量少于能形成无定形结构的临界量。
3.如权利要求1所述的方法，其特征在于所述第一杂质离子与所述第二杂质离子相同。
4.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由第四主族的元素构成。
5.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由砷构成。
6.如权利要求1所述的方法，其特征在于所述第一和第二杂质离子由铟构成。
7.如权利要求1所述的方法，其特征在于，形成所述缺陷区的步骤，通过使用相应于形成所述杂质结区使用的能量约2到10倍的离子注入能量来加以实现。
8.如权利要求1所述的方法，其特征在于，形成所述无定型区的步骤通过使用相应于形成所述杂质结区使用的能量约1.5到5倍的离子注入能量来加以实现。
9.如权利要求1所述的方法，其特征在于所述第三杂质离子由BF2构成。
10.如权利要求1所述的方法，其特征还在于进一步包括以下步骤，即在形成所述元件隔离氧化层后，在所述半导体衬底上相应于所述有源区的部分依次连续地形成栅氧化层、栅极和绝缘层间隔。
11.一种用于形成半导体器件结杂质区的方法，其特征在于包括以下步骤：
制备半导体衬底；
在所述半导体衬底中形成限定场区和有源区的元件隔离氧化层，在所述半导体衬底上相应于所述有源区的部分上形成栅氧化层，在所述栅绝缘层上形成栅极，以及在所述栅极与栅绝缘层相对的诸侧壁上各自形成绝缘层间隔；
在所述半导体衬底上相应于所述有源区的部分形成第一光致抗蚀剂层图形，其中所述第一光致抗蚀剂层图形选择性地覆盖待形成结杂质区的有源区部分；
在用所述第一光致抗蚀剂层图形作为掩模的条件下，向所述第一光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第一杂质离子，从而形成缺陷区，所述第一杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；
除去所述第一光致抗蚀剂层图形，然后在暴露的半导体表面上未曾覆盖有第一光致抗蚀剂层的部分上形成第二光致抗蚀剂层图形；
在用所述第二光致抗蚀剂层图形作为掩模的条件下，向所述第二光致抗蚀剂层图形形成后暴露的所述半导体衬底的部分注入第二杂质离子，从而形成无定型区，所述第二杂质离子包括从锗、硅、砷、锑或铟构成的组中选出的至少一种离子；以及
除去所述第二光致抗蚀剂层图形，然后在用所述元件隔离绝缘层、栅极和绝缘层间隔作为掩模的情况下，向所述半导体衬底上相应于所述有源区的部分注入第三杂质离子，从而形成杂质结区。
12.如权利要求11所述的方法，其特征在于所述第一光致抗蚀剂层图形用于暴露位于每个绝缘层间隔和与所述绝缘层间隔面对的所述元件隔离绝缘层部分之间的半导体衬底部分。
13.如权利要求11所述的方法，其特征在于用于形成缺陷区的所述第一杂质离子的注入量少于能形成无定形结构的临界量。
14.如权利要求11所述的方法，其特征在于所述第一杂质离子与所述第二杂质离子相同。
15.如权利要求11所述的方法，其特征在于所述第一和第二杂质离子由第四主族的元素构成。
16.如权利要求11所述的方法，其特征在于所述第一和第二杂质离子由砷构成。
17.如权利要求11所述的方法，其特征在于所述第一和第二杂质离子由铟构成。
18.如权利要求11所述的方法，其特征在于，形成所述缺陷区的步骤通过使用相应于形成所述杂质结区使用的能量约2到10倍的离子注入能量来加以实现。
19.如权利要求11所述的方法，其特征在于，形成所述无定型区的步骤通过使用相应于形成所述杂质结区使用的能量1.5到5倍的离子注入能量来加以实现。
20.如权利要求11所述的方法，其特征在于所述第三杂质离子由BF2构成。
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