KR100271491B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
목적: 본 발명은 금속 또는 다결정실리콘으로 게이트전극을 형성하고 게이트전극 주위에 저온의 열처리에 의해 실리사이드를 형성하고 형성된 실리사이드에 의해 셀프 얼라인 방식으로 오프셋영역을 형성하므로써 게이트전극은 낮은 비저항을 가지며, 기판의 변형이 발생되지 않으므로 액정표시장치의 신뢰성을 증가시킬 수 있는 박막트랜지스터 제조방법을 제공하는 데 있다.
구성: 기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계, 게이트산화막 상에 게이트전극을 형성하는 단계, 게이트전극을 마스크로 하여 활성층에 오프셋 영역을 형성하기 위해 저농도의 불순물을 도핑하는 단계, 게이트전극 및 게이트산화막의 전면에 제1막을 형성한 후 제1막을 기준온도로 열처리하여 게이트전극 주변에 실리사이드막을 형성하는 단계 및 실리사이드막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계로 구성된다.
효과: 게이트전극 주위에 저온의 열처리에 의해 실리사이드를 형성하고 형성된 실리사이드에 의해 셀프 얼라인 방식으로 오프셋 영역을 형성하므로써 게이트전극은 낮은 비저항을 가지며, 기판의 변형이 발생되지 않으므로 액정표시장치의 신뢰성을 증가시킬 수 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 박막트랜지스터의 채널영역에 오프셋 영역을 형성하여 박막트랜지스터의 오프시 박막트랜지스터의 채널을 통해 흐르는 누설전류를 감소시킬 수 있는 박막트랜지스터 제조방법에 관한 것이다.
비정질 실리콘(a-Si)에 비해 캐리어(Carrier) 이동도가 큰 다결정실리콘을 이용한 박막트랜지스터(Thin film Transistor; TFT)는 스위칭(Switching) 특성이 뛰어나 비정질 실리콘을 이용한 박막트랜지스터에 비해 보다 작은 면적으로 형성할 수 있다. 이는 액티브 매트릭스 액정표시장치에서 화소의 온/오프를 제어하는 박막트랜지스터를 작게 형성함으로써 액정표시장치의 개구율을 향상시킬 수 있으며, 액정표시장치의 화소를 구동하는 구동회로를 박막트랜지스터와 동일한 기판에 형성할 수 있다.
다결정실리콘 박막 트랜지스터를 사용한 액정표시장치는 개구율을 높이고, 구동회로를 동일 기판에 형성할 수 있는 반면에 박막트랜지스터의 오프시 오프 특성의 저하로 누설전류가 발생되는 문제점이 있다.
이를 해결하기 위해 박막트랜지스터의 채널영역에 비도핑되거나 저농도의 불순물로 도핑된 오프셋(Offset) 영역을 형성하여 박막트랜지스터의 오프시 드레인과 소스 또는 드레인 및 소스로부터 게이트로 흐르는 누설전류인 오프 전류를 감소시킬 수 있다.
다결정실리콘 박막트랜지스터에서 누설전류를 저감시키기 위한 LDD 및 오프셋 영역을 형성하기 위한 종래의 다결정실리콘 박막트랜지스터를 첨부된 도면을 이용하여 살펴보면 다음과 같다.
도 5는 종래의 다결정실리콘으로 형성된 게이트전극을 갖는 박막트랜지스터의구조를 나타낸 단면도이고, 도 6은 종래의 금속으로 형성된 게이트전극을 갖는 박막트랜지스터의 구조를 나타낸 단면도이다.
도 5의 종래의 박막트랜지스터의 제조방법은 다음과 같다.
유리 재질로 형성된 기판(1)에 버퍼(Buffer)층(2)을 형성한다. 버퍼층(2) 상의 전면에 다결정실리콘을 형성한 후 사진식각공정을 이용하여 다결정실리콘을 패터닝하여 활성층(3)을 형성한다. 활성층(3) 상에 절연물질인 실리콘 산화막을 전면 침적하여 게이트 산화막(4)을 형성한다. 게이트 산화막(4) 상에 다결정실리콘을 전면에 침적한 후 사진식각공정을 이용하여 다결정실리콘을 패터닝하여 게이트전극(5)을 형성한다.
게이트전극(5) 형성 후 게이트전극(5)을 마스크로한 셀프 얼라인(Self align)으로 활성층(3)에 저농도의 불순물을 도핑한다. 이어 게이트전극(5)을 고온분위기에 산화시켜 소정두께로 산화막(6)을 형성한 후 산화막(6)을 마스크로 한 셀프 얼라인으로 활성층(3)의 양측에 고농도의 불순물을 도핑한다. 저농도 및 고농도의 불순물 도핑에 의해 활성층(3)은 산화막(6)의 두께만큼의 저농도로 도핑된 오프셋(Offset)영역(Ⅱ) 및 고농도로 도핑된 드레인영역(3a)과 소스영역(3b)이 형성된다. 즉, 활성층(3)은 불순물이 도핑되지 않은 채널영역(Ⅰ), 오프셋영역(Ⅱ) 및 전기신호를 인가받기 위한 드레인영역(3a)과 소스영역(3b)이 형성된다.
드레인영역(3a)과 소스영역(3b)이 활성층(3)에 형성된 오프셋 영역(Ⅱ)에 의해 게이트 전극(5)과 이격되어 있으므로 일정전위를 갖는 드레인단자 또는 소스단자로부터 게이트 전극(5)에 미치는 전계의 영향이 감소되어 박막 트랜지스터가 오프일 때 드레인단자와 소스단자 간의 누설전류는 감소되어 박막트랜지스터의 오프 전류 특성을 향상시킬 수 있다.
도 6의 종래의 박막트랜지스터의 제조방법은 다음과 같다.
도 5의 종래의 박막트랜지스터의 제조방법과 동일하게 유리 재질로 형성된 기판(1)에 버퍼층(2) 및 다결정실리콘을 형성한 후 사진식각공정을 이용하여 다결정실리콘을 패터닝하여 활성층(3)을 형성한다. 활성층(3) 상에 절연물질인 실리콘 산화막을 전면 침적하여 게이트 산화막(4)을 형성한다. 게이트 산화막(4) 상에 금속물질을 전면에 침적한 후 사진식각공정을 이용하여 제1감광막패턴을 형성하여 제1감광막패턴을 마스크로 하여 금속물질을 패터닝하여 금속 게이트전극(7)을 형성한다. 금속 게이트전극(7) 형성 후 제1감광막패턴을 마스크로 하여 활성층(3)에 저농도의 불순물을 도핑한다. 이어 제1감광막패턴을 제거하고, 제1감광막패턴 보다 큰 제2감광막패턴(PR)을 형성하고, 제2감광막패턴(PR)을 마스크로 하여 활성층(3)의 양측에 고농도의 불순물을 도핑한다. 따라서 저농도 및 고농도의 불순물 도핑에 의해 활성층(3)은 저농도로 도핑된 오프셋(Offset)영역(Ⅱ) 및 고농도로 도핑된 드레인영역(3a)과 소스영역(3b)이 형성된다. 즉, 활성층(3)은 불순물이 도핑되지 않은 채널영역(Ⅰ), 오프셋영역(Ⅱ) 및 전기신호를 인가받기 위한 드레인영역(3a)과 소스영역(3b)이 형성된다.
상기의 종래의 다결정실리콘을 게이트전극을 갖는 박막트랜지스터 제조방법은 게이트전극을 고온에서 산화시켜 형성된 산화막을 이용하여 오프셋이 형성되므로 고온에서 액정표시장치의 기판이 변형될 수 있고, 그 변형으로 인하여 액정표시장치의 신뢰성이 저하되고, 활성층에 도핑된 불순물이 활성화되어 정확한 프로파일(Profile)을 형성할 수 없으며, 게이트전극은 도전성을 향상시키기 위해 고농도로 불순물이 주입된 다결정실리콘이 사용되지만 다결정실리콘은 높은 비저항을 가지므로 대면적의 액정표시장치에 적용할 수 없는 문제점을 가지고 있다.
상기의 종래의 금속 게이트전극을 갖는 박막트랜지스터 제조방법은 종래의 다결정실리콘을 게이트전극을 갖는 박막트랜지스터에 비해 게이트전극의 도전성을 향상시킬 수 있으나 오프셋 영역을 형성하기 위한 제1 및 제2감광막패턴을 위해 추가적인 마스크가 필요한 문제점을 가지고 있다.
본 발명의 목적은 금속 또는 다결정실리콘으로 게이트전극을 형성하고 게이트전극 주위에 저온의 열처리에 의해 실리사이드를 형성하고 형성된 실리사이드에 의해 셀프 얼라인 방식으로 오프셋영역을 형성하므로써 게이트전극은 낮은 비저항을 가지며, 기판의 변형이 발생되지 않으므로 액정표시장치의 신뢰성을 증가시킬 수 있고, 추가적인 마스크 없이 오프셋 영역을 형성할 수 있는 박막트랜지스터 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계, 게이트산화막 상에 게이트전극을 형성하는 단계, 게이트전극을 마스크로 하여 활성층에 오프셋 영역을 형성하기 위해 저농도의 불순물을 도핑하는 단계, 게이트전극 및 게이트산화막의 전면에 제1막을 형성한 후 제1막을 기준온도로 열처리하여 게이트전극 주변에 실리사이드막을 형성하는 단계 및 실리사이드막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계를 구비한 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 다른 박막트랜지스터 제조방법은 기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계, 게이트산화막의 전면에 금속막을 형성한 후 금속막을 패터닝하여 금속 게이트전극을 형성하는 단계, 금속 게이트전극 및 게이트산화막의 전면에 실리콘막을 형성한 후 실리콘막을 기준온도로 열처리하여 금속 게이트전극 주변에 실리사이드막을 형성하는 단계, 실리콘막을 제거한 후 실리사이드막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계 및 드레인 및 소스영역 형성 후 실리사이드막을 제거하고 실리사이드막이 제거된 금속 게이트전극을 마스크로 하여 활성층에 저농도의 불순물을 도핑하여 오프셋 영역을 형성하는 단계를 구비한 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 박막트랜지스터 제조방법은 기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계, 게이트산화막의 전면에 금속막 및 제1막을 순차적으로 형성한 후 금속막 및 제1막을 패터닝하는 단계, 패터닝된 금속막과 제1막 및 게이트산화막의 전면에 실리콘막을 형성한 후 실리콘막을 기준온도로 열처리하여 패터닝된 금속막 측면에 실리사이드막을 형성하는 단계, 실리콘막을 제거한 후 실리사이드막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계 및 드레인 및 소스영역 형성 후 실리사이드막을 제거하고 실리사이드막이 제거된 패터닝된 금속막을 마스크로 하여 활성층에 저농도의 불순물을 도핑하여 오프셋 영역을 형성하는 단계를 구비한 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 박막트랜지스터 제조방법은 기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계, 게이트산화막의 전면에 제1금속막 및 제2금속막을 순차적으로 형성한 후 제1, 제2금속막을 패터닝하는 단계, 패터닝된 제1, 제2금속막을 마스크로 하여 활성층에 오프셋 영역을 형성하기 위해 저농도의 불순물을 도핑하는 단계, 패터닝된 제1, 제2금속막 및 게이트산화막의 전면에 실리콘막을 형성한 후 실리콘막을 기준온도로 열처리하여 패터닝된 제2금속막 주변에 실리사이드막을 형성하는 단계 및 실리콘막을 제거한 후 실리사이드막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계를 구비한 것을 특징으로 한다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도,
도 2a 내지 도 2f는 본 발명의 제2실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도,
도 3a 내지 도 3h는 본 발명의 제3실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도,
도 4a 내지 도 4h는 본 발명의 제4실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도,
도 5는 종래의 다결정실리콘으로 형성된 게이트전극을 갖는 박막트랜지스터의 구조를 나타낸 단면도,
도 6은 종래의 금속으로 형성된 게이트전극을 갖는 박막트랜지스터의 구조를 나타낸 단면도이다.
본 발명을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도이다.
도 1의 본 발명의 제1실시예에 의한 박막트랜지스터 제조방법은 기판(11)에 버퍼층(12), 활성층(13) 및 게이트산화막(14)을 순차적으로 형성하는 단계, 게이트산화막(14)의 전면에 금속막(15)을 형성한 후 금속막(15)을 패터닝하여 금속 게이트전극(15a)을 형성하는 단계, 금속 게이트전극(15a) 및 게이트산화막(14)의 전면에 실리콘막(16)을 형성한 후 실리콘막(16)을 기준온도로 열처리하여 금속 게이트전극(15a) 주변에 실리사이드막(15b)을 형성하는 단계, 실리콘막(16)을 제거한 후 실리사이드막(15b)을 마스크로 하여 활성층(13)에 고농도의 불순물을 도핑하여 드레인 및 소스영역(13a)을 형성하는 단계 및 드레인 및 소스영역(13a) 형성 후 실리사이드막(15b)을 제거하고 실리사이드막(15b)이 제거된 금속 게이트전극(15c)을 마스크로 하여 활성층(13)에 저농도의 불순물을 도핑하여 오프셋 영역(Ⅱ)을 형성하는 단계로 구성된다.
도 1a에 도시된 바와 같이 기판(11)에 버퍼층(12), 활성층(13) 및 게이트산화막(14)을 순차적으로 형성하고, 도 1b 및 도 1c와 같이 게이트산화막(14)의 전면에 금속막(15)을 형성한 후 사진식각공정을 이용하여 금속막(15) 상에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 식각마스크로 금속막(15)을 식각하여 금속 게이트전극(15a)을 형성한다. 도 1d와 같이 금속 게이트전극(15a) 및 게이트산화막(14)의 전면에 실리콘막(16)을 형성한 후 기준온도, 즉 300℃ 내지 500℃의 저온으로 열처리하여 소정두께를 갖는 실리사이드(Silicide)막(15b)을 형성한다. 실리사이드막(15b)은 금속 게이트전극(15a) 내부 및 외부에 형성된다. 금속 게이트전극(15a) 주변에 저온인 300℃ 내지 500℃에서 실리사이드막(15b)을 용이하게 형성시키기 위하여 금속 게이트전극(15a)은 코발트(Co), 크롬(Cr), 이리듐(Ir), 망간(Mn), 니켈(Ni), 팔라듐(Pd) 및 납(Pt)들 중 어느 한 재질로 이루어져야 한다. 금속 게이트전극(15a) 주변에 충분한 두께의 실리사이드막(15b)이 형성되면 도 1e에 도시된 바와 같이 실리콘막(16)을 식각공정을 사용하여 전면 제거하고, 실리사이드막(15b)을 마스크로 하여 셀프 얼라인(Self align) 방법으로 활성층(13)에 고농도의 불순물을 도핑하여 활성층(13)에 드레인 및 소스영역(13a)을 형성한다. 드레인 및 소스영역(13a)을 형성한 후 도 1f에 도시된 바와 같이 식각 공정을 사용하여 실리사이드막(15b)을 식각하여 제거하고, 금속 게이트전극(15c)을 마스크로 하는 셀프 얼라인 방법으로 활성층(13)에 저농도로 불순물을 도핑하여 활성층(13)에 저농도의 불순물을 갖는 오프셋 영역(Ⅱ)이 형성된다.
도 1의 본 발명의 박막트랜지스터 제조방법은 실리사이드막(15b) 형성 후 고농도의 불순물을 도핑하고 실리사이드막(15b)을 제거한 후 저농도의 불순물을 도핑하여 활성층(13)에 오프셋 영역(Ⅱ)을 형성하였으나, 금속 게이트전극(15b) 형성 후 금속 게이트전극(15b)을 마스크로 하여 활성층(13)에 저농도의 불순물을 도핑하고, 도 1d 및 도 1e에 도시된 바와 같이 실리사이드막(15b)을 형성하고 형성된 실리사이드막(15b)을 마스크로 하여 고농도의 불순물을 도핑하여 오프셋 영역(Ⅱ)을 형성할 수 있다. 그러나 고농도의 불순물을 도핑하여 활성층(13)에 드레인 및 소스영역(13a)을 형성한 후 실리사이드막(15b)을 제거한 후 저농도의 불순물을 도핑하여 오프셋 영역(Ⅱ)을 형성하는 방법은 실리사이드막(15b) 제거시 금속 게이트전극(15a) 내부에 형성된 실리사이드막이 제거되므로 실리사이드막(15b) 제거 후의 금속 게이트전극(15c)의 길이는 작아지므로 길이가 작아진 금속 게이트전극(15c)을 마스크로 저농도의 불순물을 주입하므로 더 큰 오프셋 영역(Ⅱ)을 가질 수 있다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도이다.
도 2의 본 발명의 제2실시예에 의한 박막트랜지스터 제조방법은 기판(21)에 버퍼층(22), 활성층(23) 및 게이트산화막(24)을 순차적으로 형성하는 단계, 게이트산화막(24) 상에 실리콘 게이트전극(25a)을 형성하는 단계, 실리콘 게이트전극(25a)을 마스크로 하여 활성층(23)에 오프셋 영역(Ⅱ)을 형성하기 위해 저농도의 불순물을 도핑하는 단계, 실리콘 게이트전극(25a) 및 게이트산화막(24)의 전면에 금속막(26)을 형성한 후 금속막(26)을 기준온도로 열처리하여 실리콘 게이트전극(25a) 주변에 실리사이드막(25b)을 형성하는 단계 및 실리사이드막(25b)을 마스크로 하여 활성층(23)에 고농도의 불순물을 도핑하여 드레인 및 소스영역(23a)을 형성하는 단계로 구성된다.
도 2의 본 발명의 제2실시예에 의한 박막트랜지스터 제조방법은 도 1의 제1실시예와 동일하나, 다만 제2실시예에 의한 박막트랜지스터 제조방법은 게이트전극(25a)을 실리콘으로 형성하여 실리콘 게이트전극(25a) 주변에 실리사이드막(25b)을 형성하기 위하여 금속막(26)을 실리콘 게이트전극(25a) 및 게이트산화막(24)의 전면에 형성한 후 금속막(26)을 기준온도로 열처리하였다.
도 2a, 도 2b 및 도 2c는 도 1a, 도 1b 및 도 1c와 동일하나, 다만 도 2b 및 도 2c에 도시된 바와 같이 게이트산화막(24)의 전면에 실리콘막(25)을 형성한 후 사진식각공정을 이용하여 실리콘막(25) 상에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 식각마스크로 실리콘막(25)을 식각하여 실리콘 게이트전극(25a)을 형성한다. 도 2d와 같이 실리콘 게이트전극(25a)을 마스크로 하는 셀프 얼라인 방법으로 활성층(23)에 저농도로 불순물을 도핑하여 저농도 도핑영역(23a)을 형성하고, 도 2e에 도시된 바와 같이 실리콘 게이트전극(25a) 및 게이트산화막(24)의 전면에 금속막(26)을 형성한 후 기준온도로 열처리하여 실리사이드막(25b)을 형성한다. 도 2f에 도시된 바와 같이 금속막(26)을 식각공정을 이용하여 전면 제거한 후 실리사이드막(25b)을 마스크로 하여 셀프 얼라인 방법으로 활성층(23)에 고농도의 불순물을 도핑하여 드레인 및 소스영역(23b)을 형성한다. 따라서 활성층(23)에는 고농도의 불순물이 도핑된 드레인 및 소스영역(23b), 저농도의 불순물이 도핑된 오프셋 영역(Ⅱ) 및 채널영역(Ⅰ)이 형성된다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도이다.
도 3의 본 발명의 제3실시예에 의한 박막트랜지스터 제조방법은 기판(31)에 버퍼층(32), 활성층(33) 및 게이트산화막(34)을 순차적으로 형성하는 단계, 게이트산화막(34)의 전면에 금속막(35) 및 제1막(36)을 순차적으로 형성한 후 금속막(35) 및 제1막(36)을 패터닝하는 단계, 패터닝된 금속막(35a)과 제1막(36a) 및 게이트산화막(34)의 전면에 실리콘막(37)을 형성한 후 실리콘막(37)을 기준온도로 열처리하여 패터닝된 금속막(35a) 측면에 실리사이드막(35b)을 형성하는 단계, 실리콘막(37)을 제거한 후 실리사이드막(35b)을 마스크로 하여 활성층(33)에 고농도의 불순물을 도핑하여 드레인 및 소스영역(33a)을 형성하는 단계 및 드레인 및 소스영역(33a) 형성 후 실리사이드막(35b)을 제거하고 실리사이드막(35b)이 제거된 패터닝된 금속막(35c)을 마스크로 하여 활성층(33)에 저농도의 불순물을 도핑하여 오프셋 영역(Ⅱ)을 형성하는 단계로 구성된다.
드레인 및 소스영역(33a) 형성 후 실리사이드막(35b) 제거시 패터닝된 제1막(36a)을 제거하여 더 큰 오프셋 영역(Ⅱ)을 형성시킬 수도 있다.
기준온도는 300℃ 내지 500℃의 저온이고, 금속막(35)은 저온인 300℃ 내지 500℃에서 실리사이드막(35b)의 형성이 용이한 재질인 코발트(Co), 크롬(Cr), 망간(Mn), 니켈(Ni) 중 어느 한 금속으로 이루어지고, 제1막은 저온인 300℃ 내지 500℃에서 실리사이드막(35b)의 형성이 어려운 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 지르코늄(Zr) 등 중 어느 한 금속이거나 비금속의 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등 중 어느 한 절연물질로 구성할 수 있다.
도 3a, 도 3b, 도 3c 및 도 3d에 도시된 바와 같이 기판(31)에 버퍼층(32), 활성층(33), 게이트산화막(34), 금속막(35) 및 제1막(36)을 순차적으로 형성하고, 제1막(36) 상에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 식각마스크로 제1막(36)과 금속막(35)을 순차로 식각하여 금속막(35)을 패터닝하여 금속 게이트전극(35a)을 형성하고 동시에 패터닝된 제1막(36a)을 형성한다. 패터닝된 제1막(36a)은 금속인 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 지르코늄(Zr) 등으로 형성하는 경우 금속 게이트전극(35a)과 함께 게이트전극으로도 사용할 수 있으며, 비금속의 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 등의 절연물질으로 형성하는 경우 금속 게이트전극(35a)의 보호막으로 사용할 수 있다. 도 3e에 도시된 바와 같이 제1막(36a) 및 게이트산화막(34) 상의 전면에 실리콘막(37)을 형성한 후 기준온도로 열처리하여 금속 게이트전극(35a)의 양측면에 실리사이드막(35b)을 형성한다. 즉, 금속 게이트전극(35a)은 저온인 300℃ 내지 500℃에서 실리사이드 형성이 쉽고, 제1막(36a)은 실리사이드 형성이 어려운 재질로 이루어졌으므로 실리사이드막(35b)은 금속 게이트전극(35a)의 양측면에만 형성된다. 도 3f에 도시된 바와 같이 실리사이드막(35b)이 형성된 후 식각 공정을 이용하여 실리콘막(37)을 전면 식각하여 제거하고, 실리사이드막(35b)을 마스크로 하여 활성층(33) 상에 고농도의 불순물을 도핑하여 드레인 및 소스영역(33a)을 형성한다. 도 3g 및 도 3h에 도시된 바와 같이 드레인 및 소스영역(33a) 형성 후 식각 공정을 이용하여 제1막(36a) 및 실리사이드막(35b)을 식각하여 제거한 후 금속 게이트전극(35c)을 마스크로 하여 활성층(33)에 저농도의 불순물을 도핑하여 오프셋 영역(Ⅱ)을 형성한다.
도 3g의 패터닝된 제1막(36a)은 실리사이드막(35b)과 동시에 제거하였으나 제1막(36a)은 반드시 제거할 필요는 없다. 그러나 실리사이드막(36b)은 도 3e와 같이 금속 게이트전극(35a)의 내부에도 형성되므로 실리사이드막(35b) 제거에 의하여 도 3e의 금속 게이트전극(35c)의 길이는 도 3d의 금속 게이트전극(35a)의 길이 보다 짧기 때문에 금속 게이트전극(35c)을 마스크로 하여 저농도의 불순물을 도핑하므로써 더 큰 오프셋 영역(Ⅱ)을 형성시킬 수 있다.
도 4a 내지 도 4h는 본 발명의 제4실시예에 의한 박막트랜지스터 제조방법을 나타낸 단면도이다.
도 4의 본 발명의 제4실시예에 의한 박막트랜지스터 제조방법은 기판(41)에 버퍼층(42), 활성층(43) 및 게이트산화막(44)을 순차적으로 형성하는 단계, 게이트산화막(44)의 전면에 제1금속막(45) 및 제2금속막(46)을 순차적으로 형성한 후 제1, 제2금속막(45,46)을 패터닝하는 단계, 패터닝된 제1, 제2금속막(45a,46a)을 마스크로 하여 활성층(43)에 오프셋 영역(Ⅱ)을 형성하기 위해 저농도의 불순물을 도핑(43a)하는 단계, 패터닝된 제1, 제2금속막(45a,46a) 및 게이트산화막(44)의 전면에 실리콘막(47)을 형성한 후 실리콘막(47)을 기준온도로 열처리하여 패터닝된 제2금속막(46a) 주변에 실리사이드막(46b)을 형성하는 단계 및 실리콘막(47)을 제거한 후 실리사이드막(46b)을 마스크로 하여 활성층(43)에 고농도의 불순물을 도핑하여 드레인 및 소스영역(43b)을 형성하는 단계로 구성된다.
도 4의 본 발명의 박막트랜지스터 제조방법은 드레인 및 소스영역 형성 후 실리사이드막 및 패터닝된 제2금속막을 제거하는 단계를 더 구비할 수도 있다. 기준온도는 300℃ 내지 500℃의 저온이다.
도 4의 본 발명의 제4실시예에 의한 박막트랜지스터 제조방법은 도 3의 제3실시예와 동일하나, 다만 제4실시예에 의한 박막트랜지스터 제조방법에 있어 제1금속막으로 형성된 금속 게이트전극(45a)은 저온인 300℃ 내지 500℃에서 실리사이드막(46b)의 형성이 어려운 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 지르코늄(Zr) 등의 금속으로 형성되고, 금속 게이트전극(45a) 상부에 패터닝된 제2금속막(46a)은 실리사이드막(46b)의 형성이 용이한 재질인 코발트(Co), 크롬(Cr), 망간(Mn), 니켈(Ni) 등의 금속으로 형성된다.
도 4a, 도 4b, 도 4c 및 도 4d에 도시된 바와 같이 기판(41)에 버퍼층(42), 활성층(43), 게이트산화막(44), 제1금속막(45) 및 제2금속막(46)을 순차적으로 형성하고, 제2금속막(46) 상에 감광막 패턴(PR)을 형성한 후 감광막 패턴(PR)을 식각마스크로 제2금속막(46)과 제1금속막(45)을 순차로 식각하여 제1금속막(45)을 패터닝하여 금속 게이트전극(45a)을 형성하고 동시에 패터닝된 제2금속막(46a)을 형성한다. 도 4e에 도시된 바와 같이 패터닝된 제2금속막(46a)을 마스크로 하여 활성층(43)에 저농도의 불순물을 도핑(43a)한다. 도 4f에 도시된 바와 같이 패터닝된 제2금속막(46a) 및 게이트산화막(44) 상의 전면에 실리콘막(47)을 형성한 후 저온의 300℃ 내지 500℃로 열처리하여 패터닝된 제2금속막(46a)의 양측면에 실리사이드막(46b)을 형성한다. 즉, 제1금속막(45a)은 저온인 300℃ 내지 500℃에서 실리사이드 형성이 어렵고, 제2금속막(46a)은 실리사이드 형성이 용이한 재질로 이루어졌으므로 실리사이드막(46b)은 패터닝된 제2금속막(46a)의 양측면에만 형성된다. 도 4g에 도시된 바와 같이 실리사이드막(46b)이 형성된 후 식각 공정을 이용하여 실리콘막(47)을 전면 식각하여 제거하고, 실리사이드막(46b)을 마스크로 하여 활성층(43) 상에 고농도의 불순물을 도핑하여 드레인 및 소스영역(43b)을 형성한다. 도 4h에 도시된 바와 같이 드레인 및 소스영역(43b) 형성 후 식각 공정을 이용하여 제2금속막(46a) 및 실리사이드막(46b)을 식각하여 제거하여 활성층(43)에 고농도의 불순물로 도핑된 드레인 및 소스영역(43b), 저농도의 불순물로 도핑된 오프셋 영역(Ⅱ) 및 채널영역(Ⅰ)이 형성된다.
본 발명의 박막트랜지스터 제조방법은 게이트전극 주위에 저온의 열처리에 의해 실리사이드를 형성하고 형성된 실리사이드에 의해 셀프 얼라인 방식으로 오프셋 영역을 형성하므로써 게이트전극은 낮은 비저항을 가지며, 기판의 변형이 발생되지 않으므로 액정표시장치의 신뢰성을 증가시킬 수 있다.
Claims (19)
- 박막트랜지스터의 오프시 오프 전류를 감소시키기 위한 오프셋 영역을 갖는 박막트랜지스터 제조방법에 있어서,기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계;상기의 게이트산화막 상에 게이트전극을 형성하는 단계;상기의 게이트전극을 마스크로 하여 상기의 활성층에 상기의 오프셋 영역을 형성하기 위해 저농도의 불순물을 도핑하는 단계;상기의 게이트전극 및 게이트산화막의 전면에 제1막을 형성한 후 상기의 제1막을 기준온도로 열처리하여 상기의 게이트전극 주변에 실리사이드막을 형성하는 단계; 및상기의 실리사이드막을 마스크로 하여 상기의 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계를 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 게이트전극은 금속의 재질로 이루어지고, 제1막은 실리콘의 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 게이트전극은 실리콘의 재질로 이루어지고, 제1막은 금속의 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 기준온도는 300℃ 내지 500℃인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 2 항 또는 제 3 항에 있어서, 상기의 금속은 코발트, 크롬, 이리듐, 망간, 니켈, 팔라듐 및 납 중 어느 한 금속인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 박막트랜지스터의 오프시 오프 전류를 감소시키기 위한 오프셋 영역을 갖는 박막트랜지스터 제조방법에 있어서,기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계;상기의 게이트산화막의 전면에 금속막을 형성한 후 상기의 금속막을 패터닝하여 금속 게이트전극을 형성하는 단계;상기의 금속 게이트전극 및 게이트산화막의 전면에 실리콘막을 형성한 후 상기의 실리콘막을 기준온도로 열처리하여 상기의 금속 게이트전극 주변에 실리사이드막을 형성하는 단계;상기의 실리콘막을 제거한 후 상기의 실리사이드막을 마스크로 하여 상기의 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계; 및상기의 드레인 및 소스영역 형성 후 상기의 실리사이드막을 제거하고 상기의 실리사이드막이 제거된 금속 게이트전극을 마스크로 하여 상기의 활성층에 저농도의 불순물을 도핑하여 상기의 오프셋 영역을 형성하는 단계를 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 6 항에 있어서, 상기의 기준온도는 300℃ 내지 500℃인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 6 항에 있어서, 상기의 금속막은 코발트, 크롬, 이리듐, 망간, 니켈, 팔라듐 및 납 중 어느 한 금속으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 박막트랜지스터의 오프시 오프 전류를 감소시키기 위한 오프셋 영역을 갖는 박막트랜지스터 제조방법에 있어서,기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계;상기의 게이트산화막의 전면에 금속막 및 제1막을 순차적으로 형성한 후 상기의 금속막 및 제1막을 패터닝하는 단계;상기의 패터닝된 금속막과 제1막 및 상기의 게이트산화막의 전면에 실리콘막을 형성한 후 상기의 실리콘막을 기준온도로 열처리하여 상기의 패터닝된 금속막 측면에 실리사이드막을 형성하는 단계;상기의 실리콘막을 제거한 후 상기의 실리사이드막을 마스크로 하여 상기의 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계; 및상기의 드레인 및 소스영역 형성 후 상기의 실리사이드막을 제거하고 상기의 실리사이드막이 제거된 상기의 패터닝된 금속막을 마스크로 하여 상기의 활성층에 저농도의 불순물을 도핑하여 상기의 오프셋 영역을 형성하는 단계를 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 9 항에 있어서, 상기의 드레인 및 소스영역 형성 후 상기의 실리사이드막을 제거시 상기의 패터닝된 제1막을 제거하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 9 항에 있어서, 상기의 금속막은 저온에서 실리사이드막의 형성이 용이한 재질로 이루어지고, 상기의 제1막은 저온에서 실리사이드막의 형성이 어려운 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 11 항에 있어서, 상기의 금속막은 코발트, 크롬, 망간, 니켈 중 어느 한 금속으로 이루어지고, 상기의 제1막은 몰리브덴, 티타늄, 텅스텐, 지르코늄 중 어느 한 금속이거나 비금속의 절연물질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 12 항에 있어서, 상기의 절연물질은 실리콘 산화막, 실리콘 질화막 중 어느 한 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 9 항에 있어서, 상기의 기준온도는 300℃ 내지 500℃인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 박막트랜지스터의 오프시 오프 전류를 감소시키기 위한 오프셋 영역을 갖는 박막트랜지스터 제조방법에 있어서,기판에 버퍼층, 활성층 및 게이트산화막을 순차적으로 형성하는 단계;상기의 게이트산화막의 전면에 제1금속막 및 제2금속막을 순차적으로 형성한 후 상기의 제1, 제2금속막을 패터닝하는 단계;상기의 패터닝된 제1, 제2금속막을 마스크로 하여 상기의 활성층에 상기의 오프셋 영역을 형성하기 위해 저농도의 불순물을 도핑하는 단계;상기의 패터닝된 제1, 제2금속막 및 상기의 게이트산화막의 전면에 실리콘막을 형성한 후 상기의 실리콘막을 기준온도로 열처리하여 상기의 패터닝된 제2금속막 주변에 실리사이드막을 형성하는 단계; 및상기의 실리콘막을 제거한 후 상기의 실리사이드막을 마스크로 하여 상기의 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스영역을 형성하는 단계를 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 15 항에 있어서, 상기의 드레인 및 소스영역 형성 후 상기의 실리사이드막 및 상기의 패터닝된 제2금속막을 제거하는 단계를 더 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 15 항에 있어서, 상기의 제1금속막은 저온에서 실리사이드막의 형성이 어려운 재질로 이루어지고, 상기의 제2금속막은 저온에서 실리사이드막의 형성이 용이한 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 17 항에 있어서, 상기의 제1금속막은 몰리브덴, 티타늄, 텅스텐, 지르코늄 중 어느 한 금속으로 이루어지고, 상기의 제2금속막은 코발트, 크롬, 망간, 니켈 중 어느 한 금속으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 15 항에 있어서, 상기의 기준온도는 300℃ 내지 500℃인 것을 특징으로 하는 박막트랜지스터 제조방법.
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