KR100588174B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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닛본 덴끼 가부시끼가이샤
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Abstract

절연성 기판(1), 상기 기판 상에 형성된 반도체층(4), 및 상기 반도체층에 형성된 소스 및 드레인 영역(10, 11) 위에 형성되며 알루미늄 또는 알루미늄 합금으로 이루어진 소스 및 드레인 전극(15, 16)을 포함하는 박막 트랜지스터 제조 방법에 있어서, 상기 방법은, 게이트 전극(9)을 형성하는 단계와, 불순물 이온을 상기 반도체층에 주입하여 소스 및 드레인 영역을 형성하는 단계와, 상기 기판의 전면에 층간 절연막(13)을 형성하는 단계와, 상기 소스 및 드레인이 콘택트 홀을 통해 노출되도록 상기 층간 절연막을 관통하여 콘택트 홀(14)을 형성하는 단계와, 상기 콘택트 홀에 알루미늄 또는 알루미늄 합금으로 이루어진 도전막을 형성하여 소스 및 드레인 전극(15, 16)을 형성하는 단계, 및 (f) 불활성 분위기 내에서 상기 기판을 275 내지 350℃에서 1.5 내지 3시간동안 열처리하는 단계를 포함하는 것을 특징으로 한다.
TFT, 박막 트랜지스터

Description

박막 트랜지스터의 제조 방법{METHOD OF FABRICATING THIN FILM TRANSISTOR}
도 1은 종래의 박막 트랜지스터의 단면도.
도 2는 종래의 다른 박막 트랜지스터의 단면도.
도 3a 내지 도 3k는 본 발명의 제 1의 실시예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 도시하는 단면도.
도 4는 제 1의 실시예에 따른 방법에서 수행되는 열처리에서의 온도 프로필을 도시하는 그래프.
도 5a 및 도 5b는 본 발명의 제 2의 실시예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 도시한 단면도.
도 6a 내지 도 6i는 본 발명의 제 3의 실시예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 도시한 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1, 21 : 절연성 기판 2, 22 : 하지막(버퍼막)
3, 23 : 비결정 실리콘막 4, 24 : 다결정 실리콘막(반도체 박막층)
5 : 레지스트막 6 :절연막
7 : 게이트 금속막 8, 28 : 게이트 절연막
9, 29 : 게이트 전극 10, 30 : 소스 영역
11, 31 : 드레인 영역 12, 32 : 채널 영역
13, 17, 33 : 층간 절연막 14, 18, 34 : 콘택트 홀
15, 19 : 소스 전극 16, 20 : 드레인 전극
발명의 분야
본 발명은, 박막 트랜지스터의 제조 방법에 관한 것으로, 상세하게는, 적어도 소스 전극 및 드레인 전극으로서 알루미늄 또는 알루미늄 합금으로 이루어진 도전막을 이용하는 박막 트랜지스터의 제조 방법에 관한 것이다.
관련 기술의 설명
비결정 실리콘층, 폴리실리콘층 등의 반도체 박막층을 포함하는 박막 트랜지스터(Thin Film Transistor : TFT)가, 액정 디스플레이 장치 등의 구동 소자 또는 스위칭 소자로서 널리 사용되고 있다. 이 박막 트랜지스터는 유리 기판과 같은 절연성 기판과 상기 기판 상에 형성되며 활성 영역으로서 기능하는 반도체 박막층을 포함하는 MOSFET(Metal Oxide Semiconductor type Field Effect Transistor)로서 통상적으로 제조된다. 박막 트랜지스터는 상술한 바와 같은 구동 소자를 용이하게 제조할 수 있는 이점이 있다. 이와 같은 박막 트랜지스터는, 액티브 매트릭스형의 액정 디스플레이 장치 등에 적용되고, 각 화소의 스위칭을 행하는 스위칭 소자로 서, 드라이버 집적회로에 의해 구동되도록 구성되어 있다.
여기서, 반도체 박막층으로서 다결정 반도체를 이용하는 박막 트랜지스터는, 비결정(amorphous) 반도체를 이용하는 박막 트랜지스터와 비교하여, 큰 캐리어 이동도를 얻을 수 있기 때문에, 고속 동작이 가능해질 뿐만 아니라, 각 화소를 구동하는 스위칭 소자와 드라이버 집적회로를 동시에 동일 절연성 기판상에 형성할 수 있기 때문에, 최근의 액정 디스플레이 장치에서 요구되고 있는 소형화, 고해상도화 등의 조건을 만족시킬 수 있다.
도 1은 종래의 박막 트랜지스터의 구성의 한 예를 도시한 단면도로서, 게이트 전극이 반도체 박막층의 상측의 위치에 마련된 톱 게이트 구조(top-gate structure)의 예를 도시한다.
도 1에 도시한 바와 같이, 박막 트랜지스터는 유리 기판과 같은 절연성 기판(101)과, 상기 기판(101) 상에 형성된 절연막(102)과, 폴리실리콘막으로 구성되고 상기 절연막(102) 상에 형성되는 반도체 박막층(103)과, 상기 반도체층(103)의 개략 중앙에 형성되는 채널 영역(104)과, 상기 채널 영역(104)의 주위에 형성되는 소스 및 드레인 영역(105 및 106)과, 상기 채널 영역(104) 상에 형성되는 게이트 절연막(107)과, 상기 게이트 절연막(107) 상에 형성되는 게이트 전극(108)과, 산화 실리콘막으로 이루어지며 상기 기판(101) 전면에 형성되는 층간 절연막(109), 및 소스 및 드레인 영역(105 및 106)을 노출시키도록 층간 절연막(109)을 통해 형성된 콘택트 홀(110)에 형성되는 소스 및 드레인 전극(111 및 112)으로 구성된다.
게이트 전극(108)은 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등의 고융점 금속이 이용되고, 또한, 소스 전극(111) 및 드레인 전극(112)으로서는, 에칭에 의한 미세 가공성이 우수하며, 저항치가 작은 등의 장점을 구비한 알루미늄 또는 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어진 도전막이 일반적으로 이용되고 있다.
도 2는 종래의 박막 트랜지스터의 구성의 다른 예를 도시한 단면도로서, 게이트 전극(108)이 반도체 박막층(103)의 하측의 위치에 마련된 보텀 게이트 구조(bottom-gate structure)의 예를 도시한다.
도 2에 도시된 박막 트랜지스터는, 도 1에 도시한 톱 게이트 구조와 비교하여 게이트 전극(108)의 위치만이 상이하다. 도 2에 도시된 박막 트랜지스터는 도 1에 도시된 박막 트랜지스터와 동일한 원리로 동작한다.
도 1 및 도 2에 도시된 종래의 박막 트랜지스터의 제조에 있어서는, 크롬막과 같은 게이트 금속막을 게이트 전극(108)으로 패턴화하기 위한 플라즈마 에칭과, 반도체 박막층(103)을 활성화하기 위한 레이저 어닐링, 및 층간 절연막(109)을 관통하여 콘택트 홀(110)을 형성하기 위한 플라즈마 에칭과 같은 많은 프로세스가 수행된다.
이들 프로세스에 있어서는, 플라즈마에 의한 정전기에 의해 상기 층(103 및 107)이 손상을 받기 때문에, 반도체 박막층(103), 게이트 절연막(107) 및/또는 반도체층(103)과 게이트 절연막(107) 사이의 계면에서 결정 결함을 유발하게 된다. 이와 같은 결정 결함이 발생하면, 임계치와 같은 박막 트랜지스터의 특성이 흐트러지기 때문에, 박막 트랜지스터의 신뢰성을 저하시키게 된다. 따라서 결정 결함을 개선하는 것이 요망된다.
상술한 바와 같은 박막 트랜지스터의 제조 방법, 예를 들면, 일본 특개2000-252472호 공보에 개시되어 있다.
상기 방법은, 절연성 기판상에 폴리실리콘층으로 이루어지는 반도체 박막층을 형성한 후, 폴리실리콘층의 일부에 붕소 또는 인과 같은 불순물을 이온 주입함으로써 소스 영역 및 드레인 영역을 형성하고, 다음에 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘막과 같은 층간 절연막을 형성한 후, 600℃로 1시간의 열처리를 행하여, 폴리실리콘층을 활성화하고, 게이트 절연막 및 게이트 절연막과 폴리실리콘층의 계면의 결정 결함을 저감시키도록 하고 있다.
또한, 상술한 바와 같은 박막 트랜지스터의 다른 제조 방법이, 예를 들면 일본 특개평10-154815호 공보에 개시되어 있다.
상기 방법은, 절연성 기판상에 비결정 실리콘막으로 이루어지는 반도체 박막층을 형성한 후, 비결정 실리콘막상에 게이트 절연막을 사이에 두고 게이트 전극을 형성한다. 다음에, 비결정 실리콘막의 일부에 불순물을 이온 주입함으로써 소스 영역 및 드레인 영역을 형성한 후, Cr, Mo, Ta 및 W 중 하나로 이루어진 층을 형성하고, 200 내지 400℃로 수 시간의 열처리를 행하여,Cr, Mo, Ta 또는 W를 소스 영역 및 드레인 영역으로 확산시켜서, 소스 및 드레인 영역의 표면부에 얇은 실리사이드층을 형성하도록 하고 있다.
그러나, 상기 언급된 종래 기술에 의한 박막 트랜지스터의 제조 방법에서는, 적어도 소스 전극 및 드레인 전극으로서 알루미늄 또는 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어진 도전막을 이용하는 경우, 결정 결함을 개선할 수 없기 때문에 박막 트랜지스터의 특성이 흐트러진다는 문제가 있다.
구체적으로는, 게이트 전극이 종래 기술의 박막 트랜지스터 제조 방법에 의해 제조되는 경우, 크롬막과 같은 게이트 금속막을 패턴화하기 위한 플라즈마 에칭, 반도체 박막층을 활성화하기 위한 레이저 어닐링, 층간 절연막에 콘택트 홀을 형성하기 위한 플라즈마 에칭 등의 각종의 프로세스가 수행되는데, 이들 프로세스에 있어서, 플라즈마에 의해 일어나는 정전기에 의해 반도체 박막층과 게이트 절연막이 손상을 받기 때문에, 반도체 박막층, 게이트 절연층, 반도체 박막층과 게이트 절연막의 계면 등에 결정 결함이 발생하게 되고, 그 결과, 임계치와 같은 박막 트랜지스터의 특성이 흐트러지는 것을 피할 수 없다.
첫 번째 언급된 종래의 박막 트랜지스터 제조 방법에 있어서, 소스 전극 및 드레인 전극의 형성에 후속하여 상기 기판이 600℃로 1시간동안 열처리된다. 소스 전극 및 드레인 전극을 형성하기 전에 기판이 열처리되더라도, 소스 전극 및 드레인 전극이 형성될 때에 재차 결정 결함이 발생할 우려가 있다. 그러므로, 소스 전극 및 드레인 전극의 형성 이전에 열처리가 수행되어도, 결정 결함을 개선할 수가 없다.
다음에, 두 번째로 언급된 종래 기술의 박막 트랜지스터 제조 방법에 있어서는, 소스 영역 및 드레인 영역을 형성한 후, 그리고 소스 및 드레인 전극 형성 이전에 200 내지 400℃에서 수 시간 동안 기판이 열처리된다. 첫 번째 언급된 종래 기술의 방법과 유사하게, 두 번째 언급된 종래 기술의 방법에 있어서도, 소스 전극 및 드레인 전극이 형성될 때 결정 결함이 발생할 우려가 있다. 결과적으로, 두 번째 언급된 종래 기술의 방법도, 결정 결함을 개선할 수가 없다.
본 발명은 종래 기술에서의 상기 언급된 문제점을 감안하여 이루어진 것으로, 적어도 소스 전극 및 드레인 전극으로서 알루미늄 또는 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어진 도전막을 이용하는 경우, 특성의 변동을 억제할 수 있도록 하는 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 의하면 절연성 기판, 상기 기판 상에 형성된 반도체층, 및 상기 반도체층에 형성된 소스 및 드레인 영역 위에 형성되며 알루미늄 또는 알루미늄 합금으로 이루어진 소스 및 드레인 전극을 포함하는 박막 트랜지스터 제조 방법이 제공되는데, 상기 방법은, (a) 게이트 절연막을 통해 상기 반도체층과 전기적으로 절연된 게이트 전극을 형성하는 단계와, (b) 도전성을 주로 갖는 불순물의 이온을 상기 반도체층의 적어도 일부에 주입하여 소스 및 드레인 영역을 형성하는 단계와, (c) 상기 기판의 전면에 층간 절연막을 형성하는 단계와, (d) 상기 소스 및 드레인 영역의 적어도 일부가 콘택트 홀을 통해 노출되도록 상기 층간 절연막을 관통하는 콘택트홀을 형성하는 단계와, (e) 상기 콘택트 홀에 알루미늄 또는 알루미늄 합금으로 이루어진 도전막을 형성하여 상기 콘택트 홀을 통해 상기 소스 및 드레인 영역과 전기적으로 접속하는 소스 및 드레인 전극을 형성하는 단계, 및 (f) 불활성 분위기 내에서 상기 기판을 275 내지 350℃에서 1.5 내지 3시간동안 열처리하는 단계를 포함한다.
제 1의 실시예
도 3a 내지 도 3k는 본 발명의 제 1의 실시예에 따른 박막 트랜지스터의 제조 방법의 구성을 공정순으로 도시하는 단면도이고, 도 4는 상기 방법에서 수행되는 열처리의 온도 프로필을 도시하는 그래프이다. 이하, 제 1의 실시예에 따른 박막 트랜지스터의 제조 방법을 공정순으로 설명한다.
제 1의 실시예에 있어서, 톱 게이트 구조의 N채널형의 박막 트랜지스터가 제조된다.
우선, 도 3a에 도시한 바와 같이, CVD법에 의해 절연성 기판(1) 상에 하지막(2)이 형성된다. 상기 기판(1)은 약 0.7㎜의 두께를 갖는 유리 기판으로 이루어진다. 하지막(2)은 약 300㎚의 두께를 갖는 산화 실리콘막으로 이루어진다. 하지막(2)은 박막 트랜지스터의 특성에 악영향을 끼치게 될 불순물이 기판(1)으로부터 하기에 언급될 반도체 박막층으로 침입하는 것을 방지하는 버퍼막으로서 기능한다.
다음에, 도 3b에 도시된 바와 같이, 약 60㎚의 두께를 갖는 비결정 실리콘막(3)이 CVD에 의해 하지막(2) 전면에 형성된다.
다음에, 박막 트랜지스터의 채널 영역이 되는 비결정 실리콘막(3)을 활성화하기 위해, 비결정 실리콘막(3)의 전면에 붕소(B)와 같은 P형 불순물을 이온 주입한다. 이와 같은 불순물의 이온 주입은 반드시 행할 필요는 없다.
다음에, 도 3c에 도시한 바와 같이, 비결정 실리콘막(3)의 전면에 엑시머 레 이저에 의해 에너지 빔을 조사하여, 비결정 실리콘막(3)을 폴리실리콘막(4)으로 변환한다. 동시에, 상기 에너지 빔을 이용하여, 상술한 바와 같이 미리 붕소를 이온 주입하고 있는 폴리실리콘막(4)을 어닐링하여 활성화 한다.
이상에 의해, 절연성 기판(1)상에 하지막(2)을 사이에 두고 막두께가 약 60m의 반도체 박막층인 폴리실리콘막(4)을 형성한다.
다음에, 도 3d에 도시한 바와 같이, 폴리실리콘막(4)의 불필요한 부분이 선택적으로 플라즈마 에칭에 의해 선택적으로 제거되고, 박막 트랜지스터 제조에 필요한 부분이 에칭되지 않고 남도록, 포토리소그래피와 플라즈마 에칭에 의해 폴리실리콘막(4)을 섬 형상으로 패턴화한다. 이와 같은 플라즈마 에칭시에, 섬 형상의 폴리실리콘막(4)은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 폴리실리콘막(4)에 결정 결함이 발생하기 쉽게 된다.
다음에, 도 3e에 도시한 바와 같이, CVD에 의해 폴리실리콘막(4)과 하지막(2) 전면에 절연막(6)이 형성된다. 상기 절연막(6)은 산화 실리콘으로 이루어지며, 약 50㎚의 두께를 갖는다.
다음에, 도 3f에 도시한 바와 같이, 스퍼터법에 의해 전면에 막두께가 약 200nm의 크롬으로 이루어지는 게이트 금속막(7)을 형성한다.
다음에, 도 3g에 도시한 바와 같이, 포토리소그래피 기술과 플라즈마 에칭에 의해, 절연막(6) 및 게이트 금속막(7)의 불필요한 부분을 제거함으로써, 각각 소망하는 형상의 게이트 절연막(8) 및 게이트 전극(9)을 형성한다. 이와 같은 플라즈마 에칭시에, 폴리실리콘막(4), 게이트 절연막(8), 및 폴리실리콘막(4)과 게이트 절연 막(8)의 계면은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 도 3h에 도시한 바와 같이, 게이트 전극(9)을 마스크로서 이용한 셀프 얼라인법에 의해, 폴리실리콘막(4)의 일부에 인(P)과 같은 N형 불순물을 이온 주입함으로써, 게이트 전극(9) 주위의 폴리실리콘막(4)에 N형의 소스 영역(10) 및 드레인 영역(11)이 형성되고, 또한, 게이트 전극(9) 바로 아래에 위치되며 양 영역(10, 11)에 끼여진 영역에는 채널 영역(12)이 형성된다.
다음에, 상술한 바와 같이 미리 인을 이온 주입하고 있는 폴리실리콘막(4)을 레이저 어닐링하여 활성화 한 후, 수소 플라즈마 처리를 행하여 채널 영역(12) 내를 캐리어가 흐르기 쉽게 되도록 처리한다.
상술한 바와 같이 폴리실리콘막(4)에 N형 불순물을 이온 주입하여 N형의 소스 영역(10) 및 드레인 영역(11)을 형성할 때, N형 불순물을 2번에 걸쳐서 각각 불순물 농도가 다르게 이온 주입함으로써, 소스 영역(10) 및 드레인 영역(11)을, 소위 LDD(Lightly Doped Drain) 구조로 형성하도록 하여도 좋다. 특히, 박막 트랜지스터의 채널 길이가 미세화된 경우에는, 그와 같은 LDD 구조를 채용함으로써, 드레인 영역으로의 전계의 집중을 완화할 수 있기 때문에, 박막 트랜지스터의 동작의 신뢰성을 높이는데 유효하게 된다.
다음에, 도 3i에 도시한 바와 같이, CVD법에 의해 기판(1)의 전면에 막두께가 약 300nm인 산화 실리콘으로 이루어지는 층간 절연막(13)을 형성한다.
다음에, 도 3j에 도시한 바와 같이, 포토리소그래피와 플라즈마 에칭에 의 해, 층간 절연막(13)의 불필요한 부분이 제거되어, 층간 절연막(13)을 관통하는 콘택트 홀(14)이 형성된다. 플라즈마 에칭시에, 상술한 바와 같이, 폴리실리콘막(4), 게이트 절연막(8), 폴리실리콘막(4)과 게이트 절연막(8)의 계면은 플라즈마에 의해 야기되는 정전기의 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 도 3k에 도시한 바와 같이, 콘택트 홀(14)이 알루미늄으로 채워지도록 도 3j에 도시된 결과물 전면에 알루미늄막을 형성한다. 그 다음, 포토리소그래피와 플라즈마 에칭에 의해 알루미늄막의 불필요한 부분을 제거함으로써 알루미늄막은 소정의 패턴으로 패턴화된다. 이렇게 하여, 콘택트 홀(14)을 통해 소스 영역(10) 및 드레인 영역(11)에 전기적으로 각각 접속하는 소스 전극(15) 및 드레인 전극(16)이 형성되고, 또한, 배선층(도시되지 않음)이 형성된다. 이와 같은 플라즈마 에칭시에, 폴리실리콘막(4), 게이트 절연막(8), 폴리실리콘막(4)과 게이트 절연막(8)의 계면은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 소스 전극(15) 및 드레인 영역(16)을 형성한 직후에, 절연성 기판(1)을 가열로 내에 배치하고, 도 4에 도시한 바와 같은 온도 프로필에 따라 질소(N) 분위기 중에서 열처리한다.
구체적으로는, 도 4에 도시된 바와 같이, 질소 분위기 중에서 시각(t0 내지 t1)의 약 30분간에 실온부터 300℃로 승온한 후, 약 300℃로 t1 내지 t2 동안의 약 2시간 동안 유지하고, 다음에 t2 내지 t3 동안의 약 3시간동안 300℃부터 실온으로 강온한다. 기판(1)은 t1 내지 t2 동안의 약 2시간 동안 가열로를 약 300℃로 유지하는 것에 의해 열처리되기 때문에, 플라즈마에 의한 정전기의 데미지에 의해 폴리실리콘막(4), 게이트 절연막(8), 폴리실리콘막(4)과 게이트 절연막(8)의 계면에 발생하는 결정 결함을 개선한다.
다음에, 소스 전극(15) 또는 드레인 전극(16)에 접속하도록 화소 전극(도시 생략)을 형성한 후, 전면에 평탄화막 및 패시베이션막(도시 생략)을 형성함으로써, 박막 트랜지스터를 완성시킨다.
제 1의 실시예에 따른 상기 언급된 방법에 의하면, 소스 전극(15) 및 드레인 전극(16)을 형성한 직후에, 절연성 기판(1)은 질소 분위기 중에서 약 300℃로 약 2시간 열처리된다. 그러므로, 게이트 금속막(7)을 게이트 전극(9)으로 패턴화하기 위한 플라즈마 에칭, 폴리실리콘막(4)을 활성화하기 위한 레이저 어닐링, 층간 절연막(13)을 관통하여 콘택트 홀(14)을 형성하기 위한 플라즈마 에칭과 같은 프로세스가 수행되는 경우에도, 폴리실리콘막(4), 게이트 절연막(8), 다결정 실리콘막(4)과 게이트 절연막(8)의 계면에 발생하는 결정 결함을 개선할 수 있다. 또한, 결정 결함을 개선하는 것에 의해, 결정 결함부에 있어서의 캐리어의 산란도 제어할 수 있게 된다.
결과적으로, 박막 트랜지스터의 임계치의 변동을 억제할 수 있게 되고, 약 40%(한 예로서 0.1V → 0.06V) 저감시킨 균일화를 도모할 수가 있었다. 또한, 상술한 열처리를 행함으로써, 알루미늄막으로 이루어지는 소스 전극(15) 및 드레인 전극(16)의 콘택트 저항을 저하시킬 수 있게 되었다.
상술한 바와 같은 박막 트랜지스터가 구동 소자로서 사용되는 액정 디스플레이 장치에 있어서는, 소스 전극(15) 및 드레인 전극(16)이 게이트선 및 데이터선을 각각 구성한다. 또한, 액정 디스플레이 장치는 일반적으로 플라즈마에 의한 정전기의 데미지로부터 액정 디스플레이 장치를 보호하기 위한 보호 소자도 포함하도록 설계된다. 소스 전극(15) 및 드레인 전극(16)의 형성 이후의 공정에 있어서는, 보호 소자가 기능하게 되기 때문에, 보호 소자는 폴리실리콘막(4), 게이트 절연막(8) 등을 플라즈마에 의한 정전기의 데미지로부터 보호하게 된다.
따라서 소스 전극(15) 및 드레인 전극(16)을 형성한 직후에, 상술한 바와 같은 조건으로 기판(1)에 대해 열처리를 행함으로써, 가장 효율 좋게 결정 결함을 개선할 수 있게 된다. 이 결과, 박막 트랜지스터의 특성의 변동을 억제할 수 있게 되어, 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다.
제 2의 실시예
도 5a 및 도 5b는 본 발명의 제 2의 실시예에 따른 박막 트랜지스터의 제조 방법의 주요 단계에서의 박막 트랜지스터의 단면도이다.
제 1의 실시예의 소자와 대응하며, 제 1의 실시예의 대응 소자와 동일한 방식으로 동작하는 소자에는 동일한 도면 부호를 병기하고, 그 설명은 생략한다.
제 2의 실시예의 박막 트랜지스터의 제조 방법의 구성이, 상술한 제 1의 실시예의 구성과 크게 다른 점은, 층간 절연막이 다층 구조를 갖도록 설계되는 점이다.
구체적으로는, 도 5a에 도시한 바와 같이, 도 3k를 참조로 설명된 공정에 후 속하여, CVD법에 의해 기판(1)의 전면에 제 2의 층간 절연막(17)이 형성된다. 제 2의 층간 절연막(17)은 질화 실리콘으로 이루어지고 약 400㎚의 두께를 갖는다. 제 2의 층간 절연막(17)과 층간 절연막(13)은 다층 층간 절연막을 구성한다.
다음에, 도 5b에 도시한 바와 같이, 포토리소그래피와 플라즈마 에칭에 의해, 제 2의 층간 절연막(17)의 불필요한 부분을 제거하여, 소스 전극(15) 및 드레인 전극(16)의 일부를 노출시키는 새로운 콘택트 홀(18)을 형성한다. 플라즈마 에칭시, 폴리실리콘막(4), 게이트 절연막(8), 폴리실리콘막(4)과 게이트 절연막(8)의 계면은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과, 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 콘택트 홀(18)이 알루미늄으로 채워지도록 스퍼터법에 의해 알루미늄이 전면에 형성된다. 그 다음, 포토리소그래피와 플라즈마 에칭에 의해 알루미늄막의 불필요한 부분을 제거함으로써 알루미늄막이 소정의 패턴으로 패턴화된다. 이렇게 하여, 콘택트 홀(18)을 통해 소스 및 드레인 전극(15 및 16)에 전기적으로 각각 접속하는 소스 및 드레인 전극(19 및 20)이 형성되고, 또한 배선층(도시되지 않음)이 형성된다. 플라즈마 에칭동안, 폴리실리콘막(4), 게이트 절연막(8), 폴리실리콘막(4)과 게이트 절연막(8)의 계면은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 소스 전극(15, 19) 및 드레인 영역(16, 20)을 형성한 직후에, 절연성 기판(1)을 가열로 내에 배치하고, 제 1의 실시예와 마찬가지로, 도 4에 도시한 바와 같은 온도 프로필로 질소 분위기 중에서 열처리한다.
구체적으로는, t1 내지 t2 동안의 약 2시간 동안 가열로를 약 300℃로 유지함으로써 기판(1)에 대한 열처리를 행하고, 폴리실리콘막(4), 게이트 절연막(8), 다결정 실리콘막(4)과 게이트 절연막(8)의 계면에서의 플라즈마 에칭동안 정전기에 의한 결정 결함이 감소된다.
다음에, 소스 전극(19) 또는 드레인 전극(20)에 접속하도록 화소 전극(도시하지 않음)을 형성한 후, 전면에 평탄화막(도시되지 않음)을 형성함으로써, 박막 트랜지스터를 완성시킨다.
제 2의 실시예는, 층간 절연막이 층간 절연막(13 및 17)을 포함하는 다층 구조를 갖는다는 점을 제외하면 제 1의 실시예와 동일하기 때문에, 제 2의 실시예는 제 1의 실시예와 거의 같은 효과를 얻을 수 있다.
제 3의 실시예
도 6a 내지 도 6i는, 본 발명의 제 3의 실시예에 따른 박막 트랜지스터의 제조 방법의 각 단계에서의 박막 트랜지스터의 단면도이다. 이하, 도 6a 내지 도 6 i를 참조하여, 제 3의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명한다.
제 3의 실시예와 제 1의 실시예의 상이점은 제 1의 실시예가 톱 게이트 구조를 갖는 박막 트랜지스터에 적용된 반면, 제 3의 실시예는 보텀 게이트 구조를 갖는 박막 트랜지스터에 적용된다는 점이다.
우선, 도 6a에 도시한 바와 같이, 절연성 기판(21) 상에 CVD법에 의해 하지막(22)이 형성된다. 상기 기판(21)은 약 0.7㎜의 두께를 갖는 유리 기판으로 이루어진다. 하지막은 약 400㎚의 두께를 갖는 산화 실리콘막으로 구성된다. 하지막(22)은 박막 트랜지스터의 특성에 악영향을 끼치게 될 불순물이 기판(1)으로부터 하기에 언급될 반도체 박막층으로 침입하는 것을 방지하는 버퍼막으로서 기능한다.
다음에, 스퍼터법에 의해 기판(21)의 전면에 게이트 금속막이 형성된다. 게이트 금속막은 크롬으로 구성되고 약 200㎚의 두께를 갖는다.
그 다음, 포토리소그래피와 플라즈마 에칭에 의해 게이트 금속막의 불필요한 부분이 제거되어, 소정의 형상을 갖는 게이트 전극(29)이 형성된다.
다음에, 도 6b에 도시된 바와 같이, 기판(21)의 전면에 CVD법에 의해 게이트 절연막(28)이 형성된다. 게이트 절연막(28)은 산화 실리콘으로 구성되며 약 60㎚의 두께를 갖는다.
그 다음, 비결정 실리콘막(23)이 CVD법에 의해 약 60㎚의 두께로 기판(21)의 전면에 형성된다.
다음에, 도 6c에 도시한 바와 같이, 박막 트랜지스터의 채널 영역이 되는 비결정 실리콘막(23)을 활성화하기 위해, 비결정 실리콘막(23)의 전면에 붕소(B)와 같은 P형 불순물을 이온 주입한다. 또한, 이와 같은 불순물의 이온 주입은 반드시 행할 필요는 없다.
다음에, 도 6d에 도시한 바와 같이, 비결정 실리콘막(23)의 전면에 엑시머 레이저에 의해 에너지 빔을 조사하여, 비결정 실리콘막(23)을 폴리실리콘막(4)으로 변환한다. 동시에, 상기 에너지 빔을 이용하여, 상술한 바와 같이 미리 붕소를 이온 주입하고 있는 폴리실리콘막(24)을 어닐링하여 활성화한다.
다음에, 도 6e에 도시한 바와 같이, 플라즈마 에칭에 의해 폴리실리콘막(24)의 불필요한 부분을 제거하고 박막 트랜지스터를 제조하는데 필요한 폴리실리콘막(24)의 부분이 에칭되지 않고 남도록 포토리소그래피와 플라즈마 에칭에 의해 폴리실리콘막(24)이 섬 형상으로 패턴화된다. 이와 같은 플라즈마 에칭시에, 섬 형상의 폴리실리콘막(24)은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 폴리실리콘막(24)에 결정 결함이 발생하기 쉽게 된다.
그 다음, 기판(21) 전면에 레지스트막이 형성되고, 게이트 전극(29)을 피복하는 마스크(5)로서 패턴화된다.
다음에, 도 6f에 도시된 바와 같이, 레지스트막(5)을 마스크로 하여, 폴리실리콘막(24)의 일부에 인(P)과 같은 N형 불순물을 이온 주입함으로써, 게이트 전극(29) 주위의 폴리실리콘막(24)에 N형의 소스 영역(30) 및 드레인 영역(31)을 형성한다. 또한, 게이트 전극(29) 바로 위에 위치되며 소스 및 드레인 영역(30 및 31) 사이에 끼인 영역에는 채널 영역(32)이 형성된다.
다음에, 상술한 바와 같이 미리 인을 이온 주입하고 있는 폴리실리콘막(24)을 레이저 어닐링에 의해 활성화한 후, 수소 플라즈마 처리를 행하여 채널 영역(32) 내를 캐리어가 흐르기 쉽게 되도록 처리한다.
상술한 바와 같이 N형 불순물을 이온 주입하여 N형의 소스 영역(30) 및 드레인 영역(31)을 형성할 때, 제 1의 실시예와 마찬가지로, 불순물을 2번에 걸쳐서 각각 불순물 농도가 다르게 이온 주입함으로써, 소스 영역(30) 및 드레인 영역(31)을, LDD 구조로 형성하도록 하여도 좋다.
다음에, 도 6g에 도시한 바와 같이, CVD법에 의해 기판(21)의 전면에 막두께가 약 300㎚인 산화 실리콘막으로 이루어지는 층간 절연막(33)을 형성한다.
다음에, 도 6h에 도시한 바와 같이, 포토리소그래피와 플라즈마 에칭에 의해 층간 절연막(33)의 불필요한 부분을 제거함으로써, 층간 절연막(33)을 관통하는 콘택트 홀(34)을 형성한다. 이 플라즈마 에칭시에, 상술한 바와 같이, 폴리실리콘막(24), 게이트 절연막(28), 폴리실리콘막(24)과 게이트 절연막(28)의 계면은 플라즈마에 의한 정전기의 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 도 6i에 도시한 바와 같이, 콘택트 홀(34)이 알루미늄으로 채워지도록 기판(21)의 전면에 알루미늄막이 형성된다. 그 다음, 포토리소그래피와 플라즈마 에칭에 의해 알루미늄막의 불필요한 부분을 제거함으로써 알루미늄막을 소정의 패턴으로 패턴화한다. 이렇게 하여, 콘택트 홀(34)을 통해 소스 및 드레인 영역(30 및 31)에 각각 전기적으로 접속하는 소스 및 드레인 전극(35 및 36)이 형성되고, 또한 배선층(도시되지 않음)이 형성된다. 플라즈마 에칭동안, 폴리실리콘막(24), 게이트 절연막(28), 및 폴리실리콘막(24)과 게이트 절연막(28) 사이의 계면은 플라즈마에 의한 정전기에 의해 데미지를 받게 되고, 그 결과 이들에서 결정 결함이 발생하기 쉽게 된다.
다음에, 소스 전극(35) 및 드레인 전극(36)을 형성한 직후에, 절연성 기판(21)을 가열로 내에 배치하고, 도 4에 도시한 바와 같은 온도 프로필에 따라 질소 분위기 중에서 열처리한다.
구체적으로는, t1 내지 t2의 약 2시간 동안 가열로를 약 300℃로 유지함으로써, 기판(21)에 대한 열처리를 행하고, 그 결과 폴리실리콘막(24), 게이트 절연막(28), 폴리실리콘막(24)과 게이트 절연막(28)의 계면에서의 플라즈마 에칭 동안의 정전기에 의한 결정 결함이 감소된다.
다음에, 소스 전극(15) 또는 드레인 전극(16)에 접속하도록 화소 전극(도시 생략)을 형성한 후, 전면에 평탄화막(도시하지 않음)을 형성함으로써, 박막 트랜지스터를 완성시킨다.
게이트 전극(29)이 보텀 게이트 구조로 구성되어 있는 점을 제외하면, 제 3의 실시예가 제 1의 실시예와 거의 같기 때문에, 제 3의 실시예는 제 1의 실시예와 거의 같은 효과를 얻을 수 있다.
예를 들면, 기판(1 및 21)은 제 1 및 제 2의 실시예에서 약 2시간 동안 300℃의 질소 분위기 중에서 열처리된다. 본 발명가에 의해 실시된 실험에 의하면, 상기 기판은 275 내지 350℃의 질소 분위기 중에서 1.5 내지 3시간 동안 열처리될 수도 있음이 밝혀졌다.
제 1 및 제 2의 실시예에 있어서, 기판(1 및 21)은 질소 분위기 중에서 열처리된다. 본 발명가에 의해 실시된 실험에 의하면, 상기 기판은 질소 분위기 이외에 불활성 분위기에서도 열처리될 수 있음이 밝혀졌다. 예를 들면, 상기 기판은 아르곤(Ar), 네온(Ne) 또는 헬륨(He) 분위기에서 열처리될 수도 있다.
또한, 제 3의 실시예에서 보텀 게이트 구조를 갖는 박막 트랜지스터는, 제 2의 실시예와 마찬가지로, 다층 층간 절연막을 갖도록 설계될 수도 있다.
제 1 및 제 2의 실시예에 있어서, 소스 및 드레인 전극은 알루미늄으로 구성된다. 다르게는, 이들은 알루미늄을 주성분으로 하는 알루미늄 합금으로 구성되도록 설계될 수도 있다.
N형 소스 및 드레인 영역을 형성하기 위해 반도체 박막층에 주입될 불순물로서, 인(P) 대신 안티몬(Sb)이 선택될 수도 있다. 다르게는, N형 소스 및 드레인 여역 대신 P형 소스 및 드레인 영역이 형성될 수도 있는데, 이 경우, 붕소와 같은 P형 불순물의 이온이 반도체 박막층에 주입된다.
절연성 기판, 하지막, 반도체 박막층, 게이트 절연막, 게이트 전극, 및 층간 절연막의 두께는 단지 예증적인 것으로, 적절한 두께로 변경될 수 있다.
상기 언급된 본 발명에 의해 얻어지는 이점이 설명될 것이다.
본 발명에 따르면, 알루미늄 또는 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어진 소스 및 드레인 전극의 형성 후에 기판은 275 내지 350℃의 온도에서 1.5 내지 3시간동안 열처리된다. 이에 의해, 결정 결함이 개선되고, 그에 따라, 알루미늄 또는 알루미늄을 주성분으로 하는 알루미늄 합금으로 이루어진 소스 및 드레인 전극을 트랜지스터가 포함하는 경우에도, 박막 트랜지스터의 특성의 변화를 방지할 수 있게 된다.

Claims (10)

  1. 절연성 기판, 상기 기판 상에 형성된 반도체층, 및 상기 반도체층에 형성된 소스 및 드레인 영역 위에 형성되며 알루미늄 또는 알루미늄 합금으로 이루어진 소스 및 드레인 전극을 포함하는 박막 트랜지스터 제조 방법에 있어서,
    상기 방법은,
    (a) 게이트 절연막을 통해 상기 반도체층과 전기적으로 절연된 게이트 전극을 형성하는 단계와,
    (b) 도전성을 주로 갖는 불순물의 이온을 상기 반도체층의 적어도 일부에 주입하여 소스 및 드레인 영역을 형성하는 단계와,
    (c) 상기 반도체층을 활성화하고 상기 반도체층에 수소 플라즈마를 적용하는 단계와,
    (d) 상기 기판의 전면에 층간 절연막을 형성하는 단계와,
    (e) 상기 소스 및 드레인 영역의 적어도 일부가 상기 콘택트 홀을 통해 노출되도록 상기 층간 절연막을 관통하는 콘택트 홀을 형성하는 단계와,
    (f) 상기 콘택트 홀에 알루미늄 또는 알루미늄 합금으로 이루어진 도전막을 형성하여 상기 콘택트 홀을 통해 상기 소스 및 드레인 영역과 전기적으로 접속하는 소스 및 드레인 전극을 형성하는 단계, 및
    (g) 불활성 분위기 내에서 상기 기판을 275 내지 350℃에서 1.5 내지 3시간동안 열처리하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 소스 및 드레인 전극이 상기 단계 (f)에서 형성된 직후 상기 기판은 상기 단계 (g)에서 열처리되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 게이트 전극은 상기 단계 (a)에서 상기 반도체층 위에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 전극은 상기 단계 (a)에서 상기 반도체층 아래에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상기 단계 (b)에서 상기 소스 및 드레인 영역의 형성시 마스크로 사용되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 이온은 생성되는 소스 및 드레인 영역이 약하게 도핑된 드레인(LDD; lightly-doped drain) 구조를 갖도록 상기 단계 (b)에서 상기 반도체층에 상이한 불순물 농도로 두 번 이온 주입되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  7. 삭제
  8. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 층간 절연막은 다층 구조를 갖도록 상기 단계 (d)에서 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  9. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 반도체층은 폴리실리콘막으로 구성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  10. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 기판은 상기 단계 (g)에서 질소 분위기 중에서 열처리되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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