WO2009122609A1 - 半導体装置、その製造方法及び表示装置 - Google Patents

半導体装置、その製造方法及び表示装置 Download PDF

Info

Publication number
WO2009122609A1
WO2009122609A1 PCT/JP2008/069933 JP2008069933W WO2009122609A1 WO 2009122609 A1 WO2009122609 A1 WO 2009122609A1 JP 2008069933 W JP2008069933 W JP 2008069933W WO 2009122609 A1 WO2009122609 A1 WO 2009122609A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor device
source
insulating film
gate insulating
Prior art date
Application number
PCT/JP2008/069933
Other languages
English (en)
French (fr)
Inventor
木村知洋
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN200880127891XA priority Critical patent/CN101960607B/zh
Priority to US12/921,666 priority patent/US20110024764A1/en
Publication of WO2009122609A1 publication Critical patent/WO2009122609A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L2029/7863—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with an LDD consisting of more than one lightly doped zone or having a non-homogeneous dopant distribution, e.g. graded LDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device. More specifically, the present invention relates to a semiconductor device suitable for a small-sized display device such as a mobile phone, a digital camera, and a vehicle, a manufacturing method thereof, and a display device.
  • a semiconductor device is an electronic device that includes an active element that utilizes electrical characteristics of a semiconductor, and is widely applied to, for example, audio equipment, communication equipment, computers, and home appliances.
  • a semiconductor device including a thin film transistor (TFT) is widely applied to a pixel switching element, a driver circuit, and the like in an active matrix liquid crystal display device.
  • TFT thin film transistor
  • Silicon used for a semiconductor layer of a TFT is classified into amorphous silicon having low crystallinity (amorphous silicon) and polycrystalline silicon having high crystallinity (polysilicon) depending on the difference in crystallinity.
  • amorphous silicon has the advantage of being inexpensive and easy to form, and easy to form on non-crystalline materials and materials that cannot withstand high temperatures, but has the disadvantage of low mobility. is there.
  • polycrystalline silicon has a mobility about two orders of magnitude higher than that of amorphous silicon. By using polycrystalline silicon for a semiconductor layer, it is possible to improve performance such as TFT operation speed. .
  • TFTs including polycrystalline silicon have excellent mobility, but there is room for improvement in that the leak current between the source and drain is large.
  • a technique for reducing a leakage current by forming an LDD (Lightly Doped Drain) region which is a low concentration impurity region between a source / drain region and a channel region is disclosed (for example, see Patent Document 1). .) JP-A-8-167722
  • the source / drain regions are formed by ion-implanting high dose impurities into the semiconductor layer and then activating the implanted impurities with heat or the like. It is possible to recover the crystal structure of the source / drain regions destroyed by the ion implantation damage due to the activation.
  • ion implantation is unintentionally excessive. When it is performed or when the activation variation occurs, the crystal recovery of the source / drain region due to the activation may be insufficient.
  • the present invention has been made in view of the above circumstances, a semiconductor device capable of suppressing the I on failure caused by the on-current decreases, it is an object to provide a manufacturing method thereof and a display device .
  • the inventors of the present invention have made various studies on a semiconductor device, a method for manufacturing the same, and a display device that can reduce the Ion defect due to a decrease in on-current. As a result, the starting point of crystal recovery in the source / drain region at the time of activation. Pay attention. The inventor first clarified the following points regarding the conventional semiconductor device.
  • crystal recovery in the source / drain region at the time of activation proceeds when the region with little crystal breakdown (high crystallinity) exists, and the crystallinity of the region that is the starting point is high.
  • the higher the rate the higher the activation rate. Therefore, when ion-implanting a high dose of impurities, the acceleration voltage is adjusted to minimize the number of impurity ions reaching the semiconductor layer on the substrate side and form a region with little crystal breakdown in the semiconductor layer on the substrate side. It is effective to increase the activation rate and promote crystal recovery.
  • FIG. 8 is a schematic cross-sectional view showing the vicinity of a source / drain region of a TFT provided in a conventional semiconductor device.
  • FIG. 8A shows a state at the time of ion implantation of a high dose impurity
  • FIG. It is the state at the time of conversion. As shown in FIG.
  • a high dose amount of impurity 9 is ion-implanted through the gate insulating film 3 into the crystalline semiconductor layer 2 on the substrate 1 to obtain a gate.
  • Ions are implanted into the crystalline semiconductor layer 2 in the region excluding the region where the electrode 4 overlaps. Therefore, ion implantation is not performed on the channel region 5 below the gate electrode 4, but ion implantation is performed on the region of the crystalline semiconductor layer 2 that becomes the source / drain region 6.
  • the difference in density in the source / drain region 6 indicates a difference in crystallinity. The darker the color, the more the crystal breakage proceeds and the lower the crystallinity.
  • the degree of crystal breakdown of the source / drain region 6 is determined by the substrate. It gradually increases from the 1 side toward the gate insulating film 3 side. That is, crystal breakdown is most advanced in a region adjacent to the gate insulating film 3 in the source / drain region 6 and the crystallinity is lowered. On the other hand, in the region adjacent to the substrate 1 in the source / drain region 6, there is little crystal breakdown and the crystallinity is high.
  • crystal recovery of the source / drain region 6 occurs.
  • crystal recovery proceeds from a region having high crystallinity. That is, in the conventional semiconductor device shown in FIG. 8B, the region adjacent to the substrate 1 in the source / drain region 6 becomes the main starting point of crystal recovery, and the crystal recovery proceeds in the direction of the white arrow.
  • the crystal breakdown in the crystalline semiconductor layer 2 becomes large due to variations in the implanted impurities, the crystal recovery of the source / drain region 6 becomes insufficient, and the sheet resistance of the source / drain region 6 becomes insufficient. Will increase. Further, the contact resistance between the source / drain region 6 and the wiring 10 increases due to the increase in sheet resistance. As a result, the on-resistance of the semiconductor device increases, resulting in I on failure due to a decrease in on-current.
  • a low concentration impurity region is disposed adjacent to the source / drain region, and the crystal recovery point when the low concentration impurity region having high crystallinity is activated is activated. As a result, it was thought that crystal recovery, which was insufficient in the past, may be promoted.
  • FIG. 9A shows a state of observation of polysilicon before activation with an optical microscope
  • FIG. 9B is a graph showing a Raman spectrum before activation.
  • FIG. 11A shows the state of amorphous silicon observed with an optical microscope
  • FIG. 11B is a graph showing the Raman spectrum of amorphous silicon.
  • high dose impurities are ion-implanted into the polysilicon 20, and an ion-implanted region 21 is formed in a square region indicated by a dotted line having a side of approximately 20 ⁇ m. That is, the ion implantation region 21 corresponds to a source / drain region having a large crystal breakdown in a semiconductor device.
  • the region surrounding the ion implantation region 21 was the ion non-implantation region 17 where ion implantation was not performed.
  • the P point which is the approximate center of the ion implantation region 21 and the L point of the ion non-implantation region 17 in FIG. 9A are measured by Raman spectroscopy. Comparison was made with the result of amorphous silicon 23 shown in FIG. As shown in FIG. 9B, the Raman spectrum at the Q point is a pattern showing a high crystalline silicon peak in the vicinity of 520 cm ⁇ 1 , whereas the Raman spectrum at the P point is the amorphous spectrum shown in FIG. Since it is a broad pattern similar to the Raman spectrum of silicon 23, it was confirmed that crystal breakdown occurred in the ion implantation region 21 into which a high dose of impurities was ion-implanted.
  • FIG. 10A is a state of observation of the polysilicon after activation with an optical microscope
  • FIG. 10B is a graph showing a Raman spectrum of the polysilicon after activation.
  • the dark region in the ion implanted region 21 decreased due to activation.
  • a P point that is substantially the center of the ion implantation region 21, an S point that is an ion implantation region 21 approximately 2 ⁇ m inside from the ion non-implantation region 17, and an R point that is intermediate between the P point and the S point are identified by Raman.
  • the Raman spectrum at the P point and the R point has a broad pattern similar to the Raman spectrum of the amorphous silicon 23 in FIG. 11 (b) and around 520 cm ⁇ 1.
  • the Raman spectrum at the S point is close to the Raman spectrum at the Q point in FIG. 9 (b), and is crystalline near 520 cm ⁇ 1. It showed a high silicon peak.
  • the present inventors have arranged a low-concentration impurity region adjacent to the source / drain region, and added this low-concentration impurity region as a starting point for crystal recovery at the time of activation. It has been found that the crystal recovery of the region is promoted, and that the crystal recovery can be sufficiently performed even in the source / drain regions, where the crystal recovery has been insufficient in the past, and the above problems can be solved brilliantly.
  • the present invention has been achieved.
  • the present invention is a semiconductor device including a thin film transistor having a crystalline semiconductor layer including a channel region and a source / drain region on a substrate, and a wiring connected to the source / drain region.
  • the semiconductor layer includes a low-concentration impurity region having an impurity concentration lower than that of the source / drain region, and a contact portion in contact with the wiring, and the low-concentration impurity region is the source in a region excluding the channel region side.
  • Crystal recovery of the source / drain regions during activation occurs regardless of the presence or absence of the gradient of crystal breakdown (crystal defects), but if there is a region with less crystal breakdown, crystal recovery is promoted starting from that region. The At this time, the smaller the crystal breakage in the starting region, the stronger the effect of promoting crystal recovery. Therefore, according to the present invention, in the source / drain region at the time of activation, not only the crystal recovery from the region where the crystal breakdown of the source / drain region is small (for example, the substrate side of the source / drain region), but also the source / drain region. Since crystal recovery from the low-concentration impurity region adjacent to the region occurs, the crystal recovery of the source / drain region is strongly promoted compared to the conventional case.
  • the crystal recovery of the source / drain region at the time of activation can be sufficiently advanced, the sheet resistance of the source / drain region can be reduced, and the contact resistance between the source / drain region and the wiring can be reduced.
  • by reducing the contact resistance between the source / drain regions and the wiring it is possible to suppress the occurrence of contact failure.
  • the source / drain region is a region functioning as a source and / or drain of a TFT. That is, the thin film transistor (crystalline semiconductor layer) usually has two source / drain regions opposed to each other with a channel region interposed therebetween. When one source / drain region functions as a source, The drain region functions as a drain. Further, since the low concentration impurity region is disposed adjacent to the source / drain region except for the channel region side, it can be distinguished from the LDD region by the region to be disposed.
  • the configuration of the semiconductor device of the present invention is not particularly limited as long as such a component is formed as an essential component, and may or may not include other components. .
  • a preferred embodiment of the semiconductor device of the present invention will be described in detail below. In addition, you may use the form shown below suitably combining.
  • the low-concentration impurity region is a region where ion implantation of an impurity with a high dose equivalent to that of the source / drain region is not performed, and a low dose impurity may be added, or an impurity is added. It may be a non-ion-implanted region. More specifically, the low concentration impurity region is preferably a region having an impurity concentration of 50% or less (more preferably 10% or less) of the impurity concentration of the source / drain region. Thereby, the crystallinity of the low concentration impurity region can be increased, and the effect of promoting the crystal recovery of the source / drain region starting from the low concentration impurity region can be enhanced. Note that if the impurity concentration of the low-concentration impurity region exceeds 50%, the low-concentration impurity region may not be able to fully exhibit the effect as a starting point of crystal recovery.
  • the low-concentration impurity regions may be arranged in the vertical direction (film thickness direction) of the source / drain regions if possible, but are preferably arranged on the same plane as the source / drain regions. Accordingly, the low concentration impurity region can be easily formed by using a photoresist or the like.
  • a part of the contact portion may overlap with the low concentration impurity region.
  • the low-concentration impurity region may be disposed along the outer periphery of the contact portion excluding the channel region side when the substrate is viewed in plan. Thereby, since the crystal recovery of the source / drain regions around the contact portion can be efficiently promoted, the contact resistance can be further reduced, and the contact failure and the Ion failure can be further suppressed. From the same viewpoint, the low-concentration impurity region may have a shape (for example, a concave shape) having a dent when the substrate is viewed in plan, and the dent portion may be arranged along the outer periphery of the contact portion.
  • the low concentration impurity region may be arranged along a current path between the contact portion and the channel region when the substrate is viewed in plan.
  • the crystal recovery of the source / drain region around the current path between the contact portion and the channel region can be promoted, so that the sheet of the source / drain region serving as the current path between the contact portion and the channel region is provided.
  • the I on failure can be further suppressed.
  • the thin film transistor usually has two contact portions arranged opposite to each other with a channel region interposed therebetween, and a current (on-current) flows between the two contact portions. That is, a current path is formed between the two contact portions.
  • the crystalline semiconductor layer has at least two contact portions arranged to face each other with the channel region interposed therebetween, and the low concentration impurity region is obtained when the substrate is viewed in plan view. It may be arranged along a region sandwiched between contact portions facing each other across the channel region.
  • the low-concentration impurity region is disposed along a current path between the contact portion and the channel region when the substrate is viewed in plan, and along the outer periphery of the contact portion except for the channel region side. May be arranged.
  • the crystal recovery of the source / drain region around the current path between the contact portion and the channel region can be promoted, so that the sheet of the source / drain region serving as the current path between the contact portion and the channel region is provided. Resistance can be reduced.
  • the contact resistance can be further reduced. From the above, further reduce the on-resistance of the semiconductor device, it is possible to further suppress the I on failure.
  • the crystalline semiconductor layer has at least two contact portions arranged to face each other with the channel region interposed therebetween, and the low-concentration impurity region has a channel region when the substrate is viewed in plan view. It may be disposed along a region sandwiched between contact portions opposed to each other, and may be disposed along the outer periphery of the contact portion excluding the channel region side.
  • the semiconductor device may have a resist over the gate insulating film in a region overlapping with the low concentration impurity region.
  • the thin film transistor may include a gate insulating film
  • the semiconductor device may include a resist on the gate insulating film in a region overlapping with the low concentration impurity region.
  • the resist may be a resist residue left after the resist is removed in the manufacturing process, that is, a resist residue.
  • the degree of resist remaining (for example, the film thickness of the resist residue) can be controlled by appropriately selecting the resist material, removal method, and the like.
  • the gate insulating film in the region overlapping with the low-concentration impurity region is continuous with the gate insulating film in the region overlapping with the source / drain region, and at least the film thickness and film quality of the gate insulating film in the region overlapping with the source / drain region.
  • the thin film transistor includes the gate insulating film, and the gate insulating film is continuous with the region overlapping the source / drain region, and the low concentration impurity region has a region overlapping the low concentration impurity region. At least one of the film thickness and the film quality in the overlapping region and the region overlapping the source / drain region may be different.
  • the concentration of the impurity added to the crystalline semiconductor layer can be adjusted using at least one of the film thickness difference and the film quality difference of the continuous gate insulating film. Therefore, a low concentration impurity region can be easily formed in the crystalline semiconductor layer in a region overlapping with the gate insulating film in a region having at least one of a film thickness difference and a film quality difference.
  • the gate insulating film in the region overlapping with the low-concentration impurity region is a denser film than the gate insulating film in the region overlapping with the source / drain regions (for example, the amount of structural defects is small).
  • Such a form can be formed by changing film forming conditions such as temperature, gas flow rate, and applied voltage for each region.
  • a plurality of insulating films may be stacked in the gate insulating film in the region overlapping with the low concentration impurity region.
  • the thin film transistor may include a gate insulating film
  • the gate insulating film in a region overlapping with the low-concentration impurity region may include a plurality of stacked insulating films.
  • the gate insulating film easily has a thickness difference, and the concentration of impurities added to the crystalline semiconductor layer can be easily adjusted using the thickness difference of the gate insulating film. Therefore, a low concentration impurity region can be easily formed in the crystalline semiconductor layer in a region overlapping with a region where the gate insulating film is thick (a region where a plurality of insulating films are stacked).
  • the present invention is also a method for manufacturing a semiconductor device according to the present invention, wherein the manufacturing method patterns a resist on a gate insulating film in a region overlapping the region where the low-concentration impurity region of the crystalline semiconductor layer is formed. And a step of adding an impurity to the crystalline semiconductor layer through the gate insulating film using the resist as a mask.
  • the low concentration impurity region can be easily formed in the crystalline semiconductor layer in the region masked by the resist without increasing the number of steps as compared with the aspect using the film thickness difference of the gate insulating film.
  • the present invention further relates to a method of manufacturing a semiconductor device of the present invention, wherein the manufacturing method includes a step of patterning a first gate insulating film on a region where the low concentration impurity region of the crystalline semiconductor layer is formed. Forming a second gate insulating film so as to cover the crystalline semiconductor layer and the first gate insulating film, and introducing impurities into the crystalline semiconductor layer through the first gate insulating film and the second gate insulating film. And a step of adding the semiconductor device.
  • a gate insulating film having a structure having a difference in film thickness can be easily formed. Therefore, the concentration of impurities added to the crystalline semiconductor layer can be easily adjusted using the difference in film thickness of the gate insulating film.
  • a low concentration impurity region can be easily formed in the crystalline semiconductor layer in a region overlapping with a region where the gate insulating film is thick (a region where the first gate insulating film and the second gate insulating film are stacked).
  • the method for manufacturing a semiconductor device of the present invention is not particularly limited as long as it includes the above-described steps as essential steps, and may or may not include other steps.
  • an ion implantation method As a method for adding impurities to the crystalline semiconductor layer, an ion implantation method, an ion doping method, or the like can be used. From the viewpoint of easy control of the amount of impurities added and the depth profile of the added impurities. It is preferable to use an ion implantation method.
  • the present invention is also a display device including the semiconductor device of the present invention or the semiconductor device manufactured by the method of manufacturing a semiconductor device of the present invention. Accordingly, since a semiconductor device capable of suppressing Ion defects can be used for a display device, a display device with high yield rate, high reliability, and low power consumption can be realized.
  • the semiconductor device and the display device of the present invention it is possible to provide a semiconductor device, a method for manufacturing the display device, and a display device that can suppress an Ion defect due to a decrease in on-current.
  • FIG. 1 is a schematic cross-sectional view showing the vicinity of a source / drain region of a TFT provided in the semiconductor device of Embodiment 1, wherein (a) shows a state at the time of ion implantation of a high dose impurity, and (b) This is the state when activated.
  • the shades of color in the source / drain regions 6 in FIGS. 1A and 1B show the difference in crystallinity, and the darker the region, the more the crystal breakage proceeds and the lower the crystallinity.
  • FIG. 8 in the semiconductor device of the first embodiment shown in FIG.
  • FIG. 2 is a schematic plan view showing the vicinity of the source / drain region of the TFT provided in the semiconductor device of the first embodiment.
  • the semiconductor device of this embodiment includes a crystalline semiconductor layer 2 having a channel region 5, a source / drain region 6 and a low-concentration impurity region 7 on a substrate 1, and a gate insulating film. 3 and the gate electrode 4 are provided with a TFT having a structure in which the substrate 1 is laminated in this order. Further, as shown in FIG.
  • the semiconductor device of the present invention is a region surrounded by a dotted line in FIG. 1B connected to a source / drain region 6 through a contact hole. ).
  • the channel region 5, the source / drain region 6 and the low-concentration impurity region 7 are formed from the same semiconductor layer and are arranged adjacent to each other in the same plane.
  • an island-shaped crystalline semiconductor layer 2 having a thickness of 20 to 200 nm (preferably 30 to 70 nm) is formed on one main surface of the substrate 1. More specifically, the crystalline semiconductor layer 2 is formed by forming an amorphous semiconductor film having an amorphous structure by sputtering, LPCVD (Low Pressure CVD), or plasma CVD (Chemical Vapor Deposition). It is formed by patterning a crystalline semiconductor film obtained by crystallization by laser into a desired shape by a photolithography process.
  • the material of the crystalline semiconductor layer 2 is not particularly limited, but is preferably silicon. That is, the crystalline semiconductor layer 2 is preferably polysilicon.
  • CG silicon film a continuous grain boundary crystalline silicon film
  • the material of the substrate 1 is not particularly limited, and a glass substrate, a quartz substrate, a silicon substrate, a substrate in which an insulating film is formed on the surface of a metal plate or a stainless plate, a plastic substrate having heat resistance that can withstand a processing temperature, and the like.
  • a glass substrate used for a display device such as a liquid crystal display device is preferable.
  • an underlayer may be formed between the substrate 1 and the crystalline semiconductor layer 2.
  • an insulating film containing silicon eg, SiO 2 , SiN, SiNO
  • the base layer may have a structure in which two or more insulating films are stacked.
  • a gate insulating film 3 having a thickness of 20 to 200 nm (preferably 30 to 120 nm) is formed.
  • an insulating film containing silicon for example, a SiO 2 film, a SiN film, or a SiNO film
  • the gate insulating film 3 may have a structure in which two or more insulating films made of a plurality of insulating materials are stacked in addition to a single layer structure.
  • impurities such as boron (B) having a low dose may be ion-implanted into the crystalline semiconductor layer 2.
  • a gate electrode 4 having a thickness of 50 to 600 nm (preferably 100 to 500 nm) is formed. More specifically, after forming the conductive film by sputtering, the gate electrode 4 is formed by patterning the conductive film into a desired shape by a photolithography process.
  • the material of the gate electrode 4 is a refractory metal such as tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), or an alloy material or a compound material containing these refractory metals as a main component. Is preferred.
  • a nitride is suitable as the compound mainly composed of a refractory metal. Note that the gate electrode 4 may have a structure in which conductive films formed using these materials are stacked.
  • a photoresist (resist) 8 is patterned on the gate insulating film 3 in a region overlapping the region where the low-concentration impurity region 7 is formed, and then the photoresist. 8 is used as a mask to ion-implant high dose impurities 9 into the crystalline semiconductor layer 2 through the gate insulating film 3 and then activate the source / drain regions 6 and the low-concentration impurity regions 7. Formed on the crystalline semiconductor layer 2.
  • the dose amount is 5 ⁇ 10 14 to 1 ⁇ 10 16 cm ⁇ 2 (preferably 5 ⁇ 10 14 to 5 Ion implantation of phosphorus (P), boron (B), etc. of ⁇ 10 15 cm ⁇ 2 ) as impurities 9 is performed.
  • the peak of the depth profile 12 of the implanted impurity 9 exists from the gate insulating film 3 to the region of the source / drain region 6 on the gate insulating film 3 side.
  • the crystal breakdown is most advanced in the region adjacent to the gate insulating film 3 in the source / drain region 6 and the crystallinity is lowered.
  • FIG. 18 is a schematic cross-sectional view showing the vicinity of the source / drain region of the TFT provided in the semiconductor device of the first embodiment in which a high dose of impurities is ion-implanted under different conditions.
  • reference numerals are omitted for members that are not used in the description.
  • Impurities such as light ions (boron (B), etc.) that do not need to reduce the sheet resistance of the source / drain region 6 so much or that cause little crystal breakage and are less prone to crystal recovery of the source / drain region 6 during activation.
  • the peak of the depth profile 12 of the implanted impurity 9 is the source / drain as shown in FIG. Ion implantation may be performed under such conditions as exist from the region 6 to the substrate 1.
  • heating is performed at 350 to 720 ° C. (preferably 400 to 700 ° C.) for 4 to 240 minutes to activate the impurity 9 implanted into the crystalline semiconductor layer 2 and recover the crystal of the crystalline semiconductor layer 2.
  • the source / drain regions 6 and the low-concentration impurity regions 7 are formed in the crystalline semiconductor layer 2.
  • the photoresist 8 is preferably removed after the ion implantation, a residue (resist residue) of the photoresist 8 may exist on the gate insulating film 3 in a region overlapping with the low concentration impurity region 7.
  • the crystalline semiconductor layer 2 in the region masked by the photoresist 8 can be specified. 7 can be easily inspected and analyzed for shape, alignment accuracy, and the like.
  • the crystalline semiconductor layer 2 in the region masked by the photoresist 8 is not ion-implanted with the impurity 9 described above, so that the low-concentration impurity region 7 formed using the photoresist 8 has a TFT threshold.
  • a low dose impurity for the purpose of controlling the value voltage is not ion-implanted, it becomes an ion non-implanted region.
  • the semiconductor device of this embodiment can be manufactured through a process of forming the interlayer insulating film and the wiring 10.
  • a material for the interlayer insulating film an insulating film containing silicon (for example, a SiO 2 film, a SiN film, or a SiNO film) formed by a plasma CVD method or a sputtering method can be preferably used.
  • a low resistance metal such as aluminum (Al), copper (Cu), silver (Ag), or an alloy material or a compound material mainly composed of these low resistance metals is preferable. .
  • the crystal recovery proceeds mainly from the substrate 1 side of the source / drain region 6 with less crystal breakdown.
  • the crystal recovery of the source / drain region 6 at the time of activation can be achieved as shown in FIG. Since the process proceeds not only from the substrate 1 side but also from the low-concentration impurity region 7 side, the crystal recovery of the source / drain region 6 can be promoted.
  • crystal recovery proceeds from two directions on the substrate 1 side and the low-concentration impurity region 7 side, so that the crystallinity can be greatly improved.
  • the sheet resistance of the source / drain region 6 can be reduced, and the contact resistance between the crystalline semiconductor layer 2 and the wiring 10 can be reduced, so that the occurrence of contact failure can be suppressed.
  • the sheet resistance and the contact resistance of the source-drain region 6 is reduced, reducing the on-resistance of the semiconductor device, it is possible to suppress the I on failure caused by the on-current decreases.
  • the contact portion 11 is disposed so as to overlap the low concentration impurity region 7.
  • the source / drain region 6 in which crystal recovery has occurred adjacent to the low-concentration impurity region 7 can be reliably arranged with respect to the contact portion 11, so that contact resistance can be more reliably reduced, contact failure and Ion failure can be more reliably suppressed.
  • the low-concentration impurity region 7 only needs to overlap a region of about 10 to 80% of the contact portion 11.
  • the low concentration impurity region 7 may be formed by utilizing the film thickness difference of the gate insulating film 3.
  • 13A and 13B are schematic views showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1, FIG. 13A is a plan view, and FIG. 13B is an X1- It is sectional drawing in a Y1 line.
  • the gate insulating film 3 is formed by laminating two insulating films, a first gate insulating film 3a and a second gate insulating film 3b, on the low-concentration impurity region 7.
  • the source / drain region 6 may have a structure formed only from the second gate insulating film 3b. That is, the gate insulating film 3 may have a structure having a film thickness difference.
  • a method of forming the gate insulating film 3, the source / drain region 6 and the low-concentration impurity region 7 having a difference in film thickness will be described.
  • a first gate insulating film 3a which is an insulating film having a thickness of 20 to 200 nm (preferably 20 to 80 nm, for example, 50 nm) is formed so as to cover the crystalline semiconductor layer 2.
  • the first gate insulation is performed by wet etching using hydrogen fluoride (HF) or the like. An unmasked region of the film 3a is removed, and an opening of the first gate insulating film 3a (a region where the crystalline semiconductor layer 2 is exposed) is formed in a region including the contact portion 11.
  • a second gate insulating film 3b having a thickness of 20 to 200 nm (preferably 20 to 80 nm, for example, 30 nm) is formed so as to cover the crystalline semiconductor layer 2 and the first gate insulating film 3a.
  • the gate insulating film 3 is formed only from the second gate insulating film 3b in the opening of the first gate insulating film 3a, while a region other than the opening of the first gate insulating film 3a, that is, a low concentration impurity.
  • the first gate insulating film 3a and the second gate insulating film 3b are stacked.
  • the gate insulating film 3 has a difference in film thickness, when a high dose amount of impurities is ion-implanted into the crystalline semiconductor layer 2 through the gate insulating film 3, the crystallinity of each region in the gate insulating film 3 with different film thicknesses is different. Since the concentration of the impurity ion-implanted into the semiconductor layer 2 is different and the peak of the depth profile 12 of the ion-implanted impurity exists at a different position, the source / drain region 6 and the low-concentration impurity region are formed in the crystalline semiconductor layer 2. 7 can be formed. More specifically, as shown in FIG.
  • the low-concentration impurity region is formed by utilizing the film thickness difference provided by stacking the gate insulating films.
  • the film thickness difference is provided in the continuous gate insulating film.
  • the low concentration impurity region may be formed by utilizing the difference.
  • a method of forming a LOCOS (Local Oxidation Of Silicon) oxide film can be used as a method of providing a difference in film thickness in a series of gate insulating films.
  • a film quality difference may be provided in the continuous gate insulating film, and the low-concentration impurity region may be formed using the film quality difference.
  • a method of providing a difference in film quality in a continuous gate insulating film for example, after a photoresist is selectively formed on a gate insulating film in a region overlapping with a region where a low concentration impurity region is formed, the photoresist is used as a mask. And a method of ion-implanting impurities such as silicon (Si) ions and argon (Ar) ions into the gate insulating film.
  • the low-concentration impurity region may be formed using both the film thickness difference and the film quality difference of the gate insulating film.
  • the amount of impurities ion-implanted into the crystalline semiconductor layer in the region where the low-concentration impurity is formed can be reduced, so that the crystal breakdown in the low-concentration impurity region is reduced, and the source / drain region is reduced. The effect of promoting crystal recovery can be further enhanced.
  • FIG. 3 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the low-concentration impurity region 7 may be disposed along the outer periphery of the contact portion 11 excluding the channel region side (the gate electrode 4 side in FIG. 3) when the substrate is viewed in plan.
  • the low-concentration impurity region 7 may have a shape (for example, a concave shape) having a dent when viewed in plan, and the dent portion may be arranged along the outer periphery of the contact portion 11.
  • FIG. 4 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the low-concentration impurity region 7 is disposed adjacent to the source / drain region 6 except between the contact portion 11 and the channel region (region overlapping the gate electrode 4 in FIG. 4), and when the substrate is viewed in plan view. , And may be disposed along the current path between the contact portion 11 and the channel region, that is, along the source / drain region 6.
  • the crystal recovery of the source / drain region 6 around the contact portion 11 can be promoted, and the crystal recovery of the source / drain region 6 around the current path between the contact portion 11 and the channel region can be promoted.
  • the low-concentration impurity region 7 may be disposed along a region sandwiched between the contact portions 11 facing each other with the channel region sandwiched when the substrate is viewed in plan.
  • the low-concentration impurity region 7 is arranged along a part of the outer periphery of the contact part 11 when the substrate is viewed in plan view. And the low-concentration impurity region 7 may be disposed so as to overlap each other.
  • FIG. 5 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the low-concentration impurity region 7 is arranged along a current path between the contact portion 11 and the channel region (region overlapping the gate electrode 4 in FIG. 5) when the substrate is viewed in plan.
  • it may be disposed along the outer periphery of the contact portion 11 excluding the channel region side.
  • the contact resistance can be further reduced. From the above, further reduce the on-resistance of the semiconductor device, it is possible to further suppress the I on failure. Further, contact failure can be further suppressed by further reducing the contact resistance.
  • the low-concentration impurity region 7 is arranged along the region sandwiched between the contact portions 11 facing each other with the channel region interposed therebetween when the substrate is viewed in plan view, and the contact portion 11 excluding the channel region side. You may arrange
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the low concentration impurity region 7 may be disposed so as to overlap with the outer periphery of the contact portion 11 except for the channel region side (the gate electrode 4 side in FIG. 6) when the substrate is viewed in plan.
  • the source / drain region 6 whose crystal has been recovered can be more reliably arranged in the contact portion 11. Therefore, even when a manufacturing apparatus with low alignment accuracy is used, it is possible to more reliably reduce contact resistance and more reliably suppress contact failure and Ion failure.
  • the entire outer periphery of the contact portion 11 except for the channel region side is arranged so as to overlap the low concentration impurity region 7. The portion may overlap with the low-concentration impurity region 7.
  • FIG. 7 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the semiconductor device of the present invention is arranged so that a part of the contact portion 11 overlaps with the low-concentration impurity region 7, and when the substrate is viewed in plan view, the LDD region 22 has a source / drain. It may be formed between the region 6 and the channel region (region overlapping the gate electrode 4 in FIG. 7).
  • the source / drain region 6 adjacent to the low-concentration impurity region 7 can be reliably disposed in the contact portion 11, so that the contact resistance can be more reliably reduced and the contact failure can be reduced. And I on defects can be more reliably suppressed.
  • FIG. 12 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of the first embodiment.
  • the LDD region 22 is formed between the source / drain region 6 and the channel region (the region overlapping the gate electrode 4 in FIG. 12).
  • the low-concentration impurity region 7 may be disposed along the current path between the contact portion 11 and the channel region, that is, along the source / drain region 6.
  • the LDD region 22 is formed between the source / drain region 6 and the channel region, and the low-concentration impurity region 7 sandwiches the channel region. May be arranged along a region sandwiched between the contact portions 11 facing each other.
  • region it is not limited to the form shown to FIG. 7 and 12,
  • the form shown to FIG. 3, 5 and 6 may be provided with the LDD area
  • the impurity concentration of the low concentration impurity region may be the same as or different from the impurity concentration of the LDD region.
  • the on-resistance of the semiconductor device can be reduced, and the I on failure due to the decrease in the on-current can be suppressed.
  • Various forms described in the embodiments may be combined as appropriate.
  • FIG. 14 is a schematic plan view of a TFT provided in the semiconductor device of Example 1.
  • FIG. 14 a manufacturing method of the TFT provided in the semiconductor device of Example 1 will be described.
  • an amorphous silicon film was formed by a LPCVD method on a glass substrate as a substrate.
  • the amorphous silicon film on the glass substrate was crystallized with a laser and patterned to form a polysilicon film having a thickness of 50 nm, which is a crystalline semiconductor layer.
  • a 30 nm-thickness SiO 2 film as a gate insulating film was formed by plasma CVD.
  • a photoresist functioning as a mask at the time of ion implantation was formed.
  • a region where the source / drain region 6 of the crystalline semiconductor layer is formed is included in the opening (implanted region) 13 of the photoresist, and a region where the low concentration impurity region 7 is formed is masked. Patterned.
  • high dose impurities were ion-implanted into the polysilicon film through the SiO 2 film using the photoresist as a mask.
  • the conditions for ion-implanting a high dose impurity are phosphorus (P) as an impurity, standard conditions (acceleration voltage is 20 keV, impurity ion dose is 8 ⁇ 10 14 cm ⁇ 2 ), and source / drain regions.
  • the low concentration impurity region 7 was formed in the region of the polysilicon film masked with the photoresist.
  • the source / drain region 6 was formed by heating at 550 ° C. for 240 minutes to activate the impurities implanted into the polysilicon film and recover the crystal of the polysilicon film.
  • the low-concentration impurity region 7 has a structure in which the low-concentration impurity region 7 overlaps a part of the contact portion 11 and the contact portion 11 and the channel region (a region overlapping the gate electrode 4 in FIG. 14) when the substrate is viewed in plan view. Along the current path between them, that is, along the source / drain region 6.
  • the TFT 100a was fabricated through the above steps.
  • FIG. 15 is a graph showing the Vg-Id characteristics of the TFT provided in the semiconductor device of Example 1, (a) is the case of the standard condition, (b) is the case of the over-injection condition 1, c) is the case of over-injection condition 2.
  • E on the vertical axis scale indicating the value of the drain current is meant to be a power of 10, for example, 1E-03 corresponds to 1 ⁇ 10 -3.
  • the Vg-Id characteristics of the TFT 100a are obtained in the saturation region and the linear region even when the impurity is excessively ion-implanted and the impurity concentration of the source / drain region 6 is increased.
  • the on-current did not drop significantly, and the behavior showed little variation. From this, it was found that in the TFT 100a having the low concentration impurity region 7, the crystal recovery of the source / drain region 6 is sufficiently performed.
  • FIG. 16 is a schematic plan view of a TFT provided in the semiconductor device of Comparative Example 1.
  • a manufacturing method of the TFT provided in the semiconductor device of Comparative Example 1 will be described.
  • the TFT 100b provided in the semiconductor device of Comparative Example 1 high dose ion implantation is performed so that the entire crystalline semiconductor layer is included in the implantation region 13 without forming a photoresist, and is masked by the gate electrode 4.
  • the crystalline semiconductor layer (including the region to be the contact portion 11) other than the region was used as the source / drain region 6. That is, the TFT 100b is configured not to have a low concentration impurity region.
  • the TFT 100b was manufactured using the same manufacturing method as the TFT 100a in Example 1.
  • FIG. 17 is a graph showing the Vg-Id characteristics of the TFT provided in the semiconductor device of Comparative Example 1.
  • (a) is the case of the standard condition
  • (b) is the case of the over-injection condition 1
  • c) is the case of over-injection condition 2.
  • E on the vertical scale indicating the drain current value means a power of 10.
  • 1E-03 corresponds to 1 ⁇ 10 ⁇ 3 .
  • the Vg-Id characteristic of the TFT 100b shows a behavior with a larger variation than that of the TFT 100a under the standard conditions, and becomes saturated as the ion implantation conditions become excessive.
  • the variation in behavior in the region and the linear region increased, and the on-current peaked out at a lower Vg.
  • Example 1 can demonstrate that the effect of promoting the crystal recovery of the source / drain region 6 by the low-concentration impurity region 7 is effective in improving the characteristics of the TFT provided in the semiconductor device. It was. Further, as in the first embodiment, the low-concentration impurity region 7 overlaps with a part of the contact portion 11 and along the current path between the contact portion 11 and the channel region, that is, along the source / drain region 6. By arranging the low concentration impurity region 7, the characteristics of the TFT provided in the semiconductor device can be improved more effectively.
  • FIG. 2 is a schematic cross-sectional view showing the vicinity of a source / drain region of a TFT provided in the semiconductor device of Embodiment 1, where (a) shows a state at the time of ion implantation of a high dose amount of impurity, and (b) shows an activated state. It is a state.
  • 2 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in the semiconductor device of Embodiment 1.
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing the vicinity of a source / drain region of a TFT provided in the semiconductor device of Embodiment 1, where (a) shows a state at the time of ion implantation of
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. It is a cross-sectional schematic diagram which shows the source-drain region vicinity of TFT with which the conventional semiconductor device was equipped, (a) is the state at the time of ion implantation of the impurity of high dose amount, (b) is the state at the time of activation It is.
  • (A) is a state of optical microscope observation of polysilicon before activation, and (b) is a graph showing a Raman spectrum of polysilicon before activation.
  • (A) is a state of optical microscope observation of polysilicon after activation, and (b) is a graph showing a Raman spectrum of polysilicon after activation.
  • (A) is a state of optical microscope observation of amorphous silicon, and (b) is a graph showing a Raman spectrum of amorphous silicon.
  • 6 is a schematic plan view showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1.
  • FIG. 4 is a schematic diagram showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1, (a) is a plan view, and (b) is a cross section taken along line X1-Y1 in (a).
  • FIG. 3 is a schematic plan view of a TFT provided in the semiconductor device of Example 1.
  • FIG. 4 is a graph showing Vg-Id characteristics of TFTs provided in the semiconductor device of Example 1, wherein (a) is the case of standard conditions, (b) is the case of over-injection conditions 1, and (c) is This is a case of over-injection condition 2.
  • 6 is a schematic plan view of a TFT provided in the semiconductor device of Comparative Example 1.
  • FIG. 1 is a schematic diagram showing the vicinity of a source / drain region of a TFT provided in another semiconductor device of Embodiment 1, (a) is a plan view, and (b) is a cross section taken along line X1-Y1 in (a).
  • FIG. 7 is a graph showing Vg-Id characteristics of a TFT provided in the semiconductor device of Comparative Example 1, wherein (a) is a case of standard conditions, (b) is a case of over-injection conditions 1, and (c) is This is a case of over-injection condition 2.
  • FIG. 6 is a schematic cross-sectional view showing the vicinity of a source / drain region of a TFT provided in the semiconductor device of Embodiment 1 in which a high dose impurity is ion-implanted under another condition.
  • Substrate 2 Crystalline semiconductor layer 3: Gate insulating film 3a: First gate insulating film 3b: Second gate insulating film 4: Gate electrode 5: Channel region 6: Source / drain region 7, 17: Low concentration impurity region (Ion non-implanted region) 8: Photoresist (resist) 9: Impurity 10: Wiring 11: Contact portion 12: Depth profile 13: Photoresist opening (implanted region) 20: Polysilicon 21: Ion implantation region 22: LDD region 23: Amorphous silicon 100a, 100b: TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本発明は、オン電流低下に起因するＩｏｎ不良を抑制することのできる半導体装置、その製造方法及び表示装置を提供する。本発明は、基板上に、チャネル領域及びソース・ドレイン領域を含む結晶性半導体層を有する薄膜トランジスタと、上記ソース・ドレイン領域に接続される配線とを備える半導体装置であって、上記結晶性半導体層は、上記ソース・ドレイン領域よりも不純物濃度が低い低濃度不純物領域と、上記配線に接触するコンタクト部とを有し、上記低濃度不純物領域は、上記チャネル領域側を除く領域の上記ソース・ドレイン領域と隣接して配置される半導体装置である。

Description

半導体装置、その製造方法及び表示装置
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、携帯電話、デジタルカメラ、車載用等の中小型の表示装置に好適な半導体装置、その製造方法及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｓｉｓｔｏｒ；ＴＦＴ）を備える半導体装置は、アクティブマトリクス型液晶表示装置における画素スイッチング素子、ドライバ回路等に幅広く応用されている。
近年、モバイル用途の表示装置（ディスプレイ）においては、低消費電力化、高機能化、高速動作化、高信頼性、高精細化、小型化等の要求に伴い、ＴＦＴの高性能化が強く求められており、それに対する研究開発が盛んに行われている。
ＴＦＴの半導体層に使用されるシリコンは、結晶性の違いにより、結晶性の低い非晶質シリコン（アモルファスシリコン）と結晶性の高い多結晶シリコン（ポリシリコン）とに分類される。非晶質シリコンは、安価であり、成膜が容易で非結晶性の材料や高温に耐えられない材料上にも製膜しやすいという利点を有しているが、移動度が低いという欠点がある。一方、多結晶シリコンは、非晶質シリコンと比較して２桁程度高い移動度を有しており、多結晶シリコンを半導体層に用いることで、ＴＦＴの動作速度等の性能向上が可能となる。
しかしながら、多結晶シリコンを含むＴＦＴは、移動度に優れる反面、ソース・ドレイン間のリーク電流が大きいという点で改善の余地があった。これに対し、ソース・ドレイン領域及びチャネル領域間に低濃度不純物領域であるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を形成することにより、リーク電流を低減する技術が開示されている（例えば、特許文献１参照。）。
特開平８－１６７７２２号公報
ＴＦＴの製造工程において、ソース・ドレイン領域は、半導体層に高ドーズ量の不純物をイオン注入した後、注入された不純物を熱等によって活性化することで形成される。活性化によってイオン注入のダメージで破壊されたソース・ドレイン領域の結晶構造を回復させることができる。しかしながら、不純物の注入量のバラツキ、イオン注入時の加速電圧のバラツキ、イオン注入される半導体層や半導体層上に形成された絶縁膜の膜厚バラツキ等により、意図せずに過度にイオン注入が行われた場合や、活性化バラツキが生じた場合には、活性化によるソース・ドレイン領域の結晶回復が不充分となることがあった。ソース・ドレイン領域の結晶回復が不充分となる場合、ソース・ドレイン領域のシート抵抗が増加し、ソース・ドレイン領域と配線との間のコンタクト抵抗が増大する。以上の結果、半導体装置のオン抵抗が増加し、オン電流低下に起因する不良（以下、「Ｉｏｎ不良」ともいう。）がもたらされることがあった。
本発明は、上記現状に鑑みてなされたものであり、オン電流低下に起因するＩｏｎ不良を抑制することのできる半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
本発明者らは、オン電流低下に起因するＩｏｎ不良を低減することのできる半導体装置、その製造方法及び表示装置について種々検討したところ、活性化時のソース・ドレイン領域における結晶回復の起点に着目した。そして、本発明者はまず、従来の半導体装置に関して以下の点を明らかにした。
通常、活性化時のソース・ドレイン領域における結晶回復は、結晶破壊の少ない（結晶性の高い）領域が存在するとき、その領域を起点として進行し、またその起点となる領域の結晶性が高ければ高いほど、活性化率が高くなる。したがって、高ドーズ量の不純物をイオン注入する際には、加速電圧を調整して、基板側の半導体層に到達する不純物イオンをできるだけ少なくし、基板側の半導体層に結晶破壊の少ない領域を形成することが、活性化率を上げ、結晶回復を促進するのに有効である。
ここで、従来の半導体装置のソース・ドレイン領域形成工程において、イオン注入された不純物の深さプロファイルのピークがゲート絶縁膜に存在するように条件を設定した場合の、高ドーズ量の不純物のイオン注入時及び活性化時のソース・ドレイン領域の状態を図を参照して説明する。図８は、従来の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図であり、（ａ）は高ドーズ量の不純物のイオン注入時の状態であり、（ｂ）は活性化時の状態である。図８（ａ）に示すように、従来の半導体装置においては、基板１上の結晶性半導体層２に対して、ゲート絶縁膜３越しに高ドーズ量の不純物９をイオン注入することで、ゲート電極４が重なった領域を除く領域の結晶性半導体層２にイオン注入が行われる。そのため、ゲート電極４の下方のチャネル領域５にはイオン注入が行われず、ソース・ドレイン領域６となる結晶性半導体層２の領域に対してイオン注入が行われる。図８（ａ）中、ソース・ドレイン領域６内での濃淡の違いは結晶性の違いを示しており、色が濃い部分ほど結晶破壊が進行し、結晶性が低い。図８（ａ）においては、イオン注入された不純物の深さプロファイル１２のピークがゲート絶縁膜３に存在するように条件を設定しているため、ソース・ドレイン領域６の結晶破壊の度合いは基板１側からゲート絶縁膜３側に向かって徐々に大きくなっていく。すなわち、ソース・ドレイン領域６のゲート絶縁膜３に隣接する領域で結晶破壊が最も進行し、結晶性が低くなる。一方、ソース・ドレイン領域６の基板１に隣接する領域では結晶破壊は少なく、結晶性が高くなる。
ソース・ドレイン領域６にイオン注入された不純物９を熱等によって活性化する際に、ソース・ドレイン領域６の結晶回復が生じる。一般的に、結晶回復は結晶性の高い領域を起点として進行する。すなわち、図８（ｂ）に示した従来の半導体装置においては、ソース・ドレイン領域６の基板１に隣接する領域が結晶回復の主な起点となり、白抜き矢印の方向に結晶回復が進行する。このとき、イオン注入された不純物のバラツキ等により結晶性半導体層２内の結晶破壊が大きくなってしまった場合、ソース・ドレイン領域６の結晶回復が不充分となり、ソース・ドレイン領域６のシート抵抗が増加する。また、シート抵抗の増大により、ソース・ドレイン領域６と配線１０との間のコンタクト抵抗が増大する。これらにより、半導体装置のオン抵抗が増加することで、オン電流低下に起因するＩｏｎ不良がもたらされる。
そこで、本発明者らが更なる検討を行った結果、ソース・ドレイン領域と隣接して低濃度不純物領域を配置し、結晶性の高い、この低濃度不純物領域を活性化時の結晶回復の起点として追加することで、従来は不充分となることがあった結晶回復が促進されるのではないかと考えた。
ここで、活性化時に低濃度不純物領域が隣接するソース・ドレイン領域で生じる結晶回復の効果を確認するため、本発明者らが行った実験の結果について図を参照して説明する。本発明者らは、活性化時の結晶回復を不充分な状態にするため、意図的に過剰に不純物をイオン注入したポリシリコンを作製し、作製したポリシリコンの活性化前後の状態を光学顕微鏡による観察及びラマンスペクトル測定で解析した。図９（ａ）は活性化前のポリシリコンの光学顕微鏡観察の様子であり、（ｂ）は活性化前のラマンスペクトルを示すグラフである。また、比較対象として、イオン注入及び活性化の処理を行っていない状態のアモルファスシリコンについても測定した。図１１（ａ）はアモルファスシリコンの光学顕微鏡観察の様子であり、（ｂ）はアモルファスシリコンのラマンスペクトルを示すグラフである。図９（ａ）に示すように、ポリシリコン２０に対して、高ドーズ量の不純物をイオン注入し、一辺が略２０μｍとなる点線で示した正方形の領域にイオン注入領域２１を形成した。すなわち、イオン注入領域２１は、半導体装置における、結晶破壊が大きいソース・ドレイン領域に相当する。このとき、イオン注入領域２１を囲む領域はイオン注入が行われないイオン非注入領域１７とした。
このようなポリシリコン２０に対して、図９（ａ）中の、イオン注入領域２１の略中心であるＰ地点と、イオン非注入領域１７のＬ地点とをラマン分光法により測定し、図１１（ｂ）に示すアモルファスシリコン２３の結果と比較した。図９（ｂ）に示すように、Ｑ地点のラマンスペクトルは５２０ｃｍ－１付近で結晶性の高いシリコンのピークを示すパターンであるのに対し、Ｐ地点のラマンスペクトルは図１１（ｂ）のアモルファスシリコン２３のラマンスペクトルに類似したブロードなパターンであることから、高ドーズ量の不純物がイオン注入されたイオン注入領域２１では、結晶破壊が生じていることを確認することができた。
図１０は（ａ）は活性化後のポリシリコンの光学顕微鏡観察の様子であり、（ｂ）は活性化後のポリシリコンのラマンスペクトルを示すグラフである。図１０（ａ）に示すように、ポリシリコン２０のイオン注入領域２１のイオン非注入領域１７に隣接する領域では、活性化によってイオン注入領域２１における色の濃い領域が減少した。
そして、イオン注入領域２１の略中心であるＰ地点と、イオン非注入領域１７から略２μｍ内側のイオン注入領域２１であるＳ地点と、Ｐ地点及びＳ地点間の中間であるＲ地点とをラマン分光法により測定したところ、図１０（ｂ）に示すように、Ｐ地点及びＲ地点のラマンスペクトルは図１１（ｂ）のアモルファスシリコン２３のラマンスペクトルに類似したブロードなパターンと、５２０ｃｍ－１付近で結晶性の高いシリコンのピークとが重なりあったスペクトルであるのに対し、Ｓ地点のラマンスペクトルは、図９（ｂ）中のＱ地点のラマンスペクトルに近い、５２０ｃｍ－１付近で結晶性の高いシリコンのピークを示した。これにより、イオン非注入領域１７から略２μｍ内側のイオン注入領域２１であるＳ地点の結晶性が、活性化によってイオン非注入領域１７の結晶性と同等まで回復することを確認することができた。
以上の結果から、本発明者らは、ソース・ドレイン領域と隣接して低濃度不純物領域を配置し、この低濃度不純物領域を活性化時の結晶回復の起点として追加することにより、ソース・ドレイン領域の結晶回復が促進され、従来は結晶回復が不充分となることがあったソース・ドレイン領域においても充分に結晶回復させることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板上に、チャネル領域及びソース・ドレイン領域を含む結晶性半導体層を有する薄膜トランジスタと、上記ソース・ドレイン領域に接続される配線とを備える半導体装置であって、上記結晶性半導体層は、上記ソース・ドレイン領域よりも不純物濃度が低い低濃度不純物領域と、上記配線に接触するコンタクト部とを有し、上記低濃度不純物領域は、上記チャネル領域側を除く領域の上記ソース・ドレイン領域と隣接して配置される半導体装置である。
活性化時のソース・ドレイン領域の結晶回復は、結晶破壊（結晶欠陥）の勾配の有無に関わらず発生するが、結晶破壊がより少ない領域がある場合、その領域を起点に結晶回復が促進される。このとき、起点となる領域の結晶破壊が少なければ少ないほど、結晶回復が促進される効果が強い。したがって、本発明によれば、活性化時のソース・ドレイン領域において、ソース・ドレイン領域の結晶破壊が少ない領域（例えば、ソース・ドレイン領域の基板側）からの結晶回復だけではなく、ソース・ドレイン領域に隣接する低濃度不純物領域からの結晶回復が発生することから、従来と比較して、ソース・ドレイン領域の結晶回復が強力に促進される。これにより、活性化時のソース・ドレイン領域の結晶回復を充分に進行させ、ソース・ドレイン領域のシート抵抗を低減し、ソース・ドレイン領域と配線との間のコンタクト抵抗を低減することができるため、半導体装置のオン抵抗を低減し、オン電流低下に起因するＩｏｎ不良を抑制することができる。また、ソース・ドレイン領域と配線との間のコンタクト抵抗を低減することで、コンタクト不良の発生を抑制することができる。
なお、本明細書において、ソース・ドレイン領域は、ＴＦＴのソース及び／又はドレインとして機能する領域である。すなわち、上記薄膜トランジスタ（結晶性半導体層）は、通常、チャネル領域を挟んで対向配置された２つのソース・ドレイン領域を有するが、一方のソース・ドレイン領域がソースとして機能する場合、他方のソース・ドレイン領域はドレインとして機能する。また、低濃度不純物領域は、チャネル領域側を除く領域のソース・ドレイン領域と隣接して配置されることから、ＬＤＤ領域とは、配置される領域によって区別することができる。
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す形態は、適宜組み合わせて用いてもよい。
上記低濃度不純物領域は、ソース・ドレイン領域と同程度の高ドーズ量の不純物のイオン注入が行われていない領域であり、低ドーズ量の不純物が添加されていてもよいし、不純物が添加されていないイオン非注入領域であってもよい。より具体的には、上記低濃度不純物領域は、不純物濃度がソース・ドレイン領域の不純物濃度の５０％以下（より好ましくは１０％以下）の領域であることが好ましい。これにより、低濃度不純物領域の結晶性を高くし、低濃度不純物領域を起点とするソース・ドレイン領域の結晶回復を促進する効果を高めることができる。なお、低濃度不純物領域の不純物濃度が５０％を超えると、低濃度不純物領域が結晶回復の起点としての効果を充分に発揮することができなくなる場合がある。
上記低濃度不純物領域は、可能であるならばソース・ドレイン領域の上下方向（膜厚方向）に配置されてもよいが、上記ソース・ドレイン領域と同一面に配置されることが好ましい。これにより、フォトレジスト等を使用することで低濃度不純物領域を容易に形成することができる。
上記コンタクト部の一部は、上記低濃度不純物領域と重なってもよい。これにより、低濃度不純物領域に隣接して結晶回復が生じたソース・ドレイン領域をコンタクト部に対して確実に配置することができるため、コンタクト抵抗をより確実に低減し、コンタクト不良及びＩｏｎ不良をより確実に抑制することができる。
上記低濃度不純物領域は、上記基板を平面視したときに、上記チャネル領域側を除く上記コンタクト部の外周に沿って配置されてもよい。これにより、コンタクト部周辺のソース・ドレイン領域の結晶回復を効率よく促進することができるため、コンタクト抵抗をより低減し、コンタクト不良及びＩｏｎ不良をより抑制することができる。同様の観点から、低濃度不純物領域は、基板を平面視したときに窪みを有する形状（例えば凹形状）であってもよく、窪み部分がコンタクト部の外周に沿って配置されてもよい。
上記低濃度不純物領域は、上記基板を平面視したときに、上記コンタクト部と上記チャネル領域との間の電流経路に沿って配置されてもよい。これにより、コンタクト部とチャネル領域との間の電流経路周辺のソース・ドレイン領域の結晶回復を促進することができるため、コンタクト部とチャネル領域との間の電流経路となるソース・ドレイン領域のシート抵抗を低減し、半導体装置のオン抵抗をより低減することで、Ｉｏｎ不良をより抑制することができる。なお、上記薄膜トランジスタは、通常、チャネル領域を挟んで対向配置された２つのコンタクト部を有し、この２つのコンタクト部の間を電流（オン電流）が流れる。すなわち、２つのコンタクト部の間に電流経路は形成される。したがって、上記形態と同様の観点から、上記結晶性半導体層は、チャネル領域を挟んで対向配置された少なくとも２つのコンタクト部を有し、上記低濃度不純物領域は、基板を平面視したときに、チャネル領域を挟んで対向するコンタクト部に挟まれた領域に添って配置されてもよい。
上記低濃度不純物領域は、上記基板を平面視したときに、上記コンタクト部と上記チャネル領域との間の電流経路に沿って配置されるとともに、上記チャネル領域側を除く上記コンタクト部の外周に沿って配置されてもよい。これにより、コンタクト部とチャネル領域との間の電流経路周辺のソース・ドレイン領域の結晶回復を促進することができるため、コンタクト部とチャネル領域との間の電流経路となるソース・ドレイン領域のシート抵抗を低減することができる。また、コンタクト部周辺のソース・ドレイン領域の結晶回復を効率よく促進することができるため、コンタクト抵抗をより低減することができる。以上のことから、半導体装置のオン抵抗を更に低減し、Ｉｏｎ不良を更に抑制することができる。また、コンタクト抵抗をより低減することにより、コンタクト不良をより抑制することができる。上述の場合と同様に、上記結晶性半導体層は、チャネル領域を挟んで対向配置された少なくとも２つのコンタクト部を有し、上記低濃度不純物領域は、基板を平面視したときに、チャネル領域を挟んで対向するコンタクト部に挟まれた領域に添って配置されるとともに、チャネル領域側を除くコンタクト部の外周に沿って配置されてもよい。
上記半導体装置は、低濃度不純物領域と重なる領域のゲート絶縁膜上にレジストを有していてもよい。このように、上記薄膜トランジスタは、ゲート絶縁膜を含み、上記半導体装置は、上記低濃度不純物領域と重なる領域の上記ゲート絶縁膜上にレジストを有してもよい。これにより、レジストによってマスクされた領域の結晶性半導体層に容易に低濃度不純物領域を形成することができる。また、レジストによってマスクされた領域を特定することができるため、低濃度不純物領域の形状、アライメント精度等の検査や解析を容易に行うことができる。
上記レジストは、製造工程においてレジストを除去した後に残ったレジストの残留物、すなわちレジスト残渣であってもよい。なお、通常、レジストの材質、除去方法等を適宜選択することにより、レジストが残留する程度（例えば、レジスト残渣の膜厚）をコントロールすることができる。
上記低濃度不純物領域と重なる領域のゲート絶縁膜は、ソース・ドレイン領域と重なる領域のゲート絶縁膜と一続きであるとともに、ソース・ドレイン領域と重なる領域のゲート絶縁膜と膜厚及び膜質の少なくとも一方が異なっていてもよい。このように、上記薄膜トランジスタは、ゲート絶縁膜を含み、上記ゲート絶縁膜は、上記低濃度不純物領域に重なる領域が上記ソース・ドレイン領域に重なる領域と一続きであるとともに、上記低濃度不純物領域に重なる領域とソース・ドレイン領域に重なる領域とにおける膜厚及び膜質の少なくとも一方が異なってもよい。これにより、一続きのゲート絶縁膜が有する膜厚差及び膜質差の少なくとも一方を利用して結晶性半導体層に添加される不純物の濃度を調整することができる。したがって、膜厚差及び膜質差の少なくとも一方を有する領域のゲート絶縁膜と重なる領域の結晶性半導体層に低濃度不純物領域を容易に形成することができる。膜質が異なる場合の例としては、低濃度不純物領域と重なる領域のゲート絶縁膜は、ソース・ドレイン領域と重なる領域のゲート絶縁膜よりも密な膜である形態（例えば、構造欠陥の量が少ない形態）が挙げられる。このような形態は、領域ごとに、温度、ガス流量、印加電圧等の成膜条件を異ならせることで形成することができる。
上記低濃度不純物領域と重なる領域のゲート絶縁膜は、複数の絶縁膜が積層されてもよい。このように、上記薄膜トランジスタは、ゲート絶縁膜を含み、上記低濃度不純物領域と重なる領域の上記ゲート絶縁膜は、積層された複数の絶縁膜を含んでもよい。これにより、ゲート絶縁膜が容易に膜厚差を有する構造となり、ゲート絶縁膜の膜厚差を利用して、結晶性半導体層に添加される不純物の濃度を容易に調整することができる。したがって、ゲート絶縁膜の膜厚が厚い領域（複数の絶縁膜が積層された領域）と重なる領域の結晶性半導体層に低濃度不純物領域を容易に形成することができる。
本発明はまた、本発明の半導体装置の製造方法であって、上記製造方法は、上記結晶性半導体層の上記低濃度不純物領域が形成される領域と重なる領域のゲート絶縁膜上にレジストをパターニングする工程と、上記レジストをマスクとして上記ゲート絶縁膜越しに上記結晶性半導体層に不純物を添加する工程とを含む半導体装置の製造方法でもある。これにより、ゲート絶縁膜の膜厚差を利用する態様よりも工程数を増加させることなく、レジストによってマスクされた領域の結晶性半導体層に低濃度不純物領域を容易に形成することができる。
本発明は更に、本発明の半導体装置の製造方法であって、上記製造方法は、上記結晶性半導体層の上記低濃度不純物領域が形成される領域上に第一ゲート絶縁膜をパターニングする工程と、上記結晶性半導体層及び上記第一ゲート絶縁膜を覆って第二ゲート絶縁膜を形成する工程と、上記第一ゲート絶縁膜及び上記第二ゲート絶縁膜越しに上記結晶性半導体層に不純物を添加する工程とを含む半導体装置の製造方法でもある。これにより、膜厚差を有する構造のゲート絶縁膜を容易に形成することができるため、ゲート絶縁膜の膜厚差を利用して、結晶性半導体層に添加される不純物の濃度を容易に調整することができる。したがって、ゲート絶縁膜の膜厚が厚い領域（第一ゲート絶縁膜及び第二ゲート絶縁膜が積層された領域）と重なる領域の結晶性半導体層に低濃度不純物領域を容易に形成することができる。
なお、本発明の半導体装置の製造方法は、それぞれ上述の工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
また、結晶性半導体層に不純物を添加する方法としては、イオン注入法、イオンドーピング法等を用いることができるが、不純物の添加量や添加された不純物の深さプロファイルを制御しやすいという観点からは、イオン注入法を用いることが好ましい。
本発明はまた、本発明の半導体装置、又は、本発明の半導体装置の製造方法により製造された半導体装置を備える表示装置でもある。これにより、Ｉｏｎ不良を抑制することのできる半導体装置を表示装置に用いることができるため、良品率や信頼性が高く、低消費電力化が可能な表示装置を実現することができる。
本発明の半導体装置及び表示装置によれば、オン電流低下に起因するＩｏｎ不良を抑制することのできる半導体装置、その製造方法及び表示装置を提供することができる。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
実施形態１の半導体装置の構成を図を参照して説明する。図１は実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図であり、（ａ）は高ドーズ量の不純物のイオン注入時の状態であり、（ｂ）は活性化時の状態である。図１（ａ）及び（ｂ）中のソース・ドレイン領域６における色の濃淡は結晶性の違いを示しており、色が濃い領域ほど結晶破壊が進行し、結晶性が低い。なお、図８に示した従来の半導体装置と同様に、図１に示す実施形態１の半導体装置においても、イオン注入された不純物の深さプロファイルのピークがゲート絶縁膜に存在するように条件を設定して高ドーズ量の不純物のイオン注入を行う場合を示している。また、図２は実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。図１（ａ）に示すように、本実施形態の半導体装置は、基板１上に、チャネル領域５、ソース・ドレイン領域６及び低濃度不純物領域７を有する結晶性半導体層２と、ゲート絶縁膜３と、ゲート電極４とが基板１側からこの順に積層された構成のＴＦＴを備える。また、本発明の半導体装置は、図１（ｂ）に示されるように、コンタクトホールを介してソース・ドレイン領域６に接続された配線１０（図１（ｂ）中の点線で囲まれた領域）を備える。チャネル領域５、ソース・ドレイン領域６及び低濃度不純物領域７は、同じ半導体層から形成され、同じ平面内で隣接配置される。
以下、本実施形態の半導体装置の製造工程について説明する。まず、基板１の一方の主面上に、膜厚２０～２００ｎｍ（好ましくは３０～７０ｎｍ）の島状の結晶性半導体層２を形成する。より具体的には、結晶性半導体層２は、スパッタ法、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　ＣＶＤ）法又はプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により非晶質構造を有する非晶質半導体膜を成膜した後、レーザーによる結晶化を行って得られた結晶質半導体膜をフォトリソ工程により所望の形状にパターニングすることによって形成される。結晶性半導体層２の材料は特に限定されないが、シリコンであることが好ましい。すなわち、結晶性半導体層２はポリシリコンであることが好ましい。
なお、結晶性半導体層２の結晶化工程としては、非晶質半導体膜にニッケル（Ｎｉ）等の触媒金属を塗布した後に、熱処理を行う固相成長工程を行ってもよい。これにより、結晶性半導体層２として連続粒界結晶シリコン膜（ＣＧシリコン膜）を形成することができる。
なお、基板１の材質としては特に限定されず、ガラス基板、石英基板、シリコン基板、金属板又はステンレス板の表面に絶縁膜が形成された基板、処理温度に耐えうる耐熱性を有するプラスチック基板等が挙げられるが、なかでも、液晶表示装置等の表示装置に用いられるガラス基板が好適である。
また、基板１と結晶性半導体層２との間には下地層を形成してもよい。下地層としては、シリコンを含む絶縁膜（例えばＳｉＯ２、ＳｉＮ、ＳｉＮＯ）等を用いることができる。また、下地層は、絶縁膜の単層構造以外に、絶縁膜を２層以上積層させた構造を有してもよい。
次に、膜厚２０～２００ｎｍ（好ましくは３０～１２０ｎｍ）のゲート絶縁膜３を形成する。ゲート絶縁膜３としては、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜）を好適に用いることができる。また、ゲート絶縁膜３は、単層構造の他、複数の絶縁材料からなる絶縁膜が２層以上積層された構造であってもよい。
なお、ここで、ＴＦＴのしきい値電圧を制御する目的で、結晶性半導体層２に低ドーズ量のボロン（Ｂ）等の不純物をイオン注入してもよい。
次に、膜厚５０～６００ｎｍ（好ましくは１００～５００ｎｍ）のゲート電極４を形成する。より具体的には、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、ゲート電極４を形成する。ゲート電極４の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料等が好適である。また、高融点金属を主成分とする化合物としては、窒化物が好適である。なお、ゲート電極４は、これらの材料を用いて形成された導電膜が積層された構造であってもよい。
次に、図１（ａ）及び（ｂ）に示すように、低濃度不純物領域７が形成される領域と重なる領域のゲート絶縁膜３上にフォトレジスト（レジスト）８をパターニングした後、フォトレジスト８をマスクとしてゲート絶縁膜３越しに結晶性半導体層２に対して高ドーズ量の不純物９をイオン注入し、その後、活性化することで、ソース・ドレイン領域６と低濃度不純物領域７とを結晶性半導体層２に形成する。より具体的には、まず、１０～１００ｋｅＶ（好ましくは２０～８０ｋｅＶ）という比較的低い加速電圧で、ドーズ量が５×１０１４～１×１０１６ｃｍ－２（好ましくは５×１０１４～５×１０１５ｃｍ－２）のリン（Ｐ）、ボロン（Ｂ）等を不純物９としてイオン注入する。このような条件でイオン注入する場合、イオン注入された不純物９の深さプロファイル１２のピークがゲート絶縁膜３内からソース・ドレイン領域６のゲート絶縁膜３側の領域までに存在する。このとき、ソース・ドレイン領域６のゲート絶縁膜３に隣接する領域で結晶破壊が最も進行し、結晶性が低くなる。一方、ソース・ドレイン領域６の基板１に隣接する領域では結晶破壊は少なく、結晶性が高くなる。
なお、イオン注入の条件を変更し、イオン注入された不純物の深さプロファイル１２のピークが上記以外の領域に存在してもよい。図１８は別の条件で高ドーズ量の不純物をイオン注入した実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図である。なお、図１８において、説明に使用しない部材については符号の付記を省略する。
ソース・ドレイン領域６のシート抵抗をそれほど下げる必要がない場合や、結晶破壊が少なく、活性化時のソース・ドレイン領域６の結晶回復の不足が起こりにくい軽いイオン（ボロン（Ｂ）等）を不純物９として使用し、ソース・ドレイン領域６中の不純物濃度を高くすることが有利となる場合には、図１８に示すように、イオン注入された不純物９の深さプロファイル１２のピークがソース・ドレイン領域６内から基板１内までに存在するような条件でイオン注入してもよい。
それに対して、ソース・ドレイン領域６のシート抵抗をより低減し、活性化時のソース・ドレイン領域６の結晶回復が不足することをより効果的に回避するという観点からは、上述のように、ソース・ドレイン領域６の上層側にイオン注入された不純物９の深さプロファイル１２のピークを設定することが好ましい。
次に、３５０～７２０℃（好ましくは４００～７００℃）で４～２４０分間加熱し、結晶性半導体層２に注入された不純物９の活性化と結晶性半導体層２の結晶回復を行うことで、ソース・ドレイン領域６及び低濃度不純物領域７を結晶性半導体層２に形成する。なお、フォトレジスト８はイオン注入後に除去することが好ましいが、低濃度不純物領域７と重なる領域のゲート絶縁膜３上には、フォトレジスト８の残渣（レジスト残渣）があってもよい。低濃度不純物領域７と重なる領域のゲート絶縁膜３上にレジスト残渣を設けた場合には、フォトレジスト８によってマスクされた領域の結晶性半導体層２を特定することができるため、低濃度不純物領域７の形状、アライメント精度等の検査や解析を容易に行うことができる。また、フォトレジスト８によってマスクされた領域の結晶性半導体層２は上述した不純物９のイオン注入が行われないため、フォトレジスト８を利用して形成する低濃度不純物領域７は、ＴＦＴのしきい値電圧の制御を目的とする低ドーズ量の不純物をイオン注入していないとき、イオン非注入領域となる。
その後、層間絶縁膜及び配線１０の形成工程を経て、本実施形態の半導体装置を製造することができる。なお、層間絶縁膜の材料としては、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜）を好適に用いることができる。また、配線１０の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の低抵抗金属、又は、これら低抵抗金属を主成分とする合金材料若しくは化合物材料等が好適である。
上述したように、従来の半導体装置においては、図８（ｂ）に示すように、結晶破壊の少ないソース・ドレイン領域６の基板１側を主な起点として結晶回復が進行する。一方、本実施形態の半導体装置においては、結晶回復の起点として低濃度不純物領域７を追加することで、図１（ｂ）に示すように、活性化時のソース・ドレイン領域６の結晶回復が基板１側だけではなく低濃度不純物領域７側からも進行するため、ソース・ドレイン領域６の結晶回復を促進することができる。特に、ソース・ドレイン領域６の低濃度不純物領域７に隣接する領域、すなわち、本実施形態の半導体装置においては、結晶性半導体層２と配線１０とが接触するコンタクト部１１周辺のソース・ドレイン領域６では、基板１側及び低濃度不純物領域７側の二つの方向から結晶回復が進行することとなり、結晶性を大きく改善することができる。これにより、ソース・ドレイン領域６のシート抵抗を低減し、結晶性半導体層２と配線１０とのコンタクト抵抗を低減することができるため、コンタクト不良の発生を抑制することができる。また、ソース・ドレイン領域６のシート抵抗及びコンタクト抵抗が減少することで、半導体装置のオン抵抗を低減し、オン電流低下に起因するＩｏｎ不良を抑制することができる。
また、本実施形態の半導体装置においては、図１（ｂ）及び図２に示すように、コンタクト部１１の一部が低濃度不純物領域７と重なるように配置される。これにより、低濃度不純物領域７に隣接して結晶回復が生じたソース・ドレイン領域６をコンタクト部１１に対して確実に配置することができるため、コンタクト抵抗をより確実に低減し、コンタクト不良及びＩｏｎ不良をより確実に抑制することができる。なお、コンタクト部１１の一部を低濃度不純物領域７に重ねる場合、低濃度不純物領域７は、コンタクト部１１の１０～８０％程度の領域と重なっていればよい。
以下、本実施形態の変形例について説明する。
低濃度不純物領域７は、ゲート絶縁膜３の膜厚差を利用して形成してもよい。図１３は、実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中のＸ１－Ｙ１線における断面図である。
図１３（ａ）及び（ｂ）に示すように、ゲート絶縁膜３は、低濃度不純物領域７上では第一ゲート絶縁膜３ａ及び第二ゲート絶縁膜３ｂの二層の絶縁膜が積層され、ソース・ドレイン領域６上では第二ゲート絶縁膜３ｂのみから形成された構造であってもよい。すなわち、ゲート絶縁膜３は、膜厚差を有する構造であってもよい。以下、膜厚差を有するゲート絶縁膜３、ソース・ドレイン領域６及び低濃度不純物領域７の形成方法について説明する。
まず、結晶性半導体層２を覆うように膜厚２０～２００ｎｍ（好ましくは２０～８０ｎｍ、例えば、５０ｎｍ）の絶縁膜である第一ゲート絶縁膜３ａを形成する。次に、低濃度不純物領域７が形成される領域の第一ゲート絶縁膜３ａ上にフォトレジストをパターニングしてマスクした後、フッ化水素（ＨＦ）を用いたウェットエッチング等により、第一ゲート絶縁膜３ａのマスクされていない領域を除去し、コンタクト部１１を含む領域に第一ゲート絶縁膜３ａの開口部（結晶性半導体層２が露出した領域）を形成する。
次に、フォトレジストを除去した後、結晶性半導体層２及び第一ゲート絶縁膜３ａを覆うように膜厚２０～２００ｎｍ（好ましくは２０～８０ｎｍ、例えば、３０ｎｍ）の第二ゲート絶縁膜３ｂを形成する。これにより、ゲート絶縁膜３は、第一ゲート絶縁膜３ａの開口部では第二ゲート絶縁膜３ｂのみから形成され、一方、第一ゲート絶縁膜３ａの開口部以外の領域、すなわち、低濃度不純物領域７が形成される領域では第一ゲート絶縁膜３ａ及び第二ゲート絶縁膜３ｂが積層された構造となる。
ゲート絶縁膜３が膜厚差を有することで、ゲート絶縁膜３越しに結晶性半導体層２に高ドーズ量の不純物をイオン注入した場合、ゲート絶縁膜３の膜厚の異なる領域でそれぞれ結晶性半導体層２にイオン注入される不純物の濃度が異なり、イオン注入された不純物の深さプロファイル１２のピークが異なる位置に存在するため、結晶性半導体層２にソース・ドレイン領域６及び低濃度不純物領域７を形成することが可能となる。より具体的には、図１３（ｂ）に示すように、第一ゲート絶縁膜３ａ及び第二ゲート絶縁膜３ｂが積層されたゲート絶縁膜３の膜厚の厚い領域と重なる結晶性半導体層２の領域には、イオン注入される不純物の量が少ないため、低濃度不純物領域７が形成される。一方、第一ゲート絶縁膜３ａのみから形成されたゲート絶縁膜３の膜厚の薄い領域と重なる結晶性半導体層２の領域には、イオン注入される不純物の量が多いため、活性化処理後にソース・ドレイン領域６が形成される。このように、第一ゲート絶縁膜３ａは、ソース・ドレイン領域６が形成される領域を少なくとも除き、低濃度不純物領域７を形成する領域を少なくとも含む結晶性半導体層２上に配置すればよい。
図１３に示した形態では、ゲート絶縁膜を積層することで設けた膜厚差を利用して低濃度不純物領域を形成したが、一続きのゲート絶縁膜に膜厚差を設け、その膜厚差を利用して低濃度不純物領域を形成してもよい。このように、一続きのゲート絶縁膜に膜厚差を設ける方法としては、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜を形成する方法を利用することができる。
また、一続きのゲート絶縁膜に膜質差を設け、その膜質差を利用して低濃度不純物領域を形成してもよい。一続きのゲート絶縁膜に膜質差を設ける方法としては、例えば、低濃度不純物領域が形成される領域と重なる領域のゲート絶縁膜上にフォトレジストを選択的に形成した後、フォトレジストをマスクとして、ゲート絶縁膜にケイ素（Ｓｉ）イオン、アルゴン（Ａｒ）イオン等の不純物をイオン注入する方法が挙げられる。
更に、低濃度不純物領域は、ゲート絶縁膜の膜厚差と膜質差の両方を利用して形成してもよい。これにより、低濃度不純物が形成される領域の結晶性半導体層にイオン注入される不純物の量をより少なくすることができるため、低濃度不純物領域の結晶破壊がより少なくなり、ソース・ドレイン領域の結晶回復を促進する効果をより高めることができる。
図３は実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。図３に示すように、低濃度不純物領域７は、基板を平面視したときに、チャネル領域側（図３におけるゲート電極４側）を除くコンタクト部１１の外周に沿って配置されてもよい。これにより、コンタクト部１１周辺のソース・ドレイン領域６の結晶回復を効率よく促進することができるため、コンタクト抵抗をより低減し、コンタクト不良及びＩｏｎ不良をより抑制することができる。このように、低濃度不純物領域７は、平面視したときに窪みを有する形状（例えば、凹形状）であってもよく、窪み部分がコンタクト部１１の外周に沿って配置されてもよい。
図４は実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。低濃度不純物領域７は、コンタクト部１１とチャネル領域（図４におけるゲート電極４に重なる領域）との間を除くソース・ドレイン領域６と隣接して配置されるとともに、基板を平面視したときに、コンタクト部１１とチャネル領域との間の電流経路に沿って、すなわち、ソース・ドレイン領域６に沿って配置されてもよい。これにより、コンタクト部１１周辺のソース・ドレイン領域６の結晶回復を促進するとともに、コンタクト部１１とチャネル領域との間の電流経路周辺のソース・ドレイン領域６の結晶回復を促進することができる。そのため、コンタクト部１１とチャネル領域との間の電流経路となるソース・ドレイン領域６のシート抵抗を低減し、本実施形態の半導体装置のオン抵抗をより低減することができるので、Ｉｏｎ不良をより抑制することができる。このように、低濃度不純物領域７は、基板を平面視したときに、チャネル領域を挟んで対向するコンタクト部１１に挟まれた領域に添って配置されてもよい。なお、図４では、低濃度不純物領域７は、基板を平面視したときに、コンタクト部１１の外周の一部に沿って配置されているが、これに限定されず、コンタクト部１１の一部と低濃度不純物領域７とが重なるように配置されてもよい。
図５は実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。図５に示すように、低濃度不純物領域７は、基板を平面視したときに、コンタクト部１１とチャネル領域（図５におけるゲート電極４に重なる領域）との間の電流経路に沿って配置されるとともに、チャネル領域側を除くコンタクト部１１の外周に沿って配置されてもよい。これにより、コンタクト部１１とチャネル領域との間の電流経路周辺のソース・ドレイン領域６の結晶回復を促進することができるため、コンタクト部１１とチャネル領域との間の電流経路となるソース・ドレイン領域６のシート抵抗を低減することができる。また、コンタクト部１１周辺のソース・ドレイン領域６の結晶回復を効率よく促進することができるため、コンタクト抵抗をより低減することができる。以上のことから、半導体装置のオン抵抗を更に低減し、Ｉｏｎ不良を更に抑制することができる。また、コンタクト抵抗をより低減することにより、コンタクト不良をより抑制することができる。このように、低濃度不純物領域７は、基板を平面視したときに、チャネル領域を挟んで対向するコンタクト部１１に挟まれた領域に添って配置されるとともに、チャネル領域側を除くコンタクト部１１の外周に沿って配置されてもよい。
図６は実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。図６に示すように、基板を平面視したときに、チャネル領域側（図６におけるゲート電極４側）を除くコンタクト部１１の外周と重なるように低濃度不純物領域７が配置されてもよい。これにより、配線１０を接続するためのコンタクトホールを形成する際にアライメントずれが発生したとしても、コンタクト部１１に結晶回復したソース・ドレイン領域６をより確実に配置することができる。したがって、アライメント精度の低い製造装置を用いる場合であっても、コンタクト抵抗をより確実に低減し、コンタクト不良及びＩｏｎ不良をより確実に抑制することができる。なお、図６ではチャネル領域側を除くコンタクト部１１の外周全てが低濃度不純物領域７と重なるように配置されているが、これに限定されず、チャネル領域側を除くコンタクト部１１の外周の一部が低濃度不純物領域７と重なるように配置されてもよい。
図７は、実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。本発明の半導体装置は、図７に示すように、コンタクト部１１の一部が低濃度不純物領域７と重なるように配置されるとともに、基板を平面視したときに、ＬＤＤ領域２２がソース・ドレイン領域６とチャネル領域（図７におけるゲート電極４に重なる領域）との間に形成されていてもよい。これにより、ＬＤＤ領域２２を有するＴＦＴにおいても、低濃度不純物領域７に隣接するソース・ドレイン領域６を確実にコンタクト部１１に配置することができるため、コンタクト抵抗をより確実に低減し、コンタクト不良及びＩｏｎ不良をより確実に抑制することができる。
図１２は、実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。本発明の半導体装置は、図１２に示すように、基板を平面視したときに、ＬＤＤ領域２２がソース・ドレイン領域６とチャネル領域（図１２におけるゲート電極４に重なる領域）との間に形成されるとともに、低濃度不純物領域７がコンタクト部１１とチャネル領域との間の電流経路に沿って、すなわち、ソース・ドレイン領域６に沿って配置されてもよい。これにより、ＬＤＤ領域２２を有するＴＦＴにおいても、コンタクト部１１周辺のソース・ドレイン領域６の結晶回復を促進するとともに、コンタクト部１１とチャネル領域との間の電流経路周辺のソース・ドレイン領域６の結晶回復を促進することができる。そのため、コンタクト部１１とチャネル領域との間の電流経路となるソース・ドレイン領域６のシート抵抗を低減し、本実施形態の半導体装置のオン抵抗をより低減することができるので、Ｉｏｎ不良をより抑制することができる。このように、本発明の半導体装置は、基板を平面視したときに、ＬＤＤ領域２２がソース・ドレイン領域６とチャネル領域との間に形成されるとともに、低濃度不純物領域７がチャネル領域を挟んで対向するコンタクト部１１に挟まれた領域に添って配置されてもよい。
なお、ＬＤＤ領域を備える形態については、図７及び１２に示した形態に限定されず、例えば、図３、５及び６に示した形態がＬＤＤ領域を備えていてもよい。また、低濃度不純物領域の不純物濃度は、ＬＤＤ領域の不純物濃度と同程度であってもよいし、異なっていてもよい。
以上、実施形態１によれば、半導体装置のオン抵抗を低減し、オン電流の低下に起因するＩｏｎ不良を抑制することができる。なお、実施形態において説明した各種の形態は、適宜組み合わされてもよい。
以下に実施例を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
（実施例１）
図１４は実施例１の半導体装置に備えられたＴＦＴの平面模式図である。以下、実施例１の半導体装置に備えられたＴＦＴの製造方法について説明する。
まず、基板であるガラス基板上にアモルファスシリコン膜をＬＰＣＶＤ法によって成膜した。次に、ガラス基板上のアモルファスシリコン膜をレーザーで結晶化し、パターニングすることで、結晶性半導体層である膜厚５０ｎｍのポリシリコン膜を形成した。次に、プラズマＣＶＤ法を用いてゲート絶縁膜である膜厚３０ｎｍのＳｉＯ２膜を形成した。次に、ゲート電極４を形成した後、イオン注入時のマスクとして機能するフォトレジストを形成した。フォトレジストは、結晶性半導体層のソース・ドレイン領域６が形成される領域がフォトレジストの開口部（注入領域）１３に含まれるとともに、低濃度不純物領域７が形成される領域がマスクされるようにパターニングした。次に、フォトレジストをマスクとしてＳｉＯ２膜越しにポリシリコン膜に対して高ドーズ量の不純物をイオン注入した。高ドーズ量の不純物をイオン注入する条件は、不純物としてリン（Ｐ）を使用し、標準条件（加速電圧が２０ｋｅＶ、不純物イオンのドーズ量が８×１０１４ｃｍ－２）と、ソース・ドレイン領域６の不純物濃度が標準条件の約４倍である過剰注入条件１（標準条件でイオン注入した後、加速電圧が３０ｋｅＶ、不純物イオンのドーズ量が１．６×１０１５ｃｍ－２の条件で追加でイオン注入）と、ソース・ドレイン領域６の不純物濃度が標準条件の約６倍である過剰注入条件２（標準条件でイオン注入した後、加速電圧が４５ｋｅＶ、不純物イオンのドーズ量が１．６×１０１５ｃｍ－２の条件で追加でイオン注入）との三種類の条件で行った。これにより、ポリシリコン膜のフォトレジストでマスクされた領域に低濃度不純物領域７を形成した。次に、５５０℃で２４０分間加熱し、ポリシリコン膜に注入された不純物の活性化とポリシリコン膜の結晶回復とを行うことで、ソース・ドレイン領域６を形成した。低濃度不純物領域７は、低濃度不純物領域７がコンタクト部１１の一部と重なり、かつ基板を平面視したときに、コンタクト部１１とチャネル領域（図１４におけるゲート電極４に重なる領域）との間の電流経路に沿って、すなわち、ソース・ドレイン領域６に沿って配置した。以上の工程により、ＴＦＴ１００ａを作製した。
このようにして作製した実施例１の半導体装置に備えられたＴＦＴ１００ａのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性を評価した。図１５は実施例１の半導体装置に備えられたＴＦＴのＶｇ－Ｉｄ特性を示すグラフであり、（ａ）は標準条件の場合であり、（ｂ）は過剰注入条件１の場合であり、（ｃ）は過剰注入条件２の場合である。図１５において、ドレイン電流の値を示す縦軸目盛のＥは１０のべき乗であることを意味しており、例えば１Ｅ－０３が１×１０－３に対応する。
ＴＦＴ１００ａのＶｇ－Ｉｄ特性は、図１５（ａ）～（ｃ）に示すように、不純物を過剰にイオン注入し、ソース・ドレイン領域６の不純物濃度を高くしても、飽和領域及び線形領域におけるオン電流が大幅に低下することなく、バラツキの少ない挙動を示した。このことから、低濃度不純物領域７を有するＴＦＴ１００ａにおいては、ソース・ドレイン領域６の結晶回復が充分に行われることが分かった。
（比較例１）
図１６は比較例１の半導体装置に備えられたＴＦＴの平面模式図である。以下、比較例１の半導体装置に備えられたＴＦＴの製造方法について説明する。
比較例１の半導体装置に備えられたＴＦＴ１００ｂにおいては、フォトレジストを形成せず、結晶性半導体層全体が注入領域１３に含まれるように高ドーズ量のイオン注入を行い、ゲート電極４によってマスクされた領域以外の結晶性半導体層（コンタクト部１１となる領域を含む）をソース・ドレイン領域６とした。すなわち、ＴＦＴ１００ｂは、低濃度不純物領域を有しない構成とした。それ以外の工程については実施例１におけるＴＦＴ１００ａと同一の製造方法を用いて、ＴＦＴ１００ｂを作製した。
このようにして作製したＴＦＴ１００ｂのＶｇ－Ｉｄ特性を評価した。図１７は比較例１の半導体装置に備えられたＴＦＴのＶｇ－Ｉｄ特性を示すグラフであり、（ａ）は標準条件の場合であり、（ｂ）は過剰注入条件１の場合であり、（ｃ）は過剰注入条件２の場合である。図１７において、ドレイン電流の値を示す縦軸目盛のＥは１０のべき乗であることを意味しており、例えば１Ｅ－０３が１×１０－３に対応する。
ＴＦＴ１００ｂのＶｇ－Ｉｄ特性は、図１７（ａ）～（ｃ）に示すように、標準条件において、ＴＦＴ１００ａよりもバラツキの大きい挙動を示し、また、イオン注入の条件を過剰にしていくにつれ、飽和領域及び線形領域における挙動のバラツキが大きくなるとともに、より低いＶｇでオン電流が頭打ちとなった。これは、低濃度不純物領域を有しないＴＦＴにおいて、結晶性半導体層に過剰に不純物のイオン注入が行われた場合、ソース・ドレイン領域の結晶回復が不充分となり、ソース・ドレイン領域のシート抵抗やソース・ドレイン領域と配線との間のコンタクト抵抗が増加することで、オン抵抗が増加したことが原因であると考えられる。
以上、実施例１により、低濃度不純物領域７によるソース・ドレイン領域６の結晶回復を促進する効果が、半導体装置に備えられたＴＦＴの特性向上に対して有効であることを実証することができた。また、実施例１のように、低濃度不純物領域７がコンタクト部１１の一部と重なり、かつコンタクト部１１とチャネル領域との間の電流経路に沿って、すなわち、ソース・ドレイン領域６に沿って低濃度不純物領域７を配置することで、半導体装置に備えられたＴＦＴの特性をより効果的に向上させることができる。
本願は、２００８年３月３１日に出願された日本国特許出願２００８－９２８７１号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図であり、（ａ）は高ドーズ量の不純物のイオン注入時の状態であり、（ｂ）は活性化時の状態である。 実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 従来の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図であり、（ａ）は高ドーズ量の不純物のイオン注入時の状態であり、（ｂ）は活性化時の状態である。 （ａ）は活性化前のポリシリコンの光学顕微鏡観察の様子であり、（ｂ）は活性化前のポリシリコンのラマンスペクトルを示すグラフである。 （ａ）は活性化後のポリシリコンの光学顕微鏡観察の様子であり、（ｂ）は活性化後のポリシリコンのラマンスペクトルを示すグラフである。 （ａ）はアモルファスシリコンの光学顕微鏡観察の様子であり、（ｂ）はアモルファスシリコンのラマンスペクトルを示すグラフである。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す平面模式図である。 実施形態１の別の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す模式図であり、（ａ）は平面図であり、（ｂ）は（ａ）中のＸ１－Ｙ１線における断面図である。 実施例１の半導体装置に備えられたＴＦＴの平面模式図である。 実施例１の半導体装置に備えられたＴＦＴのＶｇ－Ｉｄ特性を示すグラフであり、（ａ）は標準条件の場合であり、（ｂ）は過剰注入条件１の場合であり、（ｃ）は過剰注入条件２の場合である。 比較例１の半導体装置に備えられたＴＦＴの平面模式図である。 比較例１の半導体装置に備えられたＴＦＴのＶｇ－Ｉｄ特性を示すグラフであり、（ａ）は標準条件の場合であり、（ｂ）は過剰注入条件１の場合であり、（ｃ）は過剰注入条件２の場合である。 別の条件で高ドーズ量の不純物をイオン注入した実施形態１の半導体装置に備えられたＴＦＴのソース・ドレイン領域近傍を示す断面模式図である。
符号の説明
１：基板
２：結晶性半導体層
３：ゲート絶縁膜
３ａ：第一ゲート絶縁膜
３ｂ：第二ゲート絶縁膜
４：ゲート電極
５：チャネル領域
６：ソース・ドレイン領域
７、１７：低濃度不純物領域（イオン非注入領域）
８：フォトレジスト（レジスト）
９：不純物
１０：配線
１１：コンタクト部
１２：深さプロファイル
１３：フォトレジスト開口部（注入領域）
２０：ポリシリコン
２１：イオン注入領域
２２：ＬＤＤ領域
２３：アモルファスシリコン
１００ａ、１００ｂ：ＴＦＴ

Claims (13)

  1. 基板上に、チャネル領域及びソース・ドレイン領域を含む結晶性半導体層を有する薄膜トランジスタと、該ソース・ドレイン領域に接続される配線とを備える半導体装置であって、
    該結晶性半導体層は、該ソース・ドレイン領域よりも不純物濃度が低い低濃度不純物領域と、該配線に接触するコンタクト部とを有し、
    該低濃度不純物領域は、該チャネル領域側を除く領域の該ソース・ドレイン領域と隣接して配置されることを特徴とする半導体装置。
  2. 前記低濃度不純物領域は、前記ソース・ドレイン領域と同一面に配置されることを特徴とする請求項１記載の半導体装置。
  3. 前記コンタクト部の一部は、前記低濃度不純物領域と重なることを特徴とする請求項２記載の半導体装置。
  4. 前記低濃度不純物領域は、前記基板を平面視したときに、前記チャネル領域側を除く前記コンタクト部の外周に沿って配置されることを特徴とする請求項２又は３記載の半導体装置。
  5. 前記低濃度不純物領域は、前記基板を平面視したときに、前記コンタクト部と前記チャネル領域との間の電流経路に沿って配置されることを特徴とする請求項２～４のいずれかに記載の半導体装置。
  6. 前記低濃度不純物領域は、前記基板を平面視したときに、前記コンタクト部と前記チャネル領域との間の電流経路に沿って配置されるとともに、前記チャネル領域側を除く前記コンタクト部の外周に沿って配置されることを特徴とする請求項２～５のいずれかに記載の半導体装置。
  7. 前記薄膜トランジスタは、ゲート絶縁膜を含み、
    前記半導体装置は、前記低濃度不純物領域と重なる領域の該ゲート絶縁膜上にレジストを有することを特徴とする請求項２～６のいずれかに記載の半導体装置。
  8. 前記薄膜トランジスタは、ゲート絶縁膜を含み、
    該ゲート絶縁膜は、前記低濃度不純物領域に重なる領域が前記ソース・ドレイン領域に重なる領域と一続きであるとともに、前記低濃度不純物領域に重なる領域とソース・ドレイン領域に重なる領域とにおける膜厚及び膜質の少なくとも一方が異なることを特徴とする請求項２～６のいずれかに記載の半導体装置。
  9. 前記薄膜トランジスタは、ゲート絶縁膜を含み、
    前記低濃度不純物領域と重なる領域の該ゲート絶縁膜は、積層された複数の絶縁膜を含むことを特徴とする請求項２～６のいずれかに記載の半導体装置。
  10. 請求項２～７のいずれかに記載の半導体装置の製造方法であって、
    該製造方法は、前記結晶性半導体層の前記低濃度不純物領域が形成される領域と重なる領域のゲート絶縁膜上にレジストをパターニングする工程と、
    該レジストをマスクとして該ゲート絶縁膜越しに前記結晶性半導体層に不純物を添加する工程とを含むことを特徴とする半導体装置の製造方法。
  11. 請求項２～６及び９のいずれかに記載の半導体装置の製造方法であって、
    該製造方法は、前記結晶性半導体層の前記低濃度不純物領域が形成される領域上に第一ゲート絶縁膜をパターニングする工程と、
    前記結晶性半導体層及び該第一ゲート絶縁膜を覆って第二ゲート絶縁膜を形成する工程と、
    該第一ゲート絶縁膜及び該第二ゲート絶縁膜越しに前記結晶性半導体層に不純物を添加する工程とを含むことを特徴とする半導体装置の製造方法。
  12. 請求項１～９のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
  13. 請求項１０又は１１記載の半導体装置の製造方法によって製造された半導体装置を備えることを特徴とする表示装置。
PCT/JP2008/069933 2008-03-31 2008-10-31 半導体装置、その製造方法及び表示装置 WO2009122609A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200880127891XA CN101960607B (zh) 2008-03-31 2008-10-31 半导体装置、其制造方法以及显示装置
US12/921,666 US20110024764A1 (en) 2008-03-31 2008-10-31 Semiconductor device, method for producing the same, and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008092871 2008-03-31
JP2008-092871 2008-03-31

Publications (1)

Publication Number Publication Date
WO2009122609A1 true WO2009122609A1 (ja) 2009-10-08

Family

ID=41135021

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/069933 WO2009122609A1 (ja) 2008-03-31 2008-10-31 半導体装置、その製造方法及び表示装置

Country Status (3)

Country Link
US (1) US20110024764A1 (ja)
CN (1) CN101960607B (ja)
WO (1) WO2009122609A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214696A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2004056025A (ja) * 2002-07-24 2004-02-19 Casio Comput Co Ltd 薄膜トランジスタ装置およびその製造方法
JP2007294913A (ja) * 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323071B1 (en) * 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
KR100374737B1 (ko) * 1996-06-28 2003-07-16 세이코 엡슨 가부시키가이샤 트랜지스터형성방법,그트랜지스터를포함하는회로,액티브매트릭스기판의제조방법,표시장치의제조방법,및프로젝터및전자기기
JPH11284178A (ja) * 1998-03-30 1999-10-15 Hitachi Ltd 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置
US7696024B2 (en) * 2006-03-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214696A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP2004056025A (ja) * 2002-07-24 2004-02-19 Casio Comput Co Ltd 薄膜トランジスタ装置およびその製造方法
JP2007294913A (ja) * 2006-03-31 2007-11-08 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Also Published As

Publication number Publication date
CN101960607A (zh) 2011-01-26
US20110024764A1 (en) 2011-02-03
CN101960607B (zh) 2013-06-26

Similar Documents

Publication Publication Date Title
JP4309362B2 (ja) 薄膜トランジスタの製造方法
WO2016175086A1 (ja) 半導体装置及びその製造方法
KR20100132308A (ko) 박막 트랜지스터 및 그 제조방법
US8492212B2 (en) Thin-film transistor producing method
JP5442228B2 (ja) 表示装置及び表示装置の製造方法
CN108550590B (zh) 主动元件基板及其制法
KR100588174B1 (ko) 박막 트랜지스터의 제조 방법
CN107799603B (zh) 薄膜晶体管阵列面板及相关制造方法
US20100207120A1 (en) Production method of semiconductor device and semiconductor device
JP2010034139A (ja) 薄膜トランジスタおよびその製造方法
JP4441299B2 (ja) 表示装置の製造方法
JP2007157986A (ja) トランジスタを備えた装置
JPH11258636A (ja) 薄膜トランジスタおよびその製造方法
WO2009122609A1 (ja) 半導体装置、その製造方法及び表示装置
JP2005079319A (ja) 半導体装置
JP4286741B2 (ja) 半導体装置の作製方法
WO2010106707A1 (ja) 半導体装置、その製造方法及び表示装置
JP2004336073A (ja) トップゲート型薄膜トランジスタ及びその製造方法
JP2009010242A (ja) 表示装置及びその製造方法
JP4610455B2 (ja) 半導体装置
JP4447308B2 (ja) 半導体装置及びその作製方法
JP4604675B2 (ja) 表示装置
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP2007115750A (ja) 薄膜トランジスタおよびその製造方法
JP4855511B2 (ja) 表示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880127891.X

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08873697

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12921666

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 08873697

Country of ref document: EP

Kind code of ref document: A1