KR100274894B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
목적 : 본 발명은 게이트 전극을 형성하기 위한 감광막 패턴을 열처리하여 리플로우 시킨 후 리플로우 된 감광막 패턴을 마스크로 사용하여 활성층의 양측에 고농도의 불순물을 도핑시켜 LDD 영역 또는 오프셋 영역을 형성함으로써 박막트랜지스터의 누설전류를 감소시키는 박막트랜지스터의 제조방법을 제공한다.
구성 : 본 발명은 기판(11)에 버퍼층(12), 활성층(13) 및 게이트 절연층(14)을 순차적으로 형성하는 단계, 게이트 절연층(14)의 전면에 도전층(15)을 형성하고 도전층(15) 상에 감광막을 도포한 후 패터닝하여 패터닝된 감광막(PR)을 식각 마스크로 도전층(15)을 식각하여 게이트 전극(15a)을 형성하는 단계, 패터닝된 감광막(PR)을 열처리하여 리플로우(Reflow) 시키는 감광막 열처리 단계, 감광막 열처리 단계에서 리플로우된 감광막(RPR)을 마스크로 하여 활성층(13)에 고농도의 불순물을 도핑하여 드레인 및 소스 영역(13b)을 형성하는 단계 및 드레인 및 소스 영역(13b) 형성 후 리플로우된 감광막(RPR)을 제거하는 단계로 구성된다.
효과 : 한 번의 마스크 공정이 요구되므로 미스얼라인의 발생을 방지할 수 있고, 박막트랜지스터 제조 공정이 단순해지고, 이로 인해 제조비용을 절감시킬 수 있다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 박막트랜지스터의 채널영역에 오프셋 또는 LDD 영역을 형성하여 박막트랜지스터의 오프시 박막트랜지스터의 채널을 통해 흐르는 누설전류를 감소시키는 박막트랜지스터 제조방법에 관한 것이다.
비정질 실리콘(Amorphous Silicon)에 비해 캐리어(Carrier) 이동도가 큰 다결정실리콘을 이용한 박막트랜지스터(Thin film Transistor; TFT)는 스위칭(Switching) 특성이 뛰어나 비정질 실리콘을 이용한 박막트랜지스터에 비해 보다 대면적화 할 수 있고, 액정표시장치의 화소를 구동하는 구동회로를 박막트랜지스터와 동일한 기판에 형성할 수 있다.
다결정실리콘 박막 트랜지스터를 사용한 액정표시장치는 개구율 및 구동회로를 동일 기판에 형성할 수 있는 반면에 박막트랜지스터의 오프시 박막트랜지스터의 드레인과 소스간에 흐르는 큰 누설전류(Leakage Current), 즉 오프 전류(Off-Current)가 발생되는 문제점이 있다.
박막트랜지스터의 채널영역에 비도핑된 오프셋(Offset) 영역 또는 저농도의 불순물로 도핑된 LDD(Lightly doped drain) 영역을 형성함으로써 박막트랜지스터의 오프시 누설전류인 오프 전류를 감소시킬 수 있다.
박막트랜지스터에서 누설전류를 저감시키기 위한 오프셋 또는 LDD 영역을 형성하기 위한 종래의 박막트랜지스터를 첨부된 도면을 이용하여 살펴보면 다음과 같다.
도 2a 및 도 2b는 두 번의 감광막 패턴을 사용한 종래의 박막트랜지스터의
단면 구조도 이다.
도 2a 및 도 2b의 종래의 박막트랜지스터의 제조방법은 다음과 같다.
도 2a에 도시된 바와 같이, 유리 재질로 형성된 기판(1)에 버퍼(Buffer)층(2) 및 다결정실리콘을 형성한 후 사진식각공정을 이용하여 다결정실리콘을 패터닝하여 활성층(3)을 형성한다. 활성층(3) 상에 절연물질인 실리콘 산화막을 전면 증착하여 게이트 산화막(4)을 형성한다. 게이트 산화막(4) 상에 금속막을 전면에 증착한 후 사진식각공정을 이용하여 금속막 상에 제1감광막 패턴(PR1)을 형성한 후 제1감광막 패턴(PR1)을 식각 마스크로 금속막을 식각하여 금속 게이트 전극(5)을 형성하고, 제1감광막 패턴(PR1)을 마스크로 하여 활성층(3)에 저농도의 불순물을 도핑하여 저농도의 불순물로 도핑된 활성층(3a) 및 채널영역(Ⅰ)을 형성한다. 도 2b에 도시된 바와 같이, 제1감광막 패턴(PR1)을 제거하고, 게이트 산화막(4) 상에 사진공정을 이용하여 제2감광막 패턴(PR2)을 형성하고, 제2감광막 패턴(PR2)을 마스크로 하여 활성층(3)의 양측에 고농도의 불순물을 도핑한다. 따라서 저농도 및 고농도의 불순물 도핑에 의해 활성층(3)은 금속 게이트 전극(5)의 측벽에 형성된 제2감광막 패턴(PR2)의 두께만큼의 저농도로 도핑된 LDD 영역(Ⅱ), 고농도로 도핑된 드레인 및 소스 영역(3b) 및 비도핑된 채널영역(Ⅰ)이 형성된다.
또한 제1감광막 패턴(PR1)을 마스크로 하여 활성층(3)에 저농도의 불순물을 도핑하는 단계를 진행하지 않고 그 이후의 공정을 진행함으로써 저농도로 도핑된 LDD 영역(Ⅱ) 대신에 비도핑된 오프셋 영역(Ⅱ)을 형성할 수 있다.
도 3은 양극 산화처리를 사용한 종래의 다른 박막트랜지스터의 단면 구조도 이다.
도 3의 종래의 다른 박막트랜지스터는 도 2a에 도시된 바와 같이 제1감광막 패턴을 사용하여 금속 게이트 전극(5)을 형성하고, 제1감광막 패턴을 마스크로 하여 활성층(3)에 저농도의 불순물을 도핑하고, 제1감광막 패턴(PR1)을 제거한 후, 제2감광막 패턴(PR2)을 형성하지 않고, 암모늄 타르타르산염(Ammonium Tartrate) 용액에 금속 게이트 전극(5)이 형성된 기판 및 스테인리스강을 넣고 기판과 스테인리스강 사이에 바이어스를 인가하는 양극 산화처리(Anodization)에 의하여 금속 게이트 전극(5) 양 측벽과 상부 표면에 양극 산화(Anodic Oxidation)막(6)을 형성하고, 양극 산화막(6)을 마스크로 사용하여 활성층(3)의 양측에 고농도의 불순물을 도핑시켜 저농도로 도핑된 LDD 영역(Ⅱ), 고농도로 도핑된 드레인 및 소스 영역(3c) 및 비도핑된 채널영역(Ⅰ)이 형성된다.
따라서 도 2a, 도 2b 및 도 3의 종래의 박막트랜지스터에 있어서, 활성층(3)에 형성된 오프셋 또는 LDD 영역(Ⅱ)에 의해서 드레인 및 소스 영역(3b,3c)과 게이트 전극(5)간에 미치는 전계의 영향이 감소되므로 박막트랜지스터가 오프일 때 드레인 단자와 소스 단자 간의 누설전류는 감소되어 박막트랜지스터의 오프 전류 특성을 향상시킬 수 있다.
상기의 제1감광막 패턴 및 제2감광막 패턴을 사용하여 오프셋 또는 LDD 영역을 형성하는 종래의 박막트랜지스터 제조방법은 오프셋 또는 LDD 영역을 형성하기 위해 두 번의 마스크 공정을 진행하여야 하므로 박막트랜지스터 제조 공정이 복잡하고, 제1 및 제2감광막을 패터닝하기 위하여 두 번의 노광장비를 사용하여야 하나 노광장비의 한계로 인해 미스얼라인이 발생될 수 있는 문제점을 가지고 있다.
상기의 양극 산화막을 사용하여 오프셋 또는 LDD 영역을 형성하는 종래의 박막트랜지스터 제조방법은 양극 산화막을 형성하기 위한 별도의 장비가 필요한 문제점을 가지고 있다.
본 발명의 목적은 게이트 전극을 형성하기 위한 감광막 패턴을 열처리하여 리플로우 시킨 후 리플로우 된 감광막 패턴을 마스크로 사용하여 활성층의 양측에 고농도의 불순물을 도핑시켜 LDD 영역 또는 오프셋 영역을 형성함으로써 한 번의 마스크 공정이 요구되므로 미스얼라인의 발생을 방지할 수 있고, 박막트랜지스터 제조 공정이 단순해지고, 이로 인해 제조비용을 절감시킬 수 있는 박막트랜지스터 제조방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판에 버퍼층, 활성층 및 게이트 절연층을 순차적으로 형성하는 단계; 게이트 절연층의 전면에 도전층을 형성하고, 도전층 상에 감광막을 도포한 후 패터닝하여 패터닝된 감광막을 식각 마스크로 도전층을 식각하여 게이트 전극을 형성하는 단계; 패터닝된 감광막을 열처리하여 리플로우 시키는 감광막 열처리 단계; 감광막 열처리 단계에서 리플로우된 감광막을 마스크로 하여 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스 영역을 형성하는 단계; 및 드레인 및 소스 영역 형성 후, 리플로우된 감광막을 제거하는 단계를 구비하여 게이트 전극 하부의 활성층 내에는 채널 영역이 형성되고, 드레인 영역과 채널 영역 사이와 소스 영역과 채널 영역 사이에 오프셋 영역이 형성되는 것을 특징으로 한다.
상기의 본 발명의 박막트랜지스터 제조방법은 게이트 전극 형성 후 패터닝된 감광막을 마스크로 하여 활성층에 저농도의 불순물을 도핑하는 단계를 더 구비하여 드레인 영역과 채널 영역 사이와 소스 영역과 채널 영역 사이에 LDD 영역을 형성할 수 있다.
감광막 열처리 단계는 120도에서 250도의 온도 범위로 열처리하며, 도전층은 다결정 실리콘 또는 금속의 재질로 이루어진다.
도 1a 내지 도 1g는 본 발명에 따른 박막트랜지스터의 제조방법을 도시한
공정 순서도,
도 2a 및 도 2b는 두 번의 감광막 패턴을 사용한 종래의 박막트랜지스터의 단면 구조도,
도 3은 양극 산화처리를 사용한 종래의 다른 박막트랜지스터의 단면 구조도 이다.
이하, 첨부된 도면을 참조하여 본 발명의 박막트랜지스터의 제조방법을 상세히 설명하고자 한다.
도 1a 내지 도 1g는 본 발명에 따른 박막트랜지스터의 제조방법을 도시한 공정 순서도 이다.
본 발명의 박막트랜지스터의 제조방법은 기판(11)에 버퍼층(12), 활성층(13) 및 게이트 절연층(14)을 순차적으로 형성하는 단계, 게이트 절연층(14)의 전면에 도전층(15)을 형성하고 도전층(15) 상에 감광막을 도포한 후 패터닝하여 패터닝된 감광막(PR)을 식각 마스크로 도전층(15)을 식각하여 게이트 전극(15a)을 형성하는 단계, 패터닝된 감광막(PR)을 열처리하여 리플로우(Reflow) 시키는 감광막 열처리 단계, 감광막 열처리 단계에서 리플로우된 감광막(RPR)을 마스크로 하여 활성층(13)에 고농도의 불순물을 도핑하여 드레인 및 소스 영역(13b)을 형성하는 단계 및 드레인 및 소스 영역(13b) 형성 후 리플로우된 감광막(RPR)을 제거하는 단계를 구비하여 게이트 전극(15a) 하부의 활성층(13) 내에는 채널 영역(Ⅰ)이 형성되고, 드레인 영역(13b)과 채널 영역(Ⅰ) 사이와 소스 영역(13b)과 채널 영역(Ⅰ) 사이에 오프셋 영역(Ⅱ)이 형성된다.
상기의 본 발명의 박막트랜지스터 제조방법에 있어서, 게이트 전극(15a) 형성 후 패터닝된 감광막(PR)을 마스크로 하여 활성층(13)에 저농도의 불순물을 도핑하는 단계를 더 구비하여 드레인 영역(13b)과 채널 영역(Ⅰ) 사이와 소스 영역(13b)과 채널 영역(Ⅰ) 사이에 LDD 영역(Ⅱ)을 형성할 수 있다.
감광막 열처리 단계는 120도에서 250도의 온도 범위로 열처리하며, 도전층(15)은 다결정 실리콘 또는 금속의 재질로 이루어질 수 있다.
활성층(13)은 버퍼층(12) 상부에 다결정 실리콘을 전면 증착한 후 패터닝하여 형성하거나, 버퍼층(12) 상부에 비정질 실리콘을 증착한 후 비정질 실리콘을 재결정화 시켜 다결정 실리콘을 형성하고 다결정 실리콘을 패터닝 하여 형성할 수 있다.
본 발명의 박막트랜지스터의 제조방법을 첨부된 도 1a 내지 도 1g를 참조하여 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 유리기판(11)에 버퍼층(12), 활성층(13) 및 게이트 절연막(14)을 순차적으로 형성한다. 버퍼층(12)은 화학적 증착법(Chemical Vapor Deposition) 또는 물리적 증착법(Physical Vapor Deposition)을 사용하여 유리기판(11) 전면에 500Å 내지 2500Å 두께로 형성한다. 활성층(13)은 직접 다결정실리콘을 증착하여 패터닝하거나, 저온에서 비정질 실리콘을 500Å 내지 1000Å 두께로 증착하고 레이저 빔을 조사하는 레이저 어닐링(Laser Annealing) 하여 비정질 실리콘을 재결정화 시켜 형성된 다결정실리콘을 패터닝하여 형성할 수 있다. 따라서 활성층(13)은 비정질 실리콘을 재결정화 시켜 형성된 다결정실리콘을 패터닝하여 형성하는 방법은 저온에서 가능하므로 기판(11)은 가격이 저렴한 유리기판을 사용할 수 있으므로 대량생산 및 제조원가 측면에서 유리하다. 게이트 절연막(14)은 화학적 증착법 또는 물리적 증착법을 사용하여 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx) 등의 절연물질로 500Å 내지 2000Å 두께로 형성한다.
도 1b에 도시된 바와 같이, 게이트 절연막(14)의 전면에 알루미늄(Al), 크롬(Cr), 코발트(Co), 이리듐(Ir), 망간(Mn), 니켈(Ni), 팔라듐(Pd) 및 납(Pt) 중 어느 한 금속이거나 또는 텅스텐(W) 금속과 몰리브덴(Mo) 금속과의 혼합금속 또는 다결정 실리콘으로 이루어진 도전층(15)을 2000Å 내지 5000Å 두께로 증착하고, 사진공정을 이용하여 도전층(15) 상에 감광막 패턴(PR)을 형성한다. 도전층(15)은 후공정에서 게이트 전극으로 사용되므로 게이트 전극에 인가되는 신호의 지연시간을 작게 하기 위해서 도전층(15)을 다결정 실리콘 보다 금속의 재질로 형성하는 것이 유리하다.
도 1c에 도시된 바와 같이, 감광막 패턴(PR)을 식각 마스크로 도전층(15)을 불화탄소가스(CF4,CHF3) 및 불활성가스들(He, Ar)로 이루어진 식각 가스들로 식각하여 게이트 전극(15a)을 형성한다.
도 1d에 도시된 바와 같이, 감광막 패턴(PR)을 마스크로 하여 LDD 영역 및 채널영역을 형성하기 위하여 활성층(13)에 약 1013/㎠ 정도의 저농도의 불순물을 이온 주입하여 저농도의 불순물로 도핑된 활성층(13a)을 형성한다.
도 1e에 도시된 바와 같이, 감광막 패턴(PR)이 형성된 기판(11)을 120도에서 250도의 온도 분위기에서 열처리하여 감광막 패턴(PR)을 게이트 전극(15a) 양측벽으로 리플로우 시켜 리플로우 된 감광막 패턴(RPR)이 게이트 전극(15a) 양측벽 및 상부에 형성되도록 한다.
그 후 도 1f에 도시된 바와 같이, 리플로우 된 감광막 패턴(RPR)을 마스크로 하는 셀프 얼라인 방법에 의하여 약 1016/㎠ 정도의 고농도의 불순물을 이온 주입하여 활성층(13) 내에 드레인 및 소스 영역(13b)을 형성한다.
따라서 감광막 패턴(PR)을 마스크로 하여 활성층(13)에 저농도의 불순물을 이온주입하고, 감광막 패턴(PR)을 리플로우 시켜 형성된 리플로우 된 감광막 패턴(RPR)을 마스크로 사용하여 활성층(13)에 고농도의 불순물을 이온 주입함으로써 활성층(13)에는 고농도의 불순물로 도핑된 드레인 및 소스 영역(13b)이 형성되고, 게이트 전극(15a) 하부의 활성층(13) 내에는 채널 영역(Ⅰ)이 형성되고, 드레인 영역(13b)과 채널 영역(Ⅰ) 사이와 소스 영역(13b)과 채널 영역(Ⅰ) 사이에는 저농도의 불순물로 도핑된 LDD 영역(Ⅱ)이 형성된다.
도 1g에 도시된 바와 같이, 활성층(13) 내에 드레인, 소스 영역(13b), 채널 영역(Ⅰ) 및 LDD 영역(Ⅱ)이 형성된 후 리플로우 된 감광막 패턴(RPR)을 제거하고, 게이트 전극(15a) 및 게이트 절연층(14) 전면에 패시베이션(Passivation) 층(16)을 형성하고, 활성층(13) 내의 드레인 및 소스 영역(13b)과의 전기적 신호를 인가시키기 위하여 드레인 및 소스 영역(13b) 상부의 게이트 절연층(14)과 패시베이션 층(16)에 콘택 홀(Contact Hole)을 형성하고, 패시베이션 층(16) 전면에 도전층을 형성하고 패터닝하여 드레인 및 소스 전극(17)을 형성한다.
상기의 본 발명의 박막트랜지스터 제조 공정 중 도 1d에 도시된 감광막 패턴(PR)을 마스크로 하여 저농도의 불순물을 이온 주입하는 공정을 진행하지 않고, 도 1c에 도시된 바와 같이 감광막 패턴(PR)을 식각 마스크로 하여 도전층(15)을 식각하여 게이트 전극(15a)을 형성하고, 도 1e 및 도 1f에 도시된 바와 같이 감광막 패턴(PR)을 리플로우 시켜 리플로우 된 감광막 패턴(RPR)을 마스크로 하여 활성층(13)에 고농도의 불순물을 이온 주입하면 활성층(13) 내의 드레인 영역(13b)과 채널 영역(Ⅰ) 사이와 소스 영역(13b)과 채널 영역(Ⅰ) 사이에 오프셋 영역(Ⅱ)을 형성할 수 있다.
따라서 본 발명의 박막트랜지스터 제조방법은 게이트 전극(15a)을 형성하기 위한 감광막 패턴(PR)을 리플로우 시켜 형성된 리플로우 된 감광막 패턴(RPR)을 마스크로 고농도의 불순물을 도핑시켜 활성층(13) 내에 채널영역(Ⅰ) 및 저농도의 불순물로 도핑된 LDD 영역 또는 오프셋 영역(Ⅱ)을 형성함으로써 박막트랜지스터의 누설전류를 감소시킬 수 있다.
본 발명은 게이트 전극을 형성하기 위한 감광막 패턴을 열처리하여 리플로우 시킨 후 리플로우 된 감광막 패턴을 마스크로 사용하여 활성층의 양측에 고농도의 불순물을 도핑시켜 LDD 영역 또는 오프셋 영역을 형성함으로써 한 번의 마스크 공정이 요구되므로 미스얼라인의 발생을 방지할 수 있고, 박막트랜지스터 제조 공정이 단순해지고, 이로 인해 제조비용을 절감시킬 수 있다.
Claims (7)
- 박막트랜지스터의 누설 전류를 감소시키는 박막트랜지스터 제조방법에 있어서,기판에 버퍼층, 활성층 및 게이트 절연층을 순차적으로 형성하는 단계;상기의 게이트 절연층의 전면에 도전층을 형성하고, 상기의 도전층 상에 감광막을 도포한 후 패터닝하여 패터닝된 감광막을 식각 마스크로 상기의 도전층을 식각하여 게이트 전극을 형성하는 단계;상기의 패터닝된 감광막을 열처리하여 리플로우 시키는 감광막 열처리 단계;상기의 감광막 열처리 단계에서 리플로우된 감광막을 마스크로 하여 상기의 활성층에 고농도의 불순물을 도핑하여 드레인 및 소스 영역을 형성하는 단계; 및상기의 드레인 및 소스 영역 형성 후 상기의 리플로우된 감광막을 제거하는 단계를 구비하여 상기의 게이트 전극 하부의 활성층 내에는 채널 영역이 형성되고, 상기의 드레인 영역과 채널 영역 사이와 상기의 소스 영역과 채널 영역 사이에 오프셋 영역이 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 게이트 전극 형성 후 상기의 패터닝된 감광막을 마스크로 하여 상기의 활성층에 저농도의 불순물을 도핑하는 단계를 더 구비하여 상기의 드레인 영역과 채널 영역 사이와 상기의 소스 영역과 채널 영역 사이에 LDD 영역이 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 도전층은 다결정 실리콘으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 감광막 열처리 단계는 120도에서 250도의 온도 범위로 열처리하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 도전층은 금속의 재질로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 활성층은 다결정 실리콘으로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기의 활성층은상기의 버퍼층 상부에 비정질 실리콘을 증착하고, 상기의 비정질 실리콘을 재결정화 시켜 다결정 실리콘을 형성하는 단계; 및상기의 다결정 실리콘을 패터닝 하는 단계를 구비한 것을 특징으로 하는 박막트랜지스터 제조방법.
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