JPH09181328A - アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 - Google Patents
アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法Info
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- JPH09181328A JPH09181328A JP8335050A JP33505096A JPH09181328A JP H09181328 A JPH09181328 A JP H09181328A JP 8335050 A JP8335050 A JP 8335050A JP 33505096 A JP33505096 A JP 33505096A JP H09181328 A JPH09181328 A JP H09181328A
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Abstract
(57)【要約】
【課題】 基板上に回路を製造する方法を提供し、高精
度ゲート/ リード整合の問題を解決する改善技法を見出
す。 【解決手段】 ドープ半導体層４０をプラズマエンハン
スト化学蒸着法（PECVD)を用いて付着し、自己整合絶縁
領域のエッジで自己整合接合を生成することにより高精
度なゲート/ リード整合を行う。次に、ドープ半導体層
４０を自己整合リソグラフィー法（self-aligned litho
graphy) を用いてパターン形成し、導電性リード６２を
生成する。該導電性リード６２は、最大オーバーラップ
距離以下の距離だけ絶縁領域２８にオーバーラップする
自己整合エッジを有する。例えば、最大オーバーラップ
距離は１．０μｍ未満か０．５μｍとすることができ、
非常に小さなａ−ＳｉＴＦＴを可能にする。
度ゲート/ リード整合の問題を解決する改善技法を見出
す。 【解決手段】 ドープ半導体層４０をプラズマエンハン
スト化学蒸着法（PECVD)を用いて付着し、自己整合絶縁
領域のエッジで自己整合接合を生成することにより高精
度なゲート/ リード整合を行う。次に、ドープ半導体層
４０を自己整合リソグラフィー法（self-aligned litho
graphy) を用いてパターン形成し、導電性リード６２を
生成する。該導電性リード６２は、最大オーバーラップ
距離以下の距離だけ絶縁領域２８にオーバーラップする
自己整合エッジを有する。例えば、最大オーバーラップ
距離は１．０μｍ未満か０．５μｍとすることができ、
非常に小さなａ−ＳｉＴＦＴを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は基板上での回路の製
造に関する。
造に関する。
【０００２】
【従来技術】カニキ ジェイ（Kanicki, J.)、ハサン
イー(Hasan, E.) 、グリフィス ジェイ(Griffith,
J.)、タカモリ ティー(Takamori, T.)及びティサング
ジェイシー(Tsang, J.C.) による「Properties of Hig
h Conductivity Phosphorous Doped Hydrogenerated Mi
crocrystalline Silicon and Application in Thin Fil
mTransistor Technology」［Mat. Res. Soc. Symp. Pro
c.、Vol149、1989年 239〜246 ページ］は、微晶質シリ
コンの燐（Ｐ）ドーピングの技法を記述する。２３９〜
２４５ページにおいて、カニキらは、水素化アモルファ
ス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジス
タ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層
を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接
触中間層として使用することについて記述する。２４５
及び２４６ページで、カニキらは、このような層のＴＦ
Ｔ構造への付与について記述し、約５μｍのゲートとソ
ース−ドレインのオーバーラップ（重なり）について述
べている。
イー(Hasan, E.) 、グリフィス ジェイ(Griffith,
J.)、タカモリ ティー(Takamori, T.)及びティサング
ジェイシー(Tsang, J.C.) による「Properties of Hig
h Conductivity Phosphorous Doped Hydrogenerated Mi
crocrystalline Silicon and Application in Thin Fil
mTransistor Technology」［Mat. Res. Soc. Symp. Pro
c.、Vol149、1989年 239〜246 ページ］は、微晶質シリ
コンの燐（Ｐ）ドーピングの技法を記述する。２３９〜
２４５ページにおいて、カニキらは、水素化アモルファ
ス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジス
タ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層
を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接
触中間層として使用することについて記述する。２４５
及び２４６ページで、カニキらは、このような層のＴＦ
Ｔ構造への付与について記述し、約５μｍのゲートとソ
ース−ドレインのオーバーラップ（重なり）について述
べている。
【０００３】ラスティング エヌ(Lustig, N.)及びカニ
キ ジェイによる「Gate dielectric and contact effe
cts in hydrogenerated amorphous silicon-silicon ni
tride thin-film transistors 」［J. Appl. Phys., Vo
l.65、1989年、3951〜3957ページ］は、ソース−ドレイ
ン接触製造における（ｎ＋）燐ドープ水素化アモルファ
スシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコ
ン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度
の改善について記述する。３９５１ページ及び３９５２
ページのセクションＩＩはオーム接触を保証するために
ソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄
いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ
＋μｃ−Ｓｉ：Ｈは、Ｈ2 中のＰＨ3 ／ＳｉＨ4 混合物
から付着され、約０．１Ωｃｍの材料を産する。この文
献の図１の上側部分は、得られるトランジスタの略断面
を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャ
ネル長２０又は４０μｍ、およびゲートとソース−ドレ
インのオーバーラップ約５μを有したことと、ＴＦＴが
フラットパネルＬＣＤディスプレイを扱うのに適してい
ることを述べている。この文献の図５に関して示され、
記述されるように、平均電界効果移動度は、ｎ＋μｃ−
Ｓｉ：Ｈで増加した。
キ ジェイによる「Gate dielectric and contact effe
cts in hydrogenerated amorphous silicon-silicon ni
tride thin-film transistors 」［J. Appl. Phys., Vo
l.65、1989年、3951〜3957ページ］は、ソース−ドレイ
ン接触製造における（ｎ＋）燐ドープ水素化アモルファ
スシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコ
ン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度
の改善について記述する。３９５１ページ及び３９５２
ページのセクションＩＩはオーム接触を保証するために
ソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄
いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ
＋μｃ−Ｓｉ：Ｈは、Ｈ2 中のＰＨ3 ／ＳｉＨ4 混合物
から付着され、約０．１Ωｃｍの材料を産する。この文
献の図１の上側部分は、得られるトランジスタの略断面
を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャ
ネル長２０又は４０μｍ、およびゲートとソース−ドレ
インのオーバーラップ約５μを有したことと、ＴＦＴが
フラットパネルＬＣＤディスプレイを扱うのに適してい
ることを述べている。この文献の図５に関して示され、
記述されるように、平均電界効果移動度は、ｎ＋μｃ−
Ｓｉ：Ｈで増加した。
【０００４】
【発明が解決しようとする課題】本発明は、基板上に回
路を製造する際の問題を扱う。
路を製造する際の問題を扱う。
【０００５】薄膜トランジスタ（ＴＦＴ）のようなアモ
ルファスシリコン（ａ−Ｓｉ）デバイスの性能は、デバ
イスのゲート領域のエッジの相対的横方向位置、及びデ
バイスのドープチャネルリードとデバイスのチャネルを
含む未ドープ領域との間の境界又は接合におおいに依存
する。ソース側境界又は接合部がゲート領域のエッジの
外側にある場合、接触抵抗は不十分であり、限界内で
は、ゲートは、適切なデバイスオペレーションの要求に
応じるようにチャネル状態を制御することができない。
一方、デバイスのゲート領域がチャネルのいずれかの側
面で境界又は接合部を越えて延びて、一つ又は両方のド
ープチャネルリードにオーバーラップすると、不必要な
過剰の静電容量が発生する。オーバーラップの範囲が正
確に制御されなければ、静電容量は変化して、同一基板
上に形成される異なるデバイス同士の間でデバイス内変
化(intra-device variations) を生成する。
ルファスシリコン（ａ−Ｓｉ）デバイスの性能は、デバ
イスのゲート領域のエッジの相対的横方向位置、及びデ
バイスのドープチャネルリードとデバイスのチャネルを
含む未ドープ領域との間の境界又は接合におおいに依存
する。ソース側境界又は接合部がゲート領域のエッジの
外側にある場合、接触抵抗は不十分であり、限界内で
は、ゲートは、適切なデバイスオペレーションの要求に
応じるようにチャネル状態を制御することができない。
一方、デバイスのゲート領域がチャネルのいずれかの側
面で境界又は接合部を越えて延びて、一つ又は両方のド
ープチャネルリードにオーバーラップすると、不必要な
過剰の静電容量が発生する。オーバーラップの範囲が正
確に制御されなければ、静電容量は変化して、同一基板
上に形成される異なるデバイス同士の間でデバイス内変
化(intra-device variations) を生成する。
【０００６】本明細書において「ゲート/ リード整合(g
ate/lead alignment) 」と呼ばれるゲート領域のエッジ
及び境界又は接合部とチャネルリードとの高精度な整合
は、これらの問題を回避すると共に、より短いチャネル
長でデバイスを製造することも可能にするので、デバイ
ス性能を改善する。しかし、高精度なゲート/ リード整
合を成し遂げるのは困難である。
ate/lead alignment) 」と呼ばれるゲート領域のエッジ
及び境界又は接合部とチャネルリードとの高精度な整合
は、これらの問題を回避すると共に、より短いチャネル
長でデバイスを製造することも可能にするので、デバイ
ス性能を改善する。しかし、高精度なゲート/ リード整
合を成し遂げるのは困難である。
【０００７】幾つかの従来の技法は、ａ−Ｓｉ層と燐層
を金属ゲート領域上に付着して、次に、裏側レーザー晶
出を実行することによって、高精度なゲート/ リード整
合を成し遂げることを試みた。しかし、レーザー晶出ス
テップは技術的に難しく、またレーザーオペレーション
がそれ以外にはａ−ＳｉＴＦＴ生産のために必要でない
ために、レーザーの使用はプロセス及びデバイスの非効
率な変更を必要とすることがある。
を金属ゲート領域上に付着して、次に、裏側レーザー晶
出を実行することによって、高精度なゲート/ リード整
合を成し遂げることを試みた。しかし、レーザー晶出ス
テップは技術的に難しく、またレーザーオペレーション
がそれ以外にはａ−ＳｉＴＦＴ生産のために必要でない
ために、レーザーの使用はプロセス及びデバイスの非効
率な変更を必要とすることがある。
【０００８】別の従来の技法では、ａ−Ｓｉ層をゲート
領域上に付着し、裏側露光を行ってゲート領域と自己整
合される絶縁領域を形成するパターン形成された誘電層
を生成し、次に燐イオンを注入することによって、高精
度なゲート/ リード整合を成し遂げることを試みた。絶
縁領域は、燐イオンがチャネルに入るのを妨げるが、燐
イオンは隣接エリアに入り、高濃度にドープされたチャ
ネルリードを形成する。また、燐イオンの注入も、それ
以外にはａ−ＳｉＴＦＴ生産のために必要でないため
に、燐イオン注入法の使用は非効率な変更を必要とする
ことがある。さらに、イオン注入法はＴＦＴを損傷する
ことがあり、得られるチャネルリードは、ドープ付着層
と良好な電気接触が行われないと同様に、他の層とも良
好な電気接触が行われない。また、このように生成され
たＴＦＴは、より低い移動度を有する可能性が高い。
領域上に付着し、裏側露光を行ってゲート領域と自己整
合される絶縁領域を形成するパターン形成された誘電層
を生成し、次に燐イオンを注入することによって、高精
度なゲート/ リード整合を成し遂げることを試みた。絶
縁領域は、燐イオンがチャネルに入るのを妨げるが、燐
イオンは隣接エリアに入り、高濃度にドープされたチャ
ネルリードを形成する。また、燐イオンの注入も、それ
以外にはａ−ＳｉＴＦＴ生産のために必要でないため
に、燐イオン注入法の使用は非効率な変更を必要とする
ことがある。さらに、イオン注入法はＴＦＴを損傷する
ことがあり、得られるチャネルリードは、ドープ付着層
と良好な電気接触が行われないと同様に、他の層とも良
好な電気接触が行われない。また、このように生成され
たＴＦＴは、より低い移動度を有する可能性が高い。
【０００９】
【課題を解決するための手段】本発明は、高精度ゲート
/ リード整合の問題を解決する改善技法を見出すことに
基づく。その技法は、ドープ半導体層をプラズマエンハ
ンスト化学蒸着法（PECVD)を用いて付着し、自己整合絶
縁領域のエッジで自己整合接合を生成することにより高
精度なゲート/ リード整合を成し遂げる。次に、該技法
は、ドープ半導体層を自己整合リソグラフィー法（self
-aligned lithography) を用いてパターン形成し、導電
性リードを生成する。該導電性リードは、最大オーバー
ラップ距離以下の距離だけ絶縁領域にオーバーラップす
る自己整合エッジを有する。例えば、最大オーバーラッ
プ距離は１．０μｍ未満か０．５μｍとすることがで
き、非常に小さなａ−ＳｉＴＦＴを可能にする。
/ リード整合の問題を解決する改善技法を見出すことに
基づく。その技法は、ドープ半導体層をプラズマエンハ
ンスト化学蒸着法（PECVD)を用いて付着し、自己整合絶
縁領域のエッジで自己整合接合を生成することにより高
精度なゲート/ リード整合を成し遂げる。次に、該技法
は、ドープ半導体層を自己整合リソグラフィー法（self
-aligned lithography) を用いてパターン形成し、導電
性リードを生成する。該導電性リードは、最大オーバー
ラップ距離以下の距離だけ絶縁領域にオーバーラップす
る自己整合エッジを有する。例えば、最大オーバーラッ
プ距離は１．０μｍ未満か０．５μｍとすることがで
き、非常に小さなａ−ＳｉＴＦＴを可能にする。
【００１０】該技法を従来技法の改良として実施するこ
とができる。従来の技法は、第１及び第２エッジを有す
るゲート領域、ゲート領域のそのエッジ上及びそれを越
えて延出する未ドープａ−Ｓｉ層、及びゲート領域のエ
ッジとほぼ整合されるエッジ以外のａ−Ｓｉ層上の絶縁
層を含むａ−ＳｉＴＦＴを形成する。改善は、微晶質シ
リコン（μｘｔａｌ−Ｓｉ）又は多結晶質シリコン（ｐ
ｏｌｙ−ｓｉ）のようなドープ半導体材料のＰＥＣＶＤ
層を、絶縁領域上及び絶縁領域エッジの外側のａ−Ｓｉ
層の部分上に付着することを含み、これは絶縁領域のエ
ッジでゲート領域のエッジとほぼ整合される接合部を生
成する。次に、該改善は、チャネルリードの各々がゲー
ト領域のエッジうちの１つとほぼ整合される自己整合エ
ッジを有し、また各自己整合エッジが最大オーバーラッ
プ距離以下の距離だけ絶縁領域にオーバーラップするよ
うな方法で自己整合リソグラフィーを用いて、ドープ半
導体層をパターン形成する。
とができる。従来の技法は、第１及び第２エッジを有す
るゲート領域、ゲート領域のそのエッジ上及びそれを越
えて延出する未ドープａ−Ｓｉ層、及びゲート領域のエ
ッジとほぼ整合されるエッジ以外のａ−Ｓｉ層上の絶縁
層を含むａ−ＳｉＴＦＴを形成する。改善は、微晶質シ
リコン（μｘｔａｌ−Ｓｉ）又は多結晶質シリコン（ｐ
ｏｌｙ−ｓｉ）のようなドープ半導体材料のＰＥＣＶＤ
層を、絶縁領域上及び絶縁領域エッジの外側のａ−Ｓｉ
層の部分上に付着することを含み、これは絶縁領域のエ
ッジでゲート領域のエッジとほぼ整合される接合部を生
成する。次に、該改善は、チャネルリードの各々がゲー
ト領域のエッジうちの１つとほぼ整合される自己整合エ
ッジを有し、また各自己整合エッジが最大オーバーラッ
プ距離以下の距離だけ絶縁領域にオーバーラップするよ
うな方法で自己整合リソグラフィーを用いて、ドープ半
導体層をパターン形成する。
【００１１】ゲート領域がその上にあるフォトレジスト
層の部分の露光を防ぐ自己整合リソグラフィック裏側露
光により、ドープ半導体層をパターン形成することがで
きる。次に、露光されないフォトレジスト層の部分を除
去して、ドープ半導体層の部分を露光することができ
る。次に、ドープ半導体層の露光部分を除去することが
できる。多くのオペレーションの時間を定めて、裏側露
光、現像液の付与、ベーキング、及びエッチング液の付
与を含むオーバーラップを制御することができる。
層の部分の露光を防ぐ自己整合リソグラフィック裏側露
光により、ドープ半導体層をパターン形成することがで
きる。次に、露光されないフォトレジスト層の部分を除
去して、ドープ半導体層の部分を露光することができ
る。次に、ドープ半導体層の露光部分を除去することが
できる。多くのオペレーションの時間を定めて、裏側露
光、現像液の付与、ベーキング、及びエッチング液の付
与を含むオーバーラップを制御することができる。
【００１２】該技法は、ゲート領域をパターン形成され
た導電層中に生成し、次いで２つの自己整合リソグラフ
ィック裏側露光を用いて次の層をパターン形成すること
により、実施され得る。第１裏側露光をポジレジストを
用いて実行し、絶縁層をパターン形成し、絶縁領域を生
成することができ、エッジがゲート領域のエッジとほぼ
整合される。次に、第２裏側露光をネガレジストを用い
て実行し、上述したようなドープμｘｔａｌ−ＳｉのＰ
ＥＣＶＤ層をパターン形成し、ゲート領域のエッジと略
整合される接合部から延出する導電性リードを生成す
る。導電性リードは、最大オーバーラップ距離以下の距
離だけ絶縁領域にオーバーラップする自己整合エッジを
有する。導電性金属電極は導電性リード上にあり、接合
部と導電性リードを介して電気接続することができる。
た導電層中に生成し、次いで２つの自己整合リソグラフ
ィック裏側露光を用いて次の層をパターン形成すること
により、実施され得る。第１裏側露光をポジレジストを
用いて実行し、絶縁層をパターン形成し、絶縁領域を生
成することができ、エッジがゲート領域のエッジとほぼ
整合される。次に、第２裏側露光をネガレジストを用い
て実行し、上述したようなドープμｘｔａｌ−ＳｉのＰ
ＥＣＶＤ層をパターン形成し、ゲート領域のエッジと略
整合される接合部から延出する導電性リードを生成す
る。導電性リードは、最大オーバーラップ距離以下の距
離だけ絶縁領域にオーバーラップする自己整合エッジを
有する。導電性金属電極は導電性リード上にあり、接合
部と導電性リードを介して電気接続することができる。
【００１３】従って、該技法は、ゲート領域のエッジと
十分に自己整合されて、導電性リードと電気接続される
接合部を生成する。その結果、反転スタッガードデバイ
ス(inverted staggered device) が得られる。その理由
は、ゲートがチャネルリードからチャネルの下で、ａ−
Ｓｉ層の反対側にあるからである。
十分に自己整合されて、導電性リードと電気接続される
接合部を生成する。その結果、反転スタッガードデバイ
ス(inverted staggered device) が得られる。その理由
は、ゲートがチャネルリードからチャネルの下で、ａ−
Ｓｉ層の反対側にあるからである。
【００１４】該技法を使用して、各セルがａ−ＳｉＴＦ
Ｔを含むアレイ回路を生成することができる。アレイ回
路は、例えばＡＭＬＣＤ用の光バルブアレイを生成する
のに使用可能である。
Ｔを含むアレイ回路を生成することができる。アレイ回
路は、例えばＡＭＬＣＤ用の光バルブアレイを生成する
のに使用可能である。
【００１５】上述した技法を使用してゲートとチャネル
リードの間に最小の静電容量を有し、移動度を減少しな
い十分に自己整合されたａ−ＳｉＴＦＴを生成できるた
めに、該技法は有利である。該技法は、ａ−ＳｉＴＦＴ
を生成するための従来の技法と非常に互換性があり、ま
たレーザー、燐注入、又は他の複雑な追加の方法又は追
加の設備を必要としない。
リードの間に最小の静電容量を有し、移動度を減少しな
い十分に自己整合されたａ−ＳｉＴＦＴを生成できるた
めに、該技法は有利である。該技法は、ａ−ＳｉＴＦＴ
を生成するための従来の技法と非常に互換性があり、ま
たレーザー、燐注入、又は他の複雑な追加の方法又は追
加の設備を必要としない。
【００１６】
【発明の実施の形態】「物理蒸着法(physical vapor de
position) 」を実行することにより、材料が化学反応せ
ずに物理的構造上に付着するようになる。その例は、ス
パッタリング、真空蒸着及び eビーム付着を含む。
position) 」を実行することにより、材料が化学反応せ
ずに物理的構造上に付着するようになる。その例は、ス
パッタリング、真空蒸着及び eビーム付着を含む。
【００１７】「化学蒸着法(chemical vapor depositio
n) 」を実行することにより、材料が物理的構造上に反
応ガス及びエネルギー源を用いることによって付着する
ようになり、ガス−フェーズの化学反応を生成する。エ
ネルギー源は、事実上、熱エネルギー、光学的エネルギ
ー、又はプラズマを使用できる。「プラズマ化学蒸着
法」即ち、「ＰＥＣＶＤ(plasma enhanced chemical va
por deposition) 」は、プラズマエネルギーソースを使
用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生
成された層である。
n) 」を実行することにより、材料が物理的構造上に反
応ガス及びエネルギー源を用いることによって付着する
ようになり、ガス−フェーズの化学反応を生成する。エ
ネルギー源は、事実上、熱エネルギー、光学的エネルギ
ー、又はプラズマを使用できる。「プラズマ化学蒸着
法」即ち、「ＰＥＣＶＤ(plasma enhanced chemical va
por deposition) 」は、プラズマエネルギーソースを使
用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生
成された層である。
【００１８】「リソグラフィー」を実行する、又は「リ
ソグラフィーによってパターン形成する」は、放射源を
使用して、マスクパターンを感度のある材料に転写し
て、次にその放射に感度のある材料を現像してマスクパ
ターンのポジ又はネガのコピーを得ることである。放射
に感度をもつ材料を「レジスト」又は「フォトレジス
ト」と呼ぶ。マスクパターンをレジスト層に転写するプ
ロセスを本明細書では「露光」と呼び、また露光中に放
射を受けるレジスト層の部分を本明細書では「露光(pho
toexposed)」部分と呼ぶ。レジストを現像するために使
用する流体を「現像液」と呼ぶ。「ポジレジスト」と
は、現像液が露光された部分を露光されない部分よりず
っと速く除去することができるレジストである。「ネガ
レジスト」とは、現像液が露光されない部分を露光され
た部分よりずっと速く除去することができるレジストで
ある。エッチング用に使用される場合、現像により得ら
れるレジストのパターンは、「マスク材料のパターン」
又は単に「マスク」と呼ばれることもある。
ソグラフィーによってパターン形成する」は、放射源を
使用して、マスクパターンを感度のある材料に転写し
て、次にその放射に感度のある材料を現像してマスクパ
ターンのポジ又はネガのコピーを得ることである。放射
に感度をもつ材料を「レジスト」又は「フォトレジス
ト」と呼ぶ。マスクパターンをレジスト層に転写するプ
ロセスを本明細書では「露光」と呼び、また露光中に放
射を受けるレジスト層の部分を本明細書では「露光(pho
toexposed)」部分と呼ぶ。レジストを現像するために使
用する流体を「現像液」と呼ぶ。「ポジレジスト」と
は、現像液が露光された部分を露光されない部分よりず
っと速く除去することができるレジストである。「ネガ
レジスト」とは、現像液が露光されない部分を露光され
た部分よりずっと速く除去することができるレジストで
ある。エッチング用に使用される場合、現像により得ら
れるレジストのパターンは、「マスク材料のパターン」
又は単に「マスク」と呼ばれることもある。
【００１９】リソグラフィーでは、「裏側露光(backsid
e exposure) 」とは、放射が基板を介してレジスト層に
届く基板上構造中のレジスト層の露光である。レジスト
層と基板との間の層の一部分は、その上の領域のレジス
ト層に放射が到達しないようにする場合、マスクパター
ンを提供可能である。
e exposure) 」とは、放射が基板を介してレジスト層に
届く基板上構造中のレジスト層の露光である。レジスト
層と基板との間の層の一部分は、その上の領域のレジス
ト層に放射が到達しないようにする場合、マスクパター
ンを提供可能である。
【００２０】ドープされたチャネルリードが、ゲート領
域を含む材料の未ドープ層と接する所で、「遷移
（部）」又は「接合（部）」は、発生する。チャネルリ
ードは、遷移部又は接合部から離れるように延出する。
域を含む材料の未ドープ層と接する所で、「遷移
（部）」又は「接合（部）」は、発生する。チャネルリ
ードは、遷移部又は接合部から離れるように延出する。
【００２１】第１層の部分が、第２層の部分の上にある
と共に、第２層の部分のエッジを越えて延出するが、第
２層の部分のエッジの内側にエッジを有する場合に、第
１層の部分は第２層の部分に「オーバーラップ」する。
第１層が第２層にオーバーラップする「オーバーラップ
距離」又は「距離」は、第２層内側のエッジから第１層
のエッジまでの最大距離である。「最大オーバーラップ
距離」は、越えられないオーバーラップ距離である。例
えば、最大オーバーラップ距離を越えると、デバイスを
信頼できるように製造できなかったり、デバイスが適切
に機能しないことがある。
と共に、第２層の部分のエッジを越えて延出するが、第
２層の部分のエッジの内側にエッジを有する場合に、第
１層の部分は第２層の部分に「オーバーラップ」する。
第１層が第２層にオーバーラップする「オーバーラップ
距離」又は「距離」は、第２層内側のエッジから第１層
のエッジまでの最大距離である。「最大オーバーラップ
距離」は、越えられないオーバーラップ距離である。例
えば、最大オーバーラップ距離を越えると、デバイスを
信頼できるように製造できなかったり、デバイスが適切
に機能しないことがある。
【００２２】あるオペレーションが、オーバーラップ距
離の大きさを決定する一つ以上のオペレーションから成
るセット内の一つのオペレーションである場合、そのオ
ペレーションはオーバーラップ距離を「制御」すると言
う。
離の大きさを決定する一つ以上のオペレーションから成
るセット内の一つのオペレーションである場合、そのオ
ペレーションはオーバーラップ距離を「制御」すると言
う。
【００２３】基板上に形成される構造部中の２層のエッ
ジ又は複数層の部分は、構造部を形成する基板の表面上
へのそれらのプロジェクション（投影）が略同一である
場合に「ほぼ整合」されていると言う。
ジ又は複数層の部分は、構造部を形成する基板の表面上
へのそれらのプロジェクション（投影）が略同一である
場合に「ほぼ整合」されていると言う。
【００２４】２層のエッジ又は複数層の部分は、それら
の一方がマスクとして働くリソグラフィックプロセスに
より他方が製造されたことにより、それらがほぼ整合す
る場合に、「自己整合」されているという。従って、
「自己整合リソグラフィー」又は「自己整合リソグラフ
ィックパターン形成」は、２層のエッジ同士間又は複数
層の部分同士間の略整合を、一方の層を他方の層をパタ
ーン形成するプロセスでマスクとして用いることにより
得るリソグラフィーである。自己整合リソグラフィーに
おいて、「自己整合裏側露光」は、レジスト層と基板の
間のブロッキング層の部分により放射がレジスト層に達
しないようにする裏側露光であり、これによりレジスト
層中に得られる露光パターンを使用して、ブロッキング
層とレジスト層との間の層をリソグラフィーによりパタ
ーン形成することができる。
の一方がマスクとして働くリソグラフィックプロセスに
より他方が製造されたことにより、それらがほぼ整合す
る場合に、「自己整合」されているという。従って、
「自己整合リソグラフィー」又は「自己整合リソグラフ
ィックパターン形成」は、２層のエッジ同士間又は複数
層の部分同士間の略整合を、一方の層を他方の層をパタ
ーン形成するプロセスでマスクとして用いることにより
得るリソグラフィーである。自己整合リソグラフィーに
おいて、「自己整合裏側露光」は、レジスト層と基板の
間のブロッキング層の部分により放射がレジスト層に達
しないようにする裏側露光であり、これによりレジスト
層中に得られる露光パターンを使用して、ブロッキング
層とレジスト層との間の層をリソグラフィーによりパタ
ーン形成することができる。
【００２５】図１乃至図６は本発明の概略的な特徴を示
す。図１は、絶縁領域の自己整合エッジでの接合部、及
びその接合部から延出し最大オーバーラップ距離以下の
距離だけ絶縁領域にオーバーラップする導電性リード、
を生成するステージを示す。図２は、図１と同じように
接合部及び導電性リードを生成する際の概略的な動作を
示す。図３乃至図６は、裏側露光、現像液の付与、ベー
キング及びエッチング液の付与のそれぞれの時間を定め
てオーバーラップ距離を制御する方法を示す。
す。図１は、絶縁領域の自己整合エッジでの接合部、及
びその接合部から延出し最大オーバーラップ距離以下の
距離だけ絶縁領域にオーバーラップする導電性リード、
を生成するステージを示す。図２は、図１と同じように
接合部及び導電性リードを生成する際の概略的な動作を
示す。図３乃至図６は、裏側露光、現像液の付与、ベー
キング及びエッチング液の付与のそれぞれの時間を定め
てオーバーラップ距離を制御する方法を示す。
【００２６】図１の断面１０、１２、１４の各々におい
て、基板２０の表面で形成されている回路は、ゲート領
域２２、第１絶縁層２４、未ドープａ−Ｓｉ層２６及び
絶縁領域２８を具備する。層２４及び２６はゲート領域
２２のエッジ３０上に延出するが、絶縁領域２８のエッ
ジ３２は、自己整合絶縁領域の場合と同様にゲート領域
２２のエッジ３０と略整合されている。
て、基板２０の表面で形成されている回路は、ゲート領
域２２、第１絶縁層２４、未ドープａ−Ｓｉ層２６及び
絶縁領域２８を具備する。層２４及び２６はゲート領域
２２のエッジ３０上に延出するが、絶縁領域２８のエッ
ジ３２は、自己整合絶縁領域の場合と同様にゲート領域
２２のエッジ３０と略整合されている。
【００２７】また図１の断面１０は、ドープ半導体層４
０も示す。ドープ半導体層４０のＰＥＣＶＤ付着に先立
って、未ドープａ−Ｓｉ層２６は絶縁領域２８のエッジ
３２の外側に、露光部分を有する。ドープ半導体層４０
は絶縁領域２８上及びａ−Ｓｉ層２６の露光部分上にあ
る。したがって、ドープ半導体層４０のＰＥＣＶＤ付着
により、接合部４２が絶縁領域２８のエッジ３２に生成
される。接合部４２は、断面１２の破線により示される
ように、ゲート領域２２のエッジ３０とほぼ整合されて
いる。
０も示す。ドープ半導体層４０のＰＥＣＶＤ付着に先立
って、未ドープａ−Ｓｉ層２６は絶縁領域２８のエッジ
３２の外側に、露光部分を有する。ドープ半導体層４０
は絶縁領域２８上及びａ−Ｓｉ層２６の露光部分上にあ
る。したがって、ドープ半導体層４０のＰＥＣＶＤ付着
により、接合部４２が絶縁領域２８のエッジ３２に生成
される。接合部４２は、断面１２の破線により示される
ように、ゲート領域２２のエッジ３０とほぼ整合されて
いる。
【００２８】断面１２は、ドープ半導体層４０の自己整
合リソグラフィックパターン形成を示す。レジスト層５
０の部分５２は、他の部分が露光、現像、及びベーキン
グ等を通して除去された後、残る。エッジ５４は露光範
囲を図示し、エッジ５６は、現像後、レジスト層５０が
絶縁領域２８にオーバーラップする距離を示し、エッジ
５８はベーキング後のオーバーラップを示す。ゲート領
域２２のエッジ３０とほぼ整合される自己整合エッジ６
０は、半導体層４０の他の部分がエッチング等を通して
除去された後、ドープ半導体層４０を絶縁領域２８にオ
ーバーラップする距離を示す。
合リソグラフィックパターン形成を示す。レジスト層５
０の部分５２は、他の部分が露光、現像、及びベーキン
グ等を通して除去された後、残る。エッジ５４は露光範
囲を図示し、エッジ５６は、現像後、レジスト層５０が
絶縁領域２８にオーバーラップする距離を示し、エッジ
５８はベーキング後のオーバーラップを示す。ゲート領
域２２のエッジ３０とほぼ整合される自己整合エッジ６
０は、半導体層４０の他の部分がエッチング等を通して
除去された後、ドープ半導体層４０を絶縁領域２８にオ
ーバーラップする距離を示す。
【００２９】断面１４は、リソグラフィクパターン形成
後の構造を示す。導電性リード６２はドープされた半導
体層４０中に形成され、フォトレジスト層５０の除去に
よるようなリソグラフィックパターン形成を完成後、オ
ーバーラップ６４が絶縁領域２８のエッジ３２を越えて
延出している。図１に示されるように、導電性リード６
２の自己整合エッジがエッジ３２に沿った任意の点で絶
縁領域２８にオーバーラップする距離Δは、ＤMAX 、即
ち生成される構造に適切な最大値以下である。一般に、
ＤMAX を十分に小さく維持して、絶縁領域２８を横切っ
て短絡しないようにでき、また導電性リード６２とゲー
ト領域２２の間の静電容量を、構造の適切なオペレーシ
ョンに許容可能な最大静電容量未満に維持することがで
きる。例えば、約５μｍのチャネル長を有するａ−Ｓｉ
ＴＦＴの場合、ＤMAX ≦１．０μｍを有して、静電容量
を最小化し、デバイス性能を維持することが必要であり
得る。ＤMAX のいっそう低い値は、静電容量の小さなば
らつきに起因する問題を回避するのに役立ち得る。
後の構造を示す。導電性リード６２はドープされた半導
体層４０中に形成され、フォトレジスト層５０の除去に
よるようなリソグラフィックパターン形成を完成後、オ
ーバーラップ６４が絶縁領域２８のエッジ３２を越えて
延出している。図１に示されるように、導電性リード６
２の自己整合エッジがエッジ３２に沿った任意の点で絶
縁領域２８にオーバーラップする距離Δは、ＤMAX 、即
ち生成される構造に適切な最大値以下である。一般に、
ＤMAX を十分に小さく維持して、絶縁領域２８を横切っ
て短絡しないようにでき、また導電性リード６２とゲー
ト領域２２の間の静電容量を、構造の適切なオペレーシ
ョンに許容可能な最大静電容量未満に維持することがで
きる。例えば、約５μｍのチャネル長を有するａ−Ｓｉ
ＴＦＴの場合、ＤMAX ≦１．０μｍを有して、静電容量
を最小化し、デバイス性能を維持することが必要であり
得る。ＤMAX のいっそう低い値は、静電容量の小さなば
らつきに起因する問題を回避するのに役立ち得る。
【００３０】図２の概略的な動作はボックス８０で、ゲ
ート領域、ゲート領域上の絶縁層と未ドープａ−Ｓｉ
層、及びａ−Ｓｉ上の層中のゲート領域上絶縁領域を含
む構造から始まる。絶縁領域は、ゲート領域２２のエッ
ジ３０とほぼ整合される図１の絶縁領域２８のエッジ３
２のようなゲート領域のエッジと略整合されるエッジを
有する。その結果、ａ−Ｓｉ層は絶縁領域のエッジの外
側に、図１の層２６のような露光部分を有する。
ート領域、ゲート領域上の絶縁層と未ドープａ−Ｓｉ
層、及びａ−Ｓｉ上の層中のゲート領域上絶縁領域を含
む構造から始まる。絶縁領域は、ゲート領域２２のエッ
ジ３０とほぼ整合される図１の絶縁領域２８のエッジ３
２のようなゲート領域のエッジと略整合されるエッジを
有する。その結果、ａ−Ｓｉ層は絶縁領域のエッジの外
側に、図１の層２６のような露光部分を有する。
【００３１】ボックス８２の動作は、絶縁領域上および
ａ−Ｓｉ層の露光部分上に図１の層４０のような半導体
材料のドープＰＥＣＶＤ層を付着する。ボックス８２の
動作は、ドープ半導体層とａ−Ｓｉ層との間の接合部４
２のような接合部を絶縁領域のエッジに生成する。絶縁
領域のエッジはゲート領域のエッジとほぼ整合されてい
るので、接合部もまたゲート領域のエッジとほぼ整合さ
れる。
ａ−Ｓｉ層の露光部分上に図１の層４０のような半導体
材料のドープＰＥＣＶＤ層を付着する。ボックス８２の
動作は、ドープ半導体層とａ−Ｓｉ層との間の接合部４
２のような接合部を絶縁領域のエッジに生成する。絶縁
領域のエッジはゲート領域のエッジとほぼ整合されてい
るので、接合部もまたゲート領域のエッジとほぼ整合さ
れる。
【００３２】次に、ボックス８４の動作は、ドープされ
た半導体層を自己整合リソグラフィーを用いてパターン
形成し、図１のリード６２のように接合部から延出する
導電性リードを生成する。ボックス８４の動作は、導電
性リードがゲート領域のエッジと略整合されるが、最大
オーバーラップ距離以下の距離、即ちＤMAX だけ絶縁領
域にオーバーラップする自己整合エッジを有するような
方法で実行される。
た半導体層を自己整合リソグラフィーを用いてパターン
形成し、図１のリード６２のように接合部から延出する
導電性リードを生成する。ボックス８４の動作は、導電
性リードがゲート領域のエッジと略整合されるが、最大
オーバーラップ距離以下の距離、即ちＤMAX だけ絶縁領
域にオーバーラップする自己整合エッジを有するような
方法で実行される。
【００３３】図３乃至図６は、オーバーラップ距離をボ
ックス８４の動作で制御できる方法を示す。各図は、オ
ーバーラップ６４の周辺領域を拡大した詳細を示し、層
の部分は、図１の断面１２と同一参照番号を有してい
る。
ックス８４の動作で制御できる方法を示す。各図は、オ
ーバーラップ６４の周辺領域を拡大した詳細を示し、層
の部分は、図１の断面１２と同一参照番号を有してい
る。
【００３４】図３では、レジスト層５０はフォトレジス
トの層であり、裏側露光を実行して、ゲート領域２２上
にないレジスト層５０の部分を露光する。まず、ゲート
領域２２はその上の領域中のレジスト層５０の露光を防
止するが、光の散乱(scattering)が絶縁領域２８のエッ
ジ３２付近のレジスト層５０を徐々に露光する。従っ
て、レジスト層５０の裏側露光の時間を定めてオーバー
ラップを制御することができる。時間ｔ0 で、露光部分
１００と非露光部分１０２との間の境界は、エッジ３２
とほぼ整合されている。その理由は、裏側露光はゲート
領域２２によりブロックされない十分な効果を有するか
らである。しかし、裏側露光の期間がｔ1及びｔ2 に長
期化すると、露光部分１００は光の散乱のために絶縁領
域２８のエッジ３２を通ってだんだん先に延出する。や
がて露光部分１００は、オーバーラップの範囲が次のプ
ロセス後にＤMAX を越えるであろう程度まで延出する
が、その限界未満の裏側露光期間は、エッジ３２上のド
ープ半導体層４０の除去を防止することにより適切なオ
ーバーラップ距離を生成できる。
トの層であり、裏側露光を実行して、ゲート領域２２上
にないレジスト層５０の部分を露光する。まず、ゲート
領域２２はその上の領域中のレジスト層５０の露光を防
止するが、光の散乱(scattering)が絶縁領域２８のエッ
ジ３２付近のレジスト層５０を徐々に露光する。従っ
て、レジスト層５０の裏側露光の時間を定めてオーバー
ラップを制御することができる。時間ｔ0 で、露光部分
１００と非露光部分１０２との間の境界は、エッジ３２
とほぼ整合されている。その理由は、裏側露光はゲート
領域２２によりブロックされない十分な効果を有するか
らである。しかし、裏側露光の期間がｔ1及びｔ2 に長
期化すると、露光部分１００は光の散乱のために絶縁領
域２８のエッジ３２を通ってだんだん先に延出する。や
がて露光部分１００は、オーバーラップの範囲が次のプ
ロセス後にＤMAX を越えるであろう程度まで延出する
が、その限界未満の裏側露光期間は、エッジ３２上のド
ープ半導体層４０の除去を防止することにより適切なオ
ーバーラップ距離を生成できる。
【００３５】図４ではレジスト層５０が現像され、非露
光部分１０２を除去し、露光部分１００を残している。
現像液は、非露光部分１０２を迅速に除去するが、露光
部分１００もより遅い速度で除去する。したがって、レ
ジスト層５０の現像の時間を定めてオーバーラップを制
御することができる。時間ｔ0 で、露光部分１００はエ
ッジ１０４、即ち露光部分１００と非露光部分１０２と
の間の境界まで延出するが、非露光部分１０２は全て除
去されている。しかし、現像期間がｔ1 及びｔ2 に長期
化すると、現像液は露光部分１００の大きさを減少す
る。やがて露光部分１００は、オーバーラップの範囲が
次のプロセス後にオーバーラップしない程度まで減少さ
れるが、その限界未満の現像期間は、適切なオーバーラ
ップ距離を生成できる。
光部分１０２を除去し、露光部分１００を残している。
現像液は、非露光部分１０２を迅速に除去するが、露光
部分１００もより遅い速度で除去する。したがって、レ
ジスト層５０の現像の時間を定めてオーバーラップを制
御することができる。時間ｔ0 で、露光部分１００はエ
ッジ１０４、即ち露光部分１００と非露光部分１０２と
の間の境界まで延出するが、非露光部分１０２は全て除
去されている。しかし、現像期間がｔ1 及びｔ2 に長期
化すると、現像液は露光部分１００の大きさを減少す
る。やがて露光部分１００は、オーバーラップの範囲が
次のプロセス後にオーバーラップしない程度まで減少さ
れるが、その限界未満の現像期間は、適切なオーバーラ
ップ距離を生成できる。
【００３６】図５では、レジスト層５０はベークされて
おり、残りの部分１１０をゆっくりと縮ませる。従っ
て、レジスト層５０のベーキングの時間を定めてオーバ
ーラップを制御することができる。時間ｔ0 で、残りの
部分１１０はエッジ１１２、即ち現像後のその範囲まで
延出する。しかし、ベーキング期間がｔ1 及びｔ2 に長
期化すると、残りの部分１１０の大きさは縮む。ベーキ
ングの適切な期間により適切なオーバーラップ距離を生
成することができる。
おり、残りの部分１１０をゆっくりと縮ませる。従っ
て、レジスト層５０のベーキングの時間を定めてオーバ
ーラップを制御することができる。時間ｔ0 で、残りの
部分１１０はエッジ１１２、即ち現像後のその範囲まで
延出する。しかし、ベーキング期間がｔ1 及びｔ2 に長
期化すると、残りの部分１１０の大きさは縮む。ベーキ
ングの適切な期間により適切なオーバーラップ距離を生
成することができる。
【００３７】図６では、わずかなオーバーラップをエッ
チ液付与のタイミングを取ることにより生成して、ドー
プ半導体層４０の露光部分を除去する。レジスト層５０
のベーク部分１１４により覆われない半導体層４０の部
分を介して下方へ迅速にエッチングするが、その側方に
遅い速度でエッチングする異方性エッチング液を使用す
ることができる。従って、エッチング液の付与の時間を
定めてオーバーラップを制御することができる。時間ｔ
0 で、オーバーラップ６４は、ベーク部分１１４のエッ
ジ１２２とほぼ整合すエッジ１２０まで延出する。しか
し、エッチング液付与期間がｔ1 及びｔ2 に長期化する
と、エッチング液がオーバーラップ６４の大きさを減少
する。やがてオーバーラップ６４は除去されるが、その
限界未満のエッチ液付与期間は、適切なオーバーラップ
距離を生成できる。
チ液付与のタイミングを取ることにより生成して、ドー
プ半導体層４０の露光部分を除去する。レジスト層５０
のベーク部分１１４により覆われない半導体層４０の部
分を介して下方へ迅速にエッチングするが、その側方に
遅い速度でエッチングする異方性エッチング液を使用す
ることができる。従って、エッチング液の付与の時間を
定めてオーバーラップを制御することができる。時間ｔ
0 で、オーバーラップ６４は、ベーク部分１１４のエッ
ジ１２２とほぼ整合すエッジ１２０まで延出する。しか
し、エッチング液付与期間がｔ1 及びｔ2 に長期化する
と、エッチング液がオーバーラップ６４の大きさを減少
する。やがてオーバーラップ６４は除去されるが、その
限界未満のエッチ液付与期間は、適切なオーバーラップ
距離を生成できる。
【００３８】図３乃至図６に示された技法を別個に又は
一緒に使用してオーバーラップ距離制御することができ
る。
一緒に使用してオーバーラップ距離制御することができ
る。
【００３９】上述した概略的特徴は、十分に自己整合さ
れる接合部と、最大オーバーラップ距離を越えない距離
だけ絶縁領域にオーバーラップする絶縁リードとを有す
るアモルファスシリコンデバイスを生成する多数の方法
で実施され得る。以下に記述する実施の形態は、アクテ
ィブマトリックスアレイを絶縁基板上に生成するもので
ある。
れる接合部と、最大オーバーラップ距離を越えない距離
だけ絶縁領域にオーバーラップする絶縁リードとを有す
るアモルファスシリコンデバイスを生成する多数の方法
で実施され得る。以下に記述する実施の形態は、アクテ
ィブマトリックスアレイを絶縁基板上に生成するもので
ある。
【００４０】図７及び図８は、上記記載した概略的な特
徴を実施する製造技法を示す。図７は、アクティブマト
リックスアレイを絶縁基板上に生成する際の動作を示
す。図８は、図７の動作を実行する際のいくつかのステ
ージを示す。
徴を実施する製造技法を示す。図７は、アクティブマト
リックスアレイを絶縁基板上に生成する際の動作を示
す。図８は、図７の動作を実行する際のいくつかのステ
ージを示す。
【００４１】図７のボックス１５０の動作は底部金属パ
ターンを生成することから始まり、底部金属パターンが
アクティブマトリックスアレイのセルの列毎に走査ライ
ン、及びセル毎にゲート領域を含むゲートリードを形成
する。ボックス１５０の動作は、スパッタリングのよう
な物理蒸着法を用いて金属を付着することにより実施可
能である。金属は、４００〜２０００Åの厚みに付着さ
れるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を
有するＡｌ、又は他の適切な走査ライン金属とすること
ができる。例えば、厚み１０００ÅのＭｏＣｒは適切な
金属である。次に、金属をリソグラフィーによりパター
ン形成することができる。現在の実施の形態では、ゲー
ト領域エッジ同士間の典型的な距離は約１０μｍであ
り、５μｍ及びそれよりも少ない距離が近い将来に達成
できる。
ターンを生成することから始まり、底部金属パターンが
アクティブマトリックスアレイのセルの列毎に走査ライ
ン、及びセル毎にゲート領域を含むゲートリードを形成
する。ボックス１５０の動作は、スパッタリングのよう
な物理蒸着法を用いて金属を付着することにより実施可
能である。金属は、４００〜２０００Åの厚みに付着さ
れるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を
有するＡｌ、又は他の適切な走査ライン金属とすること
ができる。例えば、厚み１０００ÅのＭｏＣｒは適切な
金属である。次に、金属をリソグラフィーによりパター
ン形成することができる。現在の実施の形態では、ゲー
ト領域エッジ同士間の典型的な距離は約１０μｍであ
り、５μｍ及びそれよりも少ない距離が近い将来に達成
できる。
【００４２】次に、ボックス１５２の動作は、底部窒化
物層、アモルファスシリコン層、及び頂部窒化物層を生
成する。ボックス１５２の動作は、真空状態のまま３つ
の層を連続して付着する３層付着（trilayer depositio
n)又はエッチストッププロセスを用いてプラズマ化学蒸
着（ＣＶＤ）により実施された。底部窒化物層は、３０
０〜３８０℃で付着されるシリコン窒化物で、厚み３０
００Åを得ることができる。アモルファスシリコン層
は、２３０〜３００℃で、５〜１２％水素で、３００〜
５００Åの厚みに付着され得る。頂部窒化物層は、２０
０〜２５０℃で付着されるシリコン窒化物で、１０００
〜１５００Åの厚みを得ることができる。
物層、アモルファスシリコン層、及び頂部窒化物層を生
成する。ボックス１５２の動作は、真空状態のまま３つ
の層を連続して付着する３層付着（trilayer depositio
n)又はエッチストッププロセスを用いてプラズマ化学蒸
着（ＣＶＤ）により実施された。底部窒化物層は、３０
０〜３８０℃で付着されるシリコン窒化物で、厚み３０
００Åを得ることができる。アモルファスシリコン層
は、２３０〜３００℃で、５〜１２％水素で、３００〜
５００Åの厚みに付着され得る。頂部窒化物層は、２０
０〜２５０℃で付着されるシリコン窒化物で、１０００
〜１５００Åの厚みを得ることができる。
【００４３】次にボックス１５４の動作は、ポジフォト
レジストの自己位置整合裏側露光及び頂部マスク露光に
より頂部窒化物をリソグラッフィーによりパターン形成
する。裏側露光は接合部が形成される絶縁領域の自己整
合エッジを画定し、また頂部マスク露光は絶縁領域の他
の２つのエッジを画定する。また、ボックス１５４の動
作は、ＨＦ部当たり１０部のアンモニウムフッ化物のよ
うな１０：１のバッファ酸化物エッチにより、約２分
半、又は酸化物が除去されるまでウェットエッチングを
実行する。酸化物の除去はウォーターシーティングオフ
（water sheetingoff) により示され、エッチング液か
ら取り出された時に表面が湿らない。結果として、ゲー
ト領域上に自己整合絶縁領域を得ることができる。また
ボックス１５４の動作は、ＨＦ部当たり２００部の水溶
液でクリーニングして自然酸化膜を除去することも含
み、この場合も酸化物がウォーターシーティングオフに
より示されるように除去されるまで、エッチングは続き
得る。
レジストの自己位置整合裏側露光及び頂部マスク露光に
より頂部窒化物をリソグラッフィーによりパターン形成
する。裏側露光は接合部が形成される絶縁領域の自己整
合エッジを画定し、また頂部マスク露光は絶縁領域の他
の２つのエッジを画定する。また、ボックス１５４の動
作は、ＨＦ部当たり１０部のアンモニウムフッ化物のよ
うな１０：１のバッファ酸化物エッチにより、約２分
半、又は酸化物が除去されるまでウェットエッチングを
実行する。酸化物の除去はウォーターシーティングオフ
（water sheetingoff) により示され、エッチング液か
ら取り出された時に表面が湿らない。結果として、ゲー
ト領域上に自己整合絶縁領域を得ることができる。また
ボックス１５４の動作は、ＨＦ部当たり２００部の水溶
液でクリーニングして自然酸化膜を除去することも含
み、この場合も酸化物がウォーターシーティングオフに
より示されるように除去されるまで、エッチングは続き
得る。
【００４４】次に、ボックス１６０及び１６２の動作は
ドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オー
バーラップ距離１．０μｍ以下の距離だけ自己整合絶縁
領域にオーバーラップする自己整合チャネルリードを提
供する。
ドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オー
バーラップ距離１．０μｍ以下の距離だけ自己整合絶縁
領域にオーバーラップする自己整合チャネルリードを提
供する。
【００４５】ボックス１６０の動作は、ドープμｘｔａ
ｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエ
ッジに生成する。μｘｔａｌ−Ｓｉの付着は、Ｓｉ
Ｈ4 、ＰＨ3 及びＨ2 を用いて、高い付着力でプラズマ
ＣＶＤをまず実行することにより実施され、高濃度にｎ
＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０
℃で、５〜１５％水素で、５００〜１０００Åの厚みに
付着することができる。μｘｔａｌ−Ｓｉ層は光を通過
させるほど十分に薄くなるべきであるが、チャネルリー
ドとして機能できる位十分に導電性になる程厚くなくて
はならない。ガスの割合は、適切な粒径及び適切なドー
パントレベルを得るように選ばれなければならない。例
えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープ
され得る。
ｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエ
ッジに生成する。μｘｔａｌ−Ｓｉの付着は、Ｓｉ
Ｈ4 、ＰＨ3 及びＨ2 を用いて、高い付着力でプラズマ
ＣＶＤをまず実行することにより実施され、高濃度にｎ
＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０
℃で、５〜１５％水素で、５００〜１０００Åの厚みに
付着することができる。μｘｔａｌ−Ｓｉ層は光を通過
させるほど十分に薄くなるべきであるが、チャネルリー
ドとして機能できる位十分に導電性になる程厚くなくて
はならない。ガスの割合は、適切な粒径及び適切なドー
パントレベルを得るように選ばれなければならない。例
えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープ
され得る。
【００４６】ボックス１６０の動作は、適切な導電度又
は別の非常に高導電性半導体材料を有するポリ−Ｓｉを
代わりに付着することができる。しかし、高濃度にｎ＋
ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉ
チャネルと次に形成される金属電極との間に大きい直列
抵抗をもたらすことなく電流を運ぶのに十分なほど導電
性ではない。従って、金属はパターン形成され、金属が
絶縁領域にオーバーラップして更なる静電容量を生じる
エラーを回避するのに十分な整合許容範囲だけ絶縁領域
の自己整合エッジから分離されるエッジを有する。
は別の非常に高導電性半導体材料を有するポリ−Ｓｉを
代わりに付着することができる。しかし、高濃度にｎ＋
ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉ
チャネルと次に形成される金属電極との間に大きい直列
抵抗をもたらすことなく電流を運ぶのに十分なほど導電
性ではない。従って、金属はパターン形成され、金属が
絶縁領域にオーバーラップして更なる静電容量を生じる
エラーを回避するのに十分な整合許容範囲だけ絶縁領域
の自己整合エッジから分離されるエッジを有する。
【００４７】ボックス１６２の動作は、プロセス中にポ
ジレジストのように作用する従来のネガフォトレジスト
の自己整合裏側露光及び頂部マスク露光により、μｘｔ
ａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノ
ール及びキシレンのような問題となる現像液の使用を避
ける。裏側露光は、絶縁領域にオーバーラップすること
になるチャネルリードのエッジを画定し、頂部マスク露
光はチャネルリードの他のエッジを画定する。ボックス
１６２の動作は、エッチングをして絶縁領域上でエッチ
ストップ(etch stop) として作用するμｘｔａｌ−Ｓｉ
層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉや
ａ−Ｓｉ層も除去することができる。裏側露光、現像液
付与、ベーキング、及びエッチ液付与の間に、オペレー
タは、顕微鏡を通して構造を観察し、最大オーバーラッ
プ距離を越えないオーバーラップ距離を得るために各オ
ペレーションの時間を定めることができる。適切な時間
は、裏側照射の強度、現像液及びエッチ液の濃度、並び
にベーキング温度のようなファクタに依存する。例え
ば、標準的な照射の場合、裏側露光を６０秒すると１μ
ｍの大きさのオーバーラップ距離を生成できる。一般
に、オーバーラップ距離は裏側露光の長さに比例する。
ジレジストのように作用する従来のネガフォトレジスト
の自己整合裏側露光及び頂部マスク露光により、μｘｔ
ａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノ
ール及びキシレンのような問題となる現像液の使用を避
ける。裏側露光は、絶縁領域にオーバーラップすること
になるチャネルリードのエッジを画定し、頂部マスク露
光はチャネルリードの他のエッジを画定する。ボックス
１６２の動作は、エッチングをして絶縁領域上でエッチ
ストップ(etch stop) として作用するμｘｔａｌ−Ｓｉ
層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉや
ａ−Ｓｉ層も除去することができる。裏側露光、現像液
付与、ベーキング、及びエッチ液付与の間に、オペレー
タは、顕微鏡を通して構造を観察し、最大オーバーラッ
プ距離を越えないオーバーラップ距離を得るために各オ
ペレーションの時間を定めることができる。適切な時間
は、裏側照射の強度、現像液及びエッチ液の濃度、並び
にベーキング温度のようなファクタに依存する。例え
ば、標準的な照射の場合、裏側露光を６０秒すると１μ
ｍの大きさのオーバーラップ距離を生成できる。一般
に、オーバーラップ距離は裏側露光の長さに比例する。
【００４８】所望のオーバーラップ距離を得るエッチン
グ技法を選択可能である。反応性イオンエッチングは、
非常に異方性で、下方に急速にエッチングし横方向にほ
んのゆっくりとエッチングするために垂直方向の輪郭を
生成する。また化学及びバレルエッチングは等方性であ
って、より多くのアンダーカットを生成する。したがっ
て、反応性イオンエッチングの時間はオーバーラップを
制御するためにより容易に定めることができる。
グ技法を選択可能である。反応性イオンエッチングは、
非常に異方性で、下方に急速にエッチングし横方向にほ
んのゆっくりとエッチングするために垂直方向の輪郭を
生成する。また化学及びバレルエッチングは等方性であ
って、より多くのアンダーカットを生成する。したがっ
て、反応性イオンエッチングの時間はオーバーラップを
制御するためにより容易に定めることができる。
【００４９】また、ボックス１６２の動作は、適切な位
置で底部窒化物層を介してバイアをカットする別のリソ
グラフィック方法を含み、底部金属パターンとの電気的
接続が可能となる。
置で底部窒化物層を介してバイアをカットする別のリソ
グラフィック方法を含み、底部金属パターンとの電気的
接続が可能となる。
【００５０】均一なオーバーラップ距離のために、ボッ
クス１６２で実行された全リソグラフィック方法は、ア
レイ上で均等に実行されなければならない。
クス１６２で実行された全リソグラフィック方法は、ア
レイ上で均等に実行されなければならない。
【００５１】ボックス１６４の動作は、ボックス１６２
で形成されたチャネルリード上にある電極を含み、接合
部をセルの回路又はデータラインのような他の構成要素
に電気的に接続する頂部金属パターンを生成する。頂部
金属が絶縁領域にオーバーラップしないようにするため
に、電極は絶縁領域のエッジから少なくとも２μｍだけ
引っ込められる。頂部金属はボックス１５０の底部金属
と同じものとすることができ、また４００〜２０００Å
の厚みを有し得る。
で形成されたチャネルリード上にある電極を含み、接合
部をセルの回路又はデータラインのような他の構成要素
に電気的に接続する頂部金属パターンを生成する。頂部
金属が絶縁領域にオーバーラップしないようにするため
に、電極は絶縁領域のエッジから少なくとも２μｍだけ
引っ込められる。頂部金属はボックス１５０の底部金属
と同じものとすることができ、また４００〜２０００Å
の厚みを有し得る。
【００５２】ボックス１６２からボックス１６４への破
線によって示されるように、更なる動作を、ボックス１
６２の後でボックス１６４の前に実行することができ
る。また、ボックス１６４の動作後にパッシベーション
等を含む従来の動作を続けることもできる。
線によって示されるように、更なる動作を、ボックス１
６２の後でボックス１６４の前に実行することができ
る。また、ボックス１６４の動作後にパッシベーション
等を含む従来の動作を続けることもできる。
【００５３】図８は、図７の実施ステージを示す。図８
の断面１８０はボックス１５４の第１裏側露光を示す。
他のステージと同じように、構造は基体１８２の表面上
に形成されており、ゲート領域１８４がボックス１５０
で形成され、層１８６、１８８及び１９０がボックス１
５２で形成された。第１の裏側露光に先立ち、ボックス
１５４の動作は、ポジフォトレジスト層１９２を付着す
る。層１９２の部分１９４は露光されないが、部分１９
６及び１９８は露光される。
の断面１８０はボックス１５４の第１裏側露光を示す。
他のステージと同じように、構造は基体１８２の表面上
に形成されており、ゲート領域１８４がボックス１５０
で形成され、層１８６、１８８及び１９０がボックス１
５２で形成された。第１の裏側露光に先立ち、ボックス
１５４の動作は、ポジフォトレジスト層１９２を付着す
る。層１９２の部分１９４は露光されないが、部分１９
６及び１９８は露光される。
【００５４】断面２００は、ボックス１６２の第２裏側
露光を示す。ボックス１５４の動作は、フォトレジスト
層１９２を現像し、部分１９４を除去して、次にＳｉＮ
層１９０の露光部分をエッチングしてなくし、自己整合
エッジを有する絶縁領域２０２を生成する。次にボック
ス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を
付着して、絶縁領域２０２のエッジで自己整合接合部を
生成する。第２裏側露光に先立ち、ボックス１６２の動
作は、ネガフォトレジスト層２１０を付着する。層２１
０の部分２１２は露光されないが、部分２１４及び２１
６は露光される。
露光を示す。ボックス１５４の動作は、フォトレジスト
層１９２を現像し、部分１９４を除去して、次にＳｉＮ
層１９０の露光部分をエッチングしてなくし、自己整合
エッジを有する絶縁領域２０２を生成する。次にボック
ス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を
付着して、絶縁領域２０２のエッジで自己整合接合部を
生成する。第２裏側露光に先立ち、ボックス１６２の動
作は、ネガフォトレジスト層２１０を付着する。層２１
０の部分２１２は露光されないが、部分２１４及び２１
６は露光される。
【００５５】断面２２０は、ボックス１６４の動作後の
構造を示す。ボックス１６２の動作は、フォトレジスト
層２１０を現像し、部分２１４及び２１６を除去して、
次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチン
グしてなくし、オーバーラップ２２４を有するチャネル
リード２２２とオーバーラップ２２８を有するチャネル
リード２２６を生成する。リソグラフィックパターン形
成は、オーバーラップ２２４及び２２８が最大オーバー
ラップ距離を越えないような方法で実行される。次に、
ボックス１６４の動作は、電極２３０と２３２、即ちチ
ャネルリード２２２及び２２６を介して自己整合接合部
に電気的に接続される頂部金属層の部分を生成する。
構造を示す。ボックス１６２の動作は、フォトレジスト
層２１０を現像し、部分２１４及び２１６を除去して、
次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチン
グしてなくし、オーバーラップ２２４を有するチャネル
リード２２２とオーバーラップ２２８を有するチャネル
リード２２６を生成する。リソグラフィックパターン形
成は、オーバーラップ２２４及び２２８が最大オーバー
ラップ距離を越えないような方法で実行される。次に、
ボックス１６４の動作は、電極２３０と２３２、即ちチ
ャネルリード２２２及び２２６を介して自己整合接合部
に電気的に接続される頂部金属層の部分を生成する。
【００５６】図９は、図７及び図８に関して上記記載し
た技法により生成され得るアレイ製品２５０を示す。ア
レイ製品２５０は、スキャンラインが左右に延びてデー
タラインが上下に延びるので、各スキャンラインが各デ
ータラインと交差するアレイ領域領域２５４を有する基
板２５２を具備する。また、図９は代表的スキャンライ
ン２６０が代表的データライン２６２と交差する領域中
の頂部及び底部金属層のレイアウトも示す。
た技法により生成され得るアレイ製品２５０を示す。ア
レイ製品２５０は、スキャンラインが左右に延びてデー
タラインが上下に延びるので、各スキャンラインが各デ
ータラインと交差するアレイ領域領域２５４を有する基
板２５２を具備する。また、図９は代表的スキャンライ
ン２６０が代表的データライン２６２と交差する領域中
の頂部及び底部金属層のレイアウトも示す。
【００５７】底部金属層は、スキャンライン２６０、更
にはゲート領域２７０を含む。ゲート領域２７０は製造
デバイスにふさわしい幅を有し、その幅は、その上に形
成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
にはゲート領域２７０を含む。ゲート領域２７０は製造
デバイスにふさわしい幅を有し、その幅は、その上に形
成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
【００５８】頂部金属層はデータライン２６２、更には
チャネル電極２７２及び２７４を含む。データライン２
６２はスキャンライン２６０と同じ幅を有するが、チャ
ネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル
幅よりも広い又は大きい幅を有する。これは製造されて
いるデバイスの現在の要求を満たすのに十分でなくては
ならいからである。更に、電極２７２からゲート領域２
７０のエッジまでの間隔及び、チャネル電極２７４から
ゲート領域２７０のエッジまでの間隔を各々２μｍと
し、チャネル電極２７２及び２７４が絶縁領域上に延び
て静電容量を増やすエラーを回避することができる。も
ちろん、これらの寸法は単に例示的なものであり、実際
にはＴＦＴは適切なデバイスオペレーションに必要な電
流を提供する大きさになる。
チャネル電極２７２及び２７４を含む。データライン２
６２はスキャンライン２６０と同じ幅を有するが、チャ
ネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル
幅よりも広い又は大きい幅を有する。これは製造されて
いるデバイスの現在の要求を満たすのに十分でなくては
ならいからである。更に、電極２７２からゲート領域２
７０のエッジまでの間隔及び、チャネル電極２７４から
ゲート領域２７０のエッジまでの間隔を各々２μｍと
し、チャネル電極２７２及び２７４が絶縁領域上に延び
て静電容量を増やすエラーを回避することができる。も
ちろん、これらの寸法は単に例示的なものであり、実際
にはＴＦＴは適切なデバイスオペレーションに必要な電
流を提供する大きさになる。
【００５９】図９から理解できるように、ａ−ＳｉＴＦ
Ｔは、ゲートライン２６０の制御下でデータライン２６
２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴ
がゲートライン２６０の信号によりＯＮになると、ａ−
ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の
間に電気的な接続を提供する。チャネル電極２７２は順
番にデータライン２６２に電気的に接続され、チャネル
電極２７４がセル回路に電気的に接続される。
Ｔは、ゲートライン２６０の制御下でデータライン２６
２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴ
がゲートライン２６０の信号によりＯＮになると、ａ−
ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の
間に電気的な接続を提供する。チャネル電極２７２は順
番にデータライン２６２に電気的に接続され、チャネル
電極２７４がセル回路に電気的に接続される。
【００６０】上述した概略的な特徴の実施形態を組立て
て試験した。図１０は図２の概略的な動作を実施するこ
とによって生成された構造を示す。図１１は、図１０の
ような構造の電圧−電流特性を示す。
て試験した。図１０は図２の概略的な動作を実施するこ
とによって生成された構造を示す。図１１は、図１０の
ような構造の電圧−電流特性を示す。
【００６１】図１０の顕微鏡写真は、図２の概略動作を
図７及び図８に関して上述した製造行程と類似する製造
行程を用いて実施することにより好結果に製造されたデ
バイス３００を示す。ライン３０２は底部金属層中に形
成され、層３０４により覆われる長く細いラインであ
る。層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層
により覆われる未ドープａ−Ｓｉ層である。ドープμｘ
ｔａｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶
縁領域３０６の自己整合エッジにオーバーラップする自
己整合エッジを得る。
図７及び図８に関して上述した製造行程と類似する製造
行程を用いて実施することにより好結果に製造されたデ
バイス３００を示す。ライン３０２は底部金属層中に形
成され、層３０４により覆われる長く細いラインであ
る。層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層
により覆われる未ドープａ−Ｓｉ層である。ドープμｘ
ｔａｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶
縁領域３０６の自己整合エッジにオーバーラップする自
己整合エッジを得る。
【００６２】層３０４がライン３０２をカバーする領域
は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層の
ゲート領域とを画定し、その各々は約９８μｍ×５μｍ
の寸法を有する。未ドープａ−Ｓｉ層のゲート領域上に
は絶縁領域３０６がある。絶縁領域３０６は自己整合エ
ッジを得るために裏側露光を用いてＳｉＮの層中に形成
されている。図１０から理解できるように、ドープμｘ
ｔａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及
び絶縁領域３０６の全長に沿って１．０μｍ未満の距離
だけ絶縁領域３０６にオーバーラップする。エッチング
中に顕微鏡を用いてデバイスを試験し、適切なオーバー
ラップ距離が得られた時に視覚的に判断することにより
オーバーラップ距離を得ることができる。これは、より
高精度な製造技法により０．５μｍのようなＤMAX のよ
り小さな値が可能になることを示唆する。
は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層の
ゲート領域とを画定し、その各々は約９８μｍ×５μｍ
の寸法を有する。未ドープａ−Ｓｉ層のゲート領域上に
は絶縁領域３０６がある。絶縁領域３０６は自己整合エ
ッジを得るために裏側露光を用いてＳｉＮの層中に形成
されている。図１０から理解できるように、ドープμｘ
ｔａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及
び絶縁領域３０６の全長に沿って１．０μｍ未満の距離
だけ絶縁領域３０６にオーバーラップする。エッチング
中に顕微鏡を用いてデバイスを試験し、適切なオーバー
ラップ距離が得られた時に視覚的に判断することにより
オーバーラップ距離を得ることができる。これは、より
高精度な製造技法により０．５μｍのようなＤMAX のよ
り小さな値が可能になることを示唆する。
【００６３】図１０に示されるオーバーラップは、アレ
イ状デバイス用の未ドープａ−Ｓｉ層のエッチングを防
ぐが、絶縁領域３０６を横切る短絡を避け、静電容量を
最小化するほど十分に小さい許容範囲を十分提供する。
オーバーラップがなかった場合、デバイスのアレイにわ
たる非常にわずかな整合エラーが、未ドープａ−Ｓｉの
エッチングによる欠陥を導いたであろう。
イ状デバイス用の未ドープａ−Ｓｉ層のエッチングを防
ぐが、絶縁領域３０６を横切る短絡を避け、静電容量を
最小化するほど十分に小さい許容範囲を十分提供する。
オーバーラップがなかった場合、デバイスのアレイにわ
たる非常にわずかな整合エラーが、未ドープａ−Ｓｉの
エッチングによる欠陥を導いたであろう。
【００６４】チャネル電極３１０及び３１２を頂部金属
層中に形成して、電気接続が可能になるとデバイス３０
０を試験できる。同様のデバイスは０．５９ｃｍ2 ／Ｖ
・ｓｅｃ．の移動度を測定した。デバイスの電流−電圧
性能は図１１に示されており、これはデバイスが２０Ｖ
のドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ
電流とを示したことを示す。
層中に形成して、電気接続が可能になるとデバイス３０
０を試験できる。同様のデバイスは０．５９ｃｍ2 ／Ｖ
・ｓｅｃ．の移動度を測定した。デバイスの電流−電圧
性能は図１１に示されており、これはデバイスが２０Ｖ
のドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ
電流とを示したことを示す。
【００６５】上記実施の形態は、本発明の範囲内であれ
ば多くの方法で変更可能である。
ば多くの方法で変更可能である。
【００６６】上記実施の形態は薄膜構造中で特定の材料
を使用するが、他の材料も使用可能である。例えば、異
なる金属を底部又は頂部金属層で使用可能であるし、金
属というよりも、レジストの露光を防止する程十分に厚
みがありさえすれば高濃度にドープされるシリコンの厚
い層のような導電性材料も使用可能である。異なる絶縁
材料を使用してもよい。チャネルリードは十分に導電性
であれば、異なるドープ半導体材料から形成されてもよ
い。
を使用するが、他の材料も使用可能である。例えば、異
なる金属を底部又は頂部金属層で使用可能であるし、金
属というよりも、レジストの露光を防止する程十分に厚
みがありさえすれば高濃度にドープされるシリコンの厚
い層のような導電性材料も使用可能である。異なる絶縁
材料を使用してもよい。チャネルリードは十分に導電性
であれば、異なるドープ半導体材料から形成されてもよ
い。
【００６７】上記実施の形態は特定のプロセスを使用し
て薄膜構造を生成するが、他のプロセスも使用可能であ
る。例えば、ある場合には動作を異なる順序で又は異な
る材料を用いて実行することができる。様々なレジス
ト、現像液、及びエッチ液を使用可能である。
て薄膜構造を生成するが、他のプロセスも使用可能であ
る。例えば、ある場合には動作を異なる順序で又は異な
る材料を用いて実行することができる。様々なレジス
ト、現像液、及びエッチ液を使用可能である。
【００６８】上記実施の形態はアレイ状のセルのレイア
ウトを使用するが、他のレイアウトも使用可能である。
ウトを使用するが、他のレイアウトも使用可能である。
【００６９】上記記載した実施の形態は、回路に特定の
幾何学的構成及び電気的特性を提供するが、本発明を異
なる幾何学的構成及び異なる回路で実施することができ
る。
幾何学的構成及び電気的特性を提供するが、本発明を異
なる幾何学的構成及び異なる回路で実施することができ
る。
【００７０】上記記載した実施の形態は、特定の方法に
より特定の材料から生成される特定の厚みの層を具備す
るが、他の厚みを生成可能であり、またより薄い半導体
及び絶縁層のような他の材料及び方法を使用してＴＦＴ
性能を改良したり、静電容量を増やすことができる。
より特定の材料から生成される特定の厚みの層を具備す
るが、他の厚みを生成可能であり、またより薄い半導体
及び絶縁層のような他の材料及び方法を使用してＴＦＴ
性能を改良したり、静電容量を増やすことができる。
【００７１】上記記載した実施の形態は特定のシーケン
スで層を含むが、層のシーケンスは変更可能である。
スで層を含むが、層のシーケンスは変更可能である。
【００７２】本発明は、アクティブマトリックスアレイ
の生成だけでなく、非常に小さなａ−ＳｉＴＦＴが有益
である他の構造の生成も含む多くの方法に適用可能であ
る。本発明は、ディスプレイアレイ、ライトバルブアレ
イ及びセンサーアレイを含む多くの異なる種類のアクテ
ィブマトリックスアレイで適用可能である。
の生成だけでなく、非常に小さなａ−ＳｉＴＦＴが有益
である他の構造の生成も含む多くの方法に適用可能であ
る。本発明は、ディスプレイアレイ、ライトバルブアレ
イ及びセンサーアレイを含む多くの異なる種類のアクテ
ィブマトリックスアレイで適用可能である。
【００７３】本発明を、薄膜の実施形態に関して記述し
たが、本発明は単結晶技術でも実施可能である。
たが、本発明は単結晶技術でも実施可能である。
【図１】ドープ半導体層を付着して絶縁領域の自己整合
エッジに接合部を生成し、次に自己整合リソグラフィー
を用いてパターン形成し、接合部から延出し、最大オー
バーラップ距離以下の距離だけ絶縁領域にオーバーラッ
プする導電性層を生成するステージの略断面を示すフロ
ー図である。
エッジに接合部を生成し、次に自己整合リソグラフィー
を用いてパターン形成し、接合部から延出し、最大オー
バーラップ距離以下の距離だけ絶縁領域にオーバーラッ
プする導電性層を生成するステージの略断面を示すフロ
ー図である。
【図２】図１と同じように接合部及び導電性リードを生
成する際の動作を示すフローチャートである。
成する際の動作を示すフローチャートである。
【図３】裏側露光の時間を定めて、図１と同じように導
電性リードが絶縁領域にオーバーラップする距離を制御
可能な方法を示す略断面図である。
電性リードが絶縁領域にオーバーラップする距離を制御
可能な方法を示す略断面図である。
【図４】現像液付与の時間を定めて、図１と同じように
導電性リードが絶縁領域にオーバーラップする距離を制
御可能な方法を示す略断面図である。
導電性リードが絶縁領域にオーバーラップする距離を制
御可能な方法を示す略断面図である。
【図５】ベーキングの時間を定めて、図１と同じように
導電性リードが絶縁領域にオーバーラップする距離を制
御可能な方法を示す略断面図である。
導電性リードが絶縁領域にオーバーラップする距離を制
御可能な方法を示す略断面図である。
【図６】エッチ液付与の時間を定めて、図１と同じよう
に導電性リードが絶縁領域にオーバーラップする距離を
制御可能な方法を示す略断面図である。
に導電性リードが絶縁領域にオーバーラップする距離を
制御可能な方法を示す略断面図である。
【図７】図２の概略動作の１実施形態において絶縁基板
上にアクティブマトリックスアレイを生成する際の動作
を示すフローチャートである。
上にアクティブマトリックスアレイを生成する際の動作
を示すフローチャートである。
【図８】横断面が図７の動作を実行する際のいくつかの
ステージを示す略フロー図である。
ステージを示す略フロー図である。
【図９】図７の動作により生成されるアレイ製品を示す
と共に、アレイ中の１セル中の幾つかの層のレイアウト
を示す略図である。
と共に、アレイ中の１セル中の幾つかの層のレイアウト
を示す略図である。
【図１０】図２の概略動作を実施することにより生成さ
れた構造を示している顕微鏡写真である。
れた構造を示している顕微鏡写真である。
【図１１】図１０のような構造の電流電圧特性を示すグ
ラフである。
ラフである。
２０ 基板 ２２ ゲート領域 ２８ 絶縁領域 ３２ エッジ ４０ ドープ半導体層 ４２ 接合部 ５０ レジスト層 ６２ 導電性リード ６４ オーバーラップ
フロントページの続き (72)発明者 レネ エー．ルジャン アメリカ合衆国 95051 カリフォルニア 州 サンタ クララ ヴィンセント ドラ イブ 3313
Claims (1)
- 【請求項１】 アモルファスシリコン薄膜トランジスタ
を基板の表面に形成する方法であって、 アモルファスシリコン薄膜トランジスタが、 第１及び第２エッジを有するゲート領域を含み、 ゲート領域上に未ドープアモルファスシリコン層を含
み、未ドープアモルファスシリコン層がゲート領域の第
１及び第２エッジを越えて延出し、 アモルファスシリコン層上に絶縁領域を含み、絶縁領域
がゲート領域の第１及び第２エッジとほぼ整合される第
１及び第２エッジを有し、アモルファスシリコン層が絶
縁領域の第１及び第２エッジの外側に露光部分を有し、 前記方法が、 ドープ半導体材料のＰＥＣＶＤ層を絶縁領域上及びアモ
ルファスシリコン層の露光部分上に付着するステップを
含み、ドープ半導体材料のＰＥＣＶＤ層を付着する動作
が、絶縁領域の第１及び第２のエッジでドープ半導体層
とアモルファスシリコン層の露光部分との間に第１及び
第２接合部をそれぞれ生成し、第１及び第２接合部がゲ
ート領域の第１及び第２エッジとそれぞれほぼ整合され
ており、 自己整合リソグラフィーを用いてドープ半導体層をパタ
ーン形成し、第１及び第２接合部からそれぞれ延出する
第１及び第２チャネルリードを生成するステップを含
み、第１及び第２チャネルリードがゲート領域の第１及
び第２エッジとそれぞれ整合される第１及び第２自己整
合エッジをそれぞれ有するような方法でドープ半導体層
のパターン形成動作が実行され、第１及び第２の各整合
エッジが最大オーバーラップ距離以下の距離だけ絶縁領
域にオーバーラップする、 アモルファスシリコン薄膜トランジスタを基板の表面に
形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/577,634 US5733804A (en) | 1995-12-22 | 1995-12-22 | Fabricating fully self-aligned amorphous silicon device |
| US577634 | 1995-12-22 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010220576A Division JP2011023740A (ja) | 1995-12-22 | 2010-09-30 | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181328A true JPH09181328A (ja) | 1997-07-11 |
Family
ID=24309533
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8335050A Pending JPH09181328A (ja) | 1995-12-22 | 1996-11-29 | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| JP2010220576A Pending JP2011023740A (ja) | 1995-12-22 | 2010-09-30 | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010220576A Pending JP2011023740A (ja) | 1995-12-22 | 2010-09-30 | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5733804A (ja) |
| EP (1) | EP0780892B1 (ja) |
| JP (2) | JPH09181328A (ja) |
| DE (1) | DE69633267T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229676B1 (ko) * | 1996-08-30 | 1999-11-15 | 구자홍 | 셀프얼라인 박막트랜지스터 제조방법 |
| USRE38466E1 (en) * | 1996-11-12 | 2004-03-16 | Seiko Epson Corporation | Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device |
| US5920772A (en) * | 1997-06-27 | 1999-07-06 | Industrial Technology Research Institute | Method of fabricating a hybrid polysilicon/amorphous silicon TFT |
| US6107641A (en) * | 1997-09-10 | 2000-08-22 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage |
| US6504175B1 (en) * | 1998-04-28 | 2003-01-07 | Xerox Corporation | Hybrid polycrystalline and amorphous silicon structures on a shared substrate |
| KR100590742B1 (ko) | 1998-05-11 | 2007-04-25 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| US6566172B1 (en) * | 1998-06-23 | 2003-05-20 | The Penn State Research Foundation | Method for manufacture of fully self-aligned tri-layer a-Si:H thin film transistors |
| KR100451381B1 (ko) * | 1998-07-30 | 2005-06-01 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| DE19927694C1 (de) * | 1999-06-17 | 2000-11-02 | Lutz Fink | Halbleitersensor mit einer Pixelstruktur |
| US20020121605A1 (en) * | 1999-06-17 | 2002-09-05 | Lutz Fink | Semiconductor sensor and method for its wiring |
| GB9919913D0 (en) | 1999-08-24 | 1999-10-27 | Koninkl Philips Electronics Nv | Thin-film transistors and method for producing the same |
| EP1208603A1 (en) * | 1999-08-31 | 2002-05-29 | E Ink Corporation | Transistor for an electronically driven display |
| US6245602B1 (en) * | 1999-11-18 | 2001-06-12 | Xerox Corporation | Top gate self-aligned polysilicon TFT and a method for its production |
| DE10034873B4 (de) * | 2000-07-18 | 2005-10-13 | Pacifica Group Technologies Pty Ltd | Verfahren und Bremsanlage zum Regeln des Bremsvorgangs bei einem Kraftfahrzeug |
| JP2002141514A (ja) * | 2000-11-07 | 2002-05-17 | Sanyo Electric Co Ltd | ボトムゲート型薄膜トランジスタ及びその製造方法 |
| TW495986B (en) * | 2001-05-11 | 2002-07-21 | Au Optronics Corp | Method of manufacturing thin film transistor flat panel display |
| US7507648B2 (en) * | 2005-06-30 | 2009-03-24 | Ramesh Kakkad | Methods of fabricating crystalline silicon film and thin film transistors |
| US7344928B2 (en) * | 2005-07-28 | 2008-03-18 | Palo Alto Research Center Incorporated | Patterned-print thin-film transistors with top gate geometry |
| US7943447B2 (en) * | 2007-08-08 | 2011-05-17 | Ramesh Kakkad | Methods of fabricating crystalline silicon, thin film transistors, and solar cells |
| JP2009094413A (ja) * | 2007-10-11 | 2009-04-30 | Sumitomo Chemical Co Ltd | 薄膜能動素子、有機発光装置、表示装置、電子デバイスおよび薄膜能動素子の製造方法 |
| US11791159B2 (en) | 2019-01-17 | 2023-10-17 | Ramesh kumar Harjivan Kakkad | Method of fabricating thin, crystalline silicon film and thin film transistors |
| US11562903B2 (en) | 2019-01-17 | 2023-01-24 | Ramesh kumar Harjivan Kakkad | Method of fabricating thin, crystalline silicon film and thin film transistors |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262051A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JP2737982B2 (ja) * | 1989-02-15 | 1998-04-08 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
| JPH02295132A (ja) * | 1989-05-09 | 1990-12-06 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH03186820A (ja) * | 1989-12-15 | 1991-08-14 | Sharp Corp | マトリクス型液晶表示基板の製造方法 |
| JPH03185840A (ja) * | 1989-12-15 | 1991-08-13 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| JP2938121B2 (ja) * | 1990-03-30 | 1999-08-23 | 株式会社東芝 | 薄膜半導体装置の製造方法 |
| JP3093314B2 (ja) * | 1991-04-26 | 2000-10-03 | 株式会社東芝 | 薄膜トランジスタ及びその製造方法 |
| JPH05183141A (ja) * | 1991-07-12 | 1993-07-23 | Fuji Xerox Co Ltd | カラーイメージセンサ |
| US5242530A (en) * | 1991-08-05 | 1993-09-07 | International Business Machines Corporation | Pulsed gas plasma-enhanced chemical vapor deposition of silicon |
| KR940007451B1 (ko) * | 1991-09-06 | 1994-08-18 | 주식회사 금성사 | 박막트랜지스터 제조방법 |
| JPH05136419A (ja) * | 1991-11-13 | 1993-06-01 | Toshiba Corp | 薄膜トランジスタ |
| US5241192A (en) * | 1992-04-02 | 1993-08-31 | General Electric Company | Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby |
| DE4227096A1 (de) * | 1992-08-17 | 1994-02-24 | Philips Patentverwaltung | Röntgenbilddetektor |
| JP2530990B2 (ja) * | 1992-10-15 | 1996-09-04 | 富士通株式会社 | 薄膜トランジスタ・マトリクスの製造方法 |
| JPH06188422A (ja) * | 1992-12-18 | 1994-07-08 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| US5441905A (en) * | 1993-04-29 | 1995-08-15 | Industrial Technology Research Institute | Process of making self-aligned amorphous-silicon thin film transistors |
| US5473168A (en) * | 1993-04-30 | 1995-12-05 | Sharp Kabushiki Kaisha | Thin film transistor |
| JPH06314789A (ja) * | 1993-04-30 | 1994-11-08 | Sharp Corp | 薄膜トランジスタ |
| US5385854A (en) * | 1993-07-15 | 1995-01-31 | Micron Semiconductor, Inc. | Method of forming a self-aligned low density drain inverted thin film transistor |
| US5471330A (en) * | 1993-07-29 | 1995-11-28 | Honeywell Inc. | Polysilicon pixel electrode |
| US5391507A (en) * | 1993-09-03 | 1995-02-21 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
| US5597474A (en) * | 1993-10-27 | 1997-01-28 | Exxon Research & Engineering Co. | Production of hydrogen from a fluid coking process using steam reforming |
| JPH07142737A (ja) * | 1993-11-18 | 1995-06-02 | Sharp Corp | 薄膜トランジスタの製造方法 |
| KR970006733B1 (ko) * | 1993-12-14 | 1997-04-29 | 엘지전자 주식회사 | 박막트랜지스터 제조방법 |
| US5491347A (en) * | 1994-04-28 | 1996-02-13 | Xerox Corporation | Thin-film structure with dense array of binary control units for presenting images |
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