KR950001164B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용없음.
Description
제1a도 내지 제1e도는 본 발명에 의해 ㄷ형 채널을 갖는 박막트랜지스터를 제조하는 단계를 도시한 사시도.
제2도는 제1e도의 A-A'의 선을 따라 수직으로 절단하여 도시한 단면도.
제3도는 제1e도의 B-B'선을 따라 수평으로 절단하여 도시한 평단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1절연막 2 : 실리콘 질화막
3 : 제1실리콘층 4 : 제2절연막
4A : 제2절연막 패턴 5 : 제2실리콘층
5A : 제2실리콘 스페이서 5B : 제2실리콘 스페이서 패턴
6 : 게이트 절연막 7 : 제3실리콘층
7A : 게이트전극 8A : 소오스
8B : 드레인 10 : 요홈
본발명은 고집적 반도체의 박막트랜지스터(Thin film Transistor) 및 그 제조방법에 관한 것으로, 특히 좁은 면적에서도 충분한 채널길이를 확보할 수 있도록 ㄷ형 채널을 갖는 트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터는 현재 SRAM 및 LCD(Liquld Crystal Display) 등에 사용되고 있는데, 일반적인 박막트랜지스터의 구조는 평판형 채널을 갖는다. 그 제조방법은 절연막 상부에 박막트랜지스터의 게이트전극을 형성한 후, 그 상부에 게이트 절연막을 형성하고, 게이트 절연막 상부에 실리콘층을 형성하고 이온주입 공정으로 박막트랜지스터의 채널, 소오스 및 드레인을 각각 형성하는 단계로 이루어진다.
그러나, 수평형태의 채널을 갖는 박막트랜지스터는 셀이 차지하는 면적이 증대되어 차세대의 고집적 SRAM에는 적용하기 어렵고, 고해상도를 요구하는 LCD 제조시 셀의 면적이 최소화되어야 하는데 평판형태의 채널을 갖는 박막트랜지스터는 해상도가 떨어지는 문제점이 있다.
또한, 셀의 크기를 최소화하기 위해 채널길이를 최소화할 경우 박막트랜지스터가 오프동작 상태일때 누설전류가 증대되는 문제점이 발생된다.
따라서, 본발명은 박막트랜지스터가 차지하는 면적을 최소화하고, 채널길이를 증대시켜 박막트랜지스터 오프동작시에 누설전류를 최소화시키기 위하여 ㄷ형 채널을 갖는 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 좁은 면적에서 충분한 채널길이와 채널의 통로를 확보하기 위하여, 예정된 높이를 가지고, ㄷ 형태의 양단부에는 소오스 및 드레인이 형성되는 채널형성용 제2실리콘 스페이서 패턴과, 채널 형성용 제2실리콘 스페이서 패턴의 노출된 내측 및 외측 벽면을 따라 게이트 산화막이 형성되고, 게이트 산화막의 벽면을 따라 게이트 전극이 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하고자 한다.
제1a도 내지 제1e도는 본발명에 의해 ㄷ형 채널을 갖는 박막트랜지스터를 제조하는 단계를 도시한 사시도이다.
제1a도는 제1절연막(1) 예를들어 산화막 상부에 실리콘 질화막(2)을 형성한 다음, 그 상부에 제1실리콘층(3) 예를들어 다결정 실리콘층을 예정된 두께 증착한 다음, 후공정으로 예정된 크기의 제2절연재가 패턴이 형성될 부분의 제1실리콘층(3)을 식각하여 사각형 요홈(10)을 형성한 상태의 사시도이다.
제1b도는 전체구조 상부에 제2절연막(4) 예를들어 실리콘 산화막을 예정된 두께로 형성한 다음, 제1실리콘층(3)의 사각형 요홈(10)의 크기로 마스크 패턴 공정을 실시하여 4각 기둥형태의 제2절연막 패턴(4A)을 형성한 후 남아있는 제1실리콘층(3)을 제거한 상태의 사시도이다.
여기서 주지할 점은 상기 제1실리콘층(3)은 제2절연막(4)을 식각하는 공정에서 하부의 실리콘 질화막(2)의 식각되는 것을 방지하기 위한 식각 베리어층으로 사용된 것이다.
제1c도는 상기 제2절연막 패턴(4A) 상부 및 측면을 포함한 전체구조 상부에 제2실리콘층(5) 예를들어 다결정 실리콘층 또는 비정질 실리콘층을 예정된 두께로 증착한후, 블랭켓 식각으로 상기 제2실리콘층(5)을 식각하여 상기 제2절연막 패턴(4A) 측벽을 따라 제2실리콘 스페이서(5A)를 형성한 상태의 사시도이다.
제1d도는 상기 제2절연막 패턴(4A)의 예정된 일측벽에 있는 제2실리콘 스페이서(5A)를 마스크 패턴공정으로 제거하여 제2절연막 패턴(4A)의 전면이 노출된 제2실리콘 스페이서 패턴(5B)을 형성한 다음, 제2실리콘 스페이서 패턴(5B) 내측에 있는 제2절연막 패턴(4A)을 제거한 형태의 사시도이다.
제1e도는 상기 제2실리콘 스페이서 패턴(5B)을 포함하는 전체구조 상부 및 측면에 게이트 절연막(6)으로 실리콘 산화막을 증착하고, 그 상부에 게이트 전극용 제3실리콘층(7) 예를들어 다결정 실리콘층, 비정질 실리콘층 또는 폴리사이드를 증착한 후, 게이트 전극 마스크 패턴 공정으로 상기 제3실리콘층(7)과 게이트 절연막(6)의 예정된 부분을 제거하되, 실리콘 스페이서 패턴(5B)의 양측 단부가 일정부분 노출되도록 한 게이트 전극(7A)을 형성하고, 예정된 타입의 불순물을 노출된 제2실리콘 스페이서 패턴(5B)양측단부에 주입하여, 소오스(8A) ALC 드레인(8B)을 형성한 상태의 사시도이다.
제1e도는 도면을 더 상세히 설명하기 위하여 제2도 및 제3도를 참조하기로 한다.
제2도는 제1e도의 A-A'의 수직단면도로서, 제1절연막(10), 실리콘 질화막(1), 상부에 체널이 형성되는 제2실리콘 스페이서 패턴(5B)의 외측 및 내측벽을 따라 형성된 게이트 절연막(6) 상부면을 따라 게이트전극(7A)이 형성됨을 도시한다.
제3도는 제1e도의 B-B'의 평단면도를 도시한 것으로서, 채널이 형성될 ㄷ형의 제2실리콘 스페이서 패턴(5B) 내측및 외측벽을 따라 게이트산화막(6)이 형성되고, 게이트 산화막(6) 내측 및 외측벽에는 게이트 전극(7A)이 형성됨을 알 수 있다. 즉, 게이트 전극(7A)이 제2실리콘 스페이서 패턴(5B)을 좌,우 측면에서 감싸고 있는 구조이다. 또한, 제2실리콘 스페이서 패턴(5B)의 양단부에 소오스(8A) 및 드레인(8B)이 형성됨을 나타낸다.
상기한 ㄷ형 채널을 갖는 박막트랜지스터의 동작설명을 하면 다음과 같다. 게이트 전극에 전원이 인가되면 실리콘 스페이서 패턴에 채널이 형성된다. 그로인하여 소오스 및 드레인간에 전류가 흐르게되어 박막트랜지스터가 온(ON) 동작을 하게되며, 게이트 전극에 전원을 끊어주면 소오스 및 드레인간에는 채널이 형성되지 않으므로 박막트랜지스터가 오프(off) 동작을 하게 된다.
상기한 바와같이 본발명에 의하면 좁은 면적에서도 충분한 채널길이와 채널통로를 갖는 박막트랜지스터로 제조할 수 있으므로 박막트랜지스터 오프동작시 누설전류를 감소시킬 수 있다.
또한, 차세대 고집적 SRAM 제조시 단위셀의 면적을 줄일 수 있고, 고해상도를 요구하는 LCD 제조시 박막트랜지스터가 차지하는 면적을 최소화할 수 있으므로 일반적인 평탄형 박막트랜지스터 보다 더 높은 해상도를 얻을 수 있다.
Claims (6)
- 박막트랜지스터에 있어서, 좁은 면적에서 충분한 채널길이와 채널의 통로를 확보하기 위하여, 예정된 높이를 가지고, ㄷ형태의 구조를 가지며 양단부에는 소오스 및 및 드레인이 형성되는 채널형성용 실리콘 스페이서 패턴과, 채널 형성용 실리콘 스페이서 패턴의 노출된 내측 및 외측 벽면상부에 게이트 산화막이 형성되고, 게이트 산화막의 벽면을 따라 게이트 전극이 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 소오스 및 드레인은 실리콘 스페이서 패턴의 양단부에 예정된 타입의 불순물이 주입되어 형성된 것을 특징으로 하는 박막트랜니스터.
- 제1항에 있어서, 상기 실리콘 스페이서는 다결정 실리콘층 또는 비정질 실리콘층으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 박막트랜지스터 제조방법에 있어서, 제1절연막 실리콘 질화막 및 제1실리콘층을 증착한 후 마스크 패턴 공정으로 제1실리콘층의 예정된 부분을 식각하여 요홈을 형성하는 단계와, 전체구조 상부에 제2절연막을 예정된 두께로 형성한후 마스크 패턴 공정으로 상기 요홈의 크기로 예정된 형태의 제2절연막 패턴을 형성하고, 남아있는 제1실리콘층을 모두 제거하는 단계와, 제2절연막 패턴을 포함하는 전체구조 상부에 제2실리콘층을 증착한 다음, 블랭켓 식각공정으로 상기 제2실리콘층을 식각하여 제2절연막 패턴의 측벽을 따라 제2실리콘 스페이서를 형성하는 단계와, 마스크 패턴 공정으로 제2절연막 패턴의 예정된 측벽에 있는 제2실리콘 스페이서를 형성하는 단계와, 제2실리콘 스페이서 패턴의 내측과 외측벽에 게이트 절연막 및 게이트 전극용 실리콘층을 형성하고, 게이트 전극 마스크 패턴 공정으로 예정된 부분의 게이트 전극용 실리콘층과 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 제2실리콘 스페이서 패턴의 양단부에 소오스 및 드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 예정된 형태의 제2절연막 패턴은 4각 기둥형태로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 게이트전극을 형성하기 위한 마스크 패턴 공정에서, 하부의 제2실리콘 스페이서 패턴의 양측 단부의 예정된 부분이 노출되도록 하고, 이 노출된 양측단부의 실리콘 스페이서 패턴에 예정된 타입의 불순물을 주입하여 소오스 및 드레인을 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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