KR100490042B1 - 액정표시장치용박막트랜지스터기판및그제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 20
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 22
- 230000009969 flowable effect Effects 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims abstract description 4
- 238000004380 ashing Methods 0.000 claims abstract 2
- 238000009413 insulation Methods 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000012530 fluid Substances 0.000 claims description 7
- 238000009740 moulding (composite fabrication) Methods 0.000 claims 3
- 238000000059 patterning Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 8
- 229910004205 SiNX Inorganic materials 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 239000012212 insulator Substances 0.000 abstract description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 42
- 239000010408 film Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- QVHWOZCZUNPZPW-UHFFFAOYSA-N 1,2,3,3,4,4-hexafluorocyclobutene Chemical compound FC1=C(F)C(F)(F)C1(F)F QVHWOZCZUNPZPW-UHFFFAOYSA-N 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
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Abstract
투명 기판 위에 게이트 패턴을 형성한 후, 유동성 절연제(flowable insulator)를 사용하여 게이트 절연층을 평탄하게 형성한다. 그 위에 질화규소(SiNx)층, 비정질 규소층, n+ 비정질 규소층으로 이루어진 삼중층을 형성한 후, 유동성 절연제를 사용하여 평탄한 절연층을 형성하고, 전면 애싱(ashing)을 통해 n+비정질 규소층의 소스 전극 및 드레인 전극 접촉면을 노출시킨다. 소스 전극 및 드레인 전극을 형성하고, 그 위에 보호막을 적층한 후, 화소 전극을 형성한다.
이러한 방법으로 각 패턴층의 평탄화를 도모하여 단차로 인한 후속 배선의 단차(step)부 균열 및 단선을 방지하고, 게이트 전극과 소스 및 드레인 전극 사이에 2중 절연막을 형성하여 금속선간 결합 정전 용량(coupling capacitance)을 감소시켜 신호의 왜곡과 지연을 방지할 수 있다.
Description
본 발명은 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
종래의 기술에 따른 박막 트랜지스터 기판 및 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
도 1은 종래 기술에 따른 액정 표시 장치의 박막 트랜지스터 기판의 단면도를 나타내고 있다.
먼저, 박막 트랜지스터 기판(thin film transistor)의 구조를 설명한다. 도 1에 나타난 바와 같이, 투명한 절연 기판(10) 위에 게이트 전극(1)이 형성되어 있고, 그 위에 게이트 절연층(2)이 형성되어 있다. 게이트 전극(1) 위의 게이트 절연층(2) 위에는 비정질 규소층(3)이 형성되어 있고, 비정질 규소층(3)의 상부에는 게이트 전극(1)을 중심으로 하여 양쪽으로 n+ 비정질 규소층(41,42)이 형성되어 있다. n+ 비정질 규소층(41,42) 위에는 소스 전극(51)과 드레인 전극(52)이 형성되어 있다. 소스 전극(51)과 드레인 전극(52)의 위에는 드레인 전극(52)을 노출시키는 접촉구를 가지는 보호막(6)이 기판 전면에 형성되어 있고, 보호막(6) 위에는 접촉구를 통하여 드레인 전극(52)과 접속되는 ITO(Indium Tin Oxide) 화소 전극(7)이 형성되어 있다.
그런데, 도 1에 나타난 바와 같이 게이트 전극(1) 위에 비유동성 절연제, 예를 들어 질화규소(SiNx)를 사용하여 두께가 일정한 게이트 절연층(2)을 형성할 경우 계단형의 단차가 생기게 된다. 또한, 비정질 규소층(3) 및 그 상부의 n+ 비정질 규소층(41,42)이 형성되는 과정에서 또 하나의 단차가 생기게 되고, 소스 전극(51) 및 드레인 전극(52)이 형성되게 되면 단차는 더욱 커지게 되고, 이러한 단차로 인하여 균열이나 단선이 발생될 가능성이 높아진다. 또한, 이후의 보호막(6) 형성 단계나 ITO 화소 전극(7) 형성 단계에서도 단차부의 균열이나 단선이 발생될 가능성이 크다.
본 발명의 과제는 상기의 각 패턴층의 평탄화를 이루어 상기 단차부의 균열이나 단선 등의 불량 발생을 방지하고자 하는 것이다.
본 발명은 박막 트랜지스터 기판의 제조시 게이트 절연층으로 유동성 절연제(flowable insulator)를 사용하여 각 패턴층의 평탄화를 구현하는 것이다. 즉, 게이트 패턴을 형성한 후, 유동성 절연제를 사용하여 평탄한 게이트 절연막을 형성하고, 그 위에 질화규소(SiNx)층, 비정질 규소층, n+ 비정질 규소층을 차례로 적층하여 삼중층을 형성하고, 다시 유동성 절연제를 도포하여 평탄화한 다음, 기판 전면을 애싱(ashing)하여 소스 전극 및 드레인 전극 접촉면을 노출시키고, 소스 전극 및 드레인 전극을 형성한다. 그 위에 보호막을 적층하고, 화소 전극을 형성한다. 여기서, 게이트 절연막은 2,000 - 10,000Å의 두께를 가지는 것이 적당하고, 유동성 절연제층은 3,000 - 7,000Å의 두께를 가지는 것이 적당하다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 설명한다.
먼저 도 2를 참고로 하여 박막 트랜지스터 기판의 구조에 대하여 설명한다. 기판(100) 위에 게이트 전극(110)이 형성되어 있고, 그 위에 평탄화된 게이트 절연층(120)이 도포되어 있다. 게이트 전극(110) 상부의 게이트 절연층(120) 위에는 질화규소(SiNx)층(131), 비정질 규소층(132), n+ 비정질 규소층(133)이 차례로 적층되어 형성된 삼중층이 있는데, n+ 비정질 규소층(133)은 게이트 전극(110)을 중심으로 하여 양쪽으로 분리되어 있다. 게이트 절연층(120) 위의 나머지 부분에는 삼중층과 같은 높이로 유동성 절연제층(141, 142)이 도포되어 있다. 그 위에는 게이트 전극(110)을 중심으로 양쪽으로 소스 전극(151)과 드레인 전극(152)이 형성되어 있고, 그 위에는 기판의 전면에 보호막(160)이 형성되어 있다. 드레인 전극(152) 상부의 보호막에는 접촉구(contact hole)가 있어 보호막(160) 위에 형성되어 있는 화소 전극(170)과 드레인 전극(152)이 접속하도록 되어 있다.
이제, 도 2에 도시한 구조의 박막 트랜지스터 기판을 제조하는 방법에 대하여 도 3a 내지 도 3d를 참고로 하여 설명한다.
먼저, 도 3a를 참고로 설명한다. 투명 기판(100) 위에 게이트 배선으로 사용될 금속을 증착하고, 사진 공정(photolithography) 그리고 식각 공정을 거쳐 게이트 전극(110)을 형성한 다음, 게이트 전극(110)이 형성된 투명 기판(100) 위에 유동성 절연제(flowable insulator)를 사용하여 평탄하게 게이트 절연층(120)을 도포한다. 유동성 절연제로는 BCB(Benzo Cyclo Butene)나 PFCB(Per Fluoro Cyclo Butene) 등을 사용한다. 이때, 게이트 절연층의 두께는 절연 가능성과 박막 트랜지스터의 두께를 고려할 때 2,000 - 10,000Å이 되는 것이 적당하다.
다음, 도 3b에 나타난 바와 같이, 질화규소(SiNx)층(131), 비정질 규소층(132) 및 n+ 비정질 규소층(133)을 차례로 증착하고, 사진 공정을 거쳐 식각하여 삼중층의 패턴을 형성한다. 이 때, 질화규소(SiNx)층(131)은 비정질 규소층(132)의 계면 특성을 확보하기 위해 적층하는 것으로 때에 따라 생략이 가능하다. 다음, 유동성 절연제층(140)을 다시 도포한다. 유동성 절연제로는 BCB나 PFCB 등을 사용한다. 이 때, 유동성 절연제층(140)은 3,000 - 7,000Å이 되는 것이 적당하다.
여기서, 기판 전면을 애싱(ashing)하여 도 3c에 나타난 바와 같이 n+ 비정질 규소층이 드러나도록 하여 소스 전극 및 드레인 전극과의 접촉면을 노출시킨다.
다음 단계를 도 3d를 참고로 하여 설명한다. 금속 증착 공정, 사진 공정, 식각 공정을 차례로 거쳐 소스 전극(151) 및 드레인 전극(152)을 형성하고, 소스 전극(151) 및 드레인 전극(152)을 마스크(mask)로 하여 n+ 비정질 규소층(133)을 식각한다.
다음으로 보호막(160)을 적층하고, 사진 공정과 식각 공정을 거쳐 접촉구를 형성한다. 이때, 보호막으로 포토(photo) BCB 등을 사용하면 식각 공정은 생략할 수 있다. 마지막으로 ITO 화소 전극(170)을 형성하면, 도 2에 나타난 바와 같은 박막 트랜지스터 기판이 완성된다.
본 발명의 실시예에 따르면, 반도체 패턴의 형성 단계까지 단차가 생기지 않아, 그 다음 단계인 소스 전극 및 드레인 전극 형성 단계, 보호막 형성 단계, 화소 전극 형성 단계에서 단차부에서 발생할 수 있는 균열이나 단선을 방지할 수 있고, 각 패턴(pattern)을 평면 위에 형성할 수 있어서 패턴 프로파일(profile)의 직각화를 도모할 수 있으므로 공정 마진(margin)을 확보하는데 유리하며, 게이트와 소스/드레인간에 이중 절연막 구조가 형성되어 단락을 방지함은 물론 게이트 선과 데이터(data) 선간 결합 정전용량(coupling capacitance)을 감소시켜 신호의 왜곡과 지연을 방지할 수 있다.
도 1은 종래 기술에 따른 액정 표시 장치의 박막 트랜지스터 기판의 단면도이고,
도 2는 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 기판의 단면도이며,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 기판의 제조 공정을 나타낸 단면도이다.
Claims (7)
- 투명한 절연 기판,상기 기판 위에 형성되어 있는 게이트 전극,상기 게이트 전극의 위에 형성되어 있으며, 유동성 절연제로 이루어져 윗면이 평탄화된 게이트 절연층,상기 게이트 전극의 상부에 있으며, 상기 게이트 절연층 위에 형성되어 있는 반도체층,상기 반도체층 위에 형성되어 있으며, 상기 게이트 전극을 중심으로 양쪽으로 분리되어 있는 소스 전극 및 드레인 전극을 포함하며,상기 게이트 절연층과 상기 반도체층 사이에 형성되어 있으며, 반도체층과 함께 패터닝된 질화규소층을 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판.
- 제 1항에서,상기 게이트 절연층이 2,000 - 10,000Å의 두께를 가지는 액정 표시 장치용 박막 트랜지스터 기판.
- 제 1항에서,상기 게이트 절연층 위에, 상기 반도체층과 같은 높이로 도포되어 있는 유동성 절연제층을 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판
- 제 3항에서,상기 유동성 절연제층이 3,000 - 7,000Å의 두께를 가지는 액정 표시 장치용 박막 트랜지스터 기판.
- 제 1항에서,상기 반도체층이 비정질 규소층으로 이루어진 액정 표시 장치용 박막 트랜지스터 기판.
- 제 5항에서,상기 비정질 규소층 위에 형성되어 있으며, 상기 게이트 전극을 중심으로 양쪽으로 분리되어 있는 도핑된 비정질 규소층을 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판.
- 투명 기판 위에 게이트 전극을 형성하는 단계,유동성 절연제를 사용하여 평탄한 게이트 절연층을 도포하는 단계,질화 규소층과 반도체층을 형성하고 함께 패터닝하는 단계,평탄화를 위한 유동성 절연제층을 도포하는 단계,전면 애싱(ashing)을 하여 상기 반도체층을 노출시키는 단계,상기 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970051742A KR100490042B1 (ko) | 1997-10-09 | 1997-10-09 | 액정표시장치용박막트랜지스터기판및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970051742A KR100490042B1 (ko) | 1997-10-09 | 1997-10-09 | 액정표시장치용박막트랜지스터기판및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990031141A KR19990031141A (ko) | 1999-05-06 |
| KR100490042B1 true KR100490042B1 (ko) | 2005-09-15 |
Family
ID=37304768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970051742A KR100490042B1 (ko) | 1997-10-09 | 1997-10-09 | 액정표시장치용박막트랜지스터기판및그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100490042B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671824B1 (ko) * | 2005-12-14 | 2007-01-19 | 진 장 | 역 스태거드 박막 트랜지스터 제조 방법 |
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| JPH0728087A (ja) * | 1993-07-08 | 1995-01-31 | Sharp Corp | 液晶表示装置およびその製造方法 |
| KR19990017976A (ko) * | 1997-08-26 | 1999-03-15 | 구자홍 | 횡전계방식 액정표시장치 |
| KR100232681B1 (ko) * | 1996-06-19 | 1999-12-01 | 구본준 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
| KR100290918B1 (ko) * | 1992-12-29 | 2001-10-24 | 구본준, 론 위라하디락사 | 박막트랜지스터제조방법 |
-
1997
- 1997-10-09 KR KR1019970051742A patent/KR100490042B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290918B1 (ko) * | 1992-12-29 | 2001-10-24 | 구본준, 론 위라하디락사 | 박막트랜지스터제조방법 |
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| KR100232681B1 (ko) * | 1996-06-19 | 1999-12-01 | 구본준 | 액정표시장치의 제조방법 및 액정표시장치의 구조 |
| KR19990017976A (ko) * | 1997-08-26 | 1999-03-15 | 구자홍 | 횡전계방식 액정표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990031141A (ko) | 1999-05-06 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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