KR950021744A - 반도체 박막트랜지스터 제조방법 - Google Patents
반도체 박막트랜지스터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 박막트랜지스터 제조방법으로, 특히 게이트가 하단에 위치한 경우, 먼저, 반도체 기판위에 제1절연막을 형성하는 단계와, 제1절연막위에 제1도전층을 형성하는 단계와, 제1도전층의 소정부위를 제거하여 일차 게이트전극을 형성하는 단계와, 일차 게이트전극의 표면 및 측면, 그리고 노출된 제1절연막 표면에 제2절연막을 형성하는 단계와, 제2절연막의 소정부위를 제거하여 게이트 전극의 측면에 잔류된 제2절연막으로 이루어진 측벽 스페이서를 형성하는 단계와, 일차 게이트 전극의 일부를 제거하여 그 나머지를 측벽 스페이서내에 잔류된 일차 게이트 전극으로 이루어진 최종 게이트 전극을 형성하는 단계와, 최종 게이트 전극표면, 측벽 스페이서 표면 및 측면, 노출된 제1절연막 표면에 제2절연막을 형성하는 단계와, 제3절연막 위에 제2도전층을 형성하는 단계와, 최종 게이트 전극 상부영역의 제2도전층 위에 최종 게이트 전극폭보다 작은 길이를 갖는 이온주입 방해막을 형성하는 단계와, 이온주입 방해막을 이용하는 이온주입을 제2도전층에 실시하는 단계로 이루어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 박막트랜지스터 제조방법을 도시한 것이다.
제3도는 본 발명에 따라 완성된 반도체 박막트랜지스터 단면도를 나타낸 것이다.
Claims (13)
- 반도체소자 제조방법에 있어서, (가)반도체 기판위에 제1절연막을 형성하는 단계와, 제1절연막위에 제1도전층을 형성하는 단계와, 제1도전층의 소정부위를 제거하여 일차 게이트전극을 형성하는 단계와, (나)상기 일차 게이트전극의 표면 및 측면, 그리고 노출된 제1절연막 표면에 제2절연막을 형성하는 단계와, 제2절연막의 소정부위를 제거하여 게이트 전극의 측면에 잔류된 제2절연막으로 이루어진 측벽 스페이서를 형성하는 단계와, (다)상기 일차 게이트 전극의 일부를 제거하여 그 나머지를 측벽 스페이서내에 잔류된 일차 게이트 전극으로 이루어진 최종 게이트 전극을 형성하는 단계와, (라) 상기 최종 게이트 전극표면, 측벽 스페이서 표면 및 측면, 노출된 제1절연막 표면에 제2절연막을 형성하는 단계와, (마)상기 제3절연막 위에 제2도전층을 형성하는 단계와, 최종 게이트 전극 상부영역의 제2도전층 위에 최종 게이트 전극폭보다 작은 길이를 갖는 이온주입 방해막을 형성하는 단계와, 이온주입 방해막을 이용하는 이온주입을 제2도전층에 실시하는 단계로 이루어진 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (바)단계 이후, 상기 이온주입 방해막을 제거하는 단계를 추가로 포함하여 이루어지는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막을 실리콘과 산소를 포함하는 절연물질로 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1도전층, 제2도전층은 폴리실리콘을 사용하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (다)단계에서 상기 최종 게이트 전극은 상기 일차 게이트 전극을 에치백하여 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (바)단계에서 상기 이온주입 방해막 형성방법은 포토레지스트를 상기 제2도전층위에 도포하는 단계와, 이온주입 부위 정의용 마스크를 이용하여 노광 및 현상으로 포토레지스트 패턴을 정의한 단계로 이루어지는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제6항에 있어서, 상기 포토레지스트 패턴은 그 폭이 상기 최종 게이트 전극의 폭보다 작으며 상기 패턴의 한쪽 모서리가 상기 측벽 스페이서의 상부에 위치하도록 형성되는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제1항에 있어서, (바)단계에서 상기 이온주입으로 소스/채널/드레인을 동시에 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 채널을 상기 최종 게이트 전극 상부 영역내에만 형성하는 것이 특징인 반도체 박막트랜지스터 제조방법.
- 반도체 장치의 소자에 있어서, 반도체기판과, 상기 반도체기판위에 제1절연막과, 상기 제1절연막 중앙에 위치한 게이트 전극과, 상기 게이트 전극의 측면에 상기 게이트 전극보다 높게 형성된 측벽스페이서와, 상기 게이트전극의 표면, 상기 측벽스페이서의 표면 및 측면, 그리고 나머지 상기 제1절연막 표면위에 형성된 제3절연막과, 상기 제3절연막 위에 형성되어 소정부위에 불순물 이온이 주입된 제2도전층을 이루어진 반도체 박막트랜지스터 구조.
- 제10항에 있어서, 상기 불순물 이온이 주입된 제2도전층은 상기 게이트전ㄱ그 상부영역내에 형성된 채널영역과, 상기 게이트 전극 상부영역내에 일부가 포함되고 여기에 나머지 제2도전층으로 형성된 소스영역, 그리고 상기 채널영역에 연결되어 상기 게이트 전극 상부 영역에 포함되지 않는 부위에 위치한 드레인 영역으로 이루어진 것이 특징인 반도체 박막트랜지스터 구조.
- 제10항에 있어서, 상기 제1도전층, 제2도전층은 폴리실리콘으로 형성된 것이 특징인 반도체 박막트랜지스터 구조.
- 제10항 및 제11항에 있어서, 상기 측벽스페이서가 상기 드레인 영역과 상기 게이트 전극사이의 거리를 멀어지게 하는 것이 특징인 반도체 박막트랜지스터 구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026667A KR950021744A (ko) | 1993-12-07 | 1993-12-07 | 반도체 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026667A KR950021744A (ko) | 1993-12-07 | 1993-12-07 | 반도체 박막트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950021744A true KR950021744A (ko) | 1995-07-26 |
Family
ID=66826657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930026667A KR950021744A (ko) | 1993-12-07 | 1993-12-07 | 반도체 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950021744A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479455B1 (ko) * | 2002-05-31 | 2005-03-30 | 하이맥스 테크놀로지스, 인코포레이티드 | 디코더의 배치와 그 방법 |
-
1993
- 1993-12-07 KR KR1019930026667A patent/KR950021744A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479455B1 (ko) * | 2002-05-31 | 2005-03-30 | 하이맥스 테크놀로지스, 인코포레이티드 | 디코더의 배치와 그 방법 |
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