KR950007091A - 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 구조 및 제조방법에 관한 것으로 종래의 기술에서 반도체소자가 고집적화됨에 따라 채널길이가 감소하여 발생하는 솟채널효과의 핫캐리어의 발생문제를 해결하기 위해 비대칭 HS-GOLD구조의 모스패트(MOSFET)가 제안되어 숏채널효과와 핫캐리어의 문제점을 방지하는데 효과적이었으나, LDD와 할로의 이온주입불순물의 도전형이 달라 이온주입공정을 각기 따로 수행하되 큰경사각을 유지한 상태에서 이온주입공정을 수행해야 하므로 한기판상에 소자를 집적시킬때 트랜지스터의 방향이 모두 동일해야만 적용이 가능한 문제점으로 고집적화에는 부적합한 문제점이 있었다.
따라서 본 발명에서는 LDD의 할로의 형성시 이온주입공정을 종래와 동일한 방식으로 실시할 수 있도록 하여 한웨이퍼상에 각기 방향이 다른 트랜지스터를 제조할 수 있도록 함으로써 트랜지스터의 집적도를 높일 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도(A)-(E)는 본 발명의 HS-GOLD구조 모스패트 공정단면도.
Claims (3)
- 제1도전형 반도체 기판(1)상에 활성영역에 일정폭으로 형성되는 게이트 산화맑(4) 및 게이트 전극(5), 상기 게이트 전극(5)측면에 형성되는 측벽절연막(8a,8b), 상기 드레인측 측벽절연막(8a)아래에 소오스 영역(10)에 접하여 저농의 제2도전형 불순물로서, 측벽절연막(8a)과 같은 폭으로 형성되는 LDD영역(7a), 상기 소오스측측벽절연막(8b)아래에 소오스 영역(9)과 접하여 저농도의 제1도전형 불순물로서, 소오스 영역(9)과 비슷한 접합깊이로 형성되는 할로영역(14)으로 이루어짐을 특징으로 하는 트랜지스터의 구조.
- 제1도전형 반도체 기판(1)상에 활성영역을 정의한 후 전표면상에 제1절연막(2)을 형성하고, 활성영역상측에 선택영역의 제1절연막(2)을 일정폭으로 제거하여 패터닝하는 공정, 상기 패터닝 공정에 의해 노출된 제1도전형기판(1)상에 얇은 제2절연막(3)을 형성한후 문턱전압조절을 위해 이온주입하는 공정, 제2연막(3)을 제거하고 노출된 제1도전형 반도체 기판(1)상에 게이트 산화막(4)을 형성한 후 제1절연막(2)의 패턴내에 게이트 전극(5)을 형성한다음, 제1절연막(2)을 에치-백하여 제거하는 공정, 노출된 전표면상에 제3절연막(6)을 형성하고 이온주입하여 제1도전형 반도체 기판(1)에 제2도전형의 저농도 불순물영역(7)을 형성하는 공정, 상기 제3절연막(6)을 제거한후, 절연막을 전표면에 형성하고 에치백하여 측벽절연막(8a,8b)을 형성하는 공정, 게이트 전극(5)과 측벽절연막(8a,8b)를 마스크로하여 제2도전형의 고농도 불순물을 이온주입하여 소오스/드레인 영역(9,10)과 LDD영역(7a,7b)을 형성하는 공정, 노출된 전표면상에 차례로 제1,2,3감광막(11,12,13)을 형성하고 제3감광막(13)을 게이트 전극(5)의 상측부터 소오스 영역(9)상측까지의 일정폭을 갖도록 포토공정으로 현상한후 제2감광막(12)을 건식에치하여 게이트 전극(5)의 표면까지 제거하는 공정, 노출된 소오스측 측벽절연막(8b)를 제거하고, 이온주입공정을 수행하여 소오스 영역(9)에 접합LDD영역(7b)에 제1도전형 불수물을 소오스영역(9)의 접합깊이와 비슷한 깊이의 저농도 불순물 영역으로 할로영역(14)를 형성하는 공정을 차례로 실시함을 특징으로 하는 트랜지스터의 제조방법.
- 제2항에 있어서, 측벽절연막(8a,8b)은 TEOS(Tetra Ethyl Ortho Silicate)로 형성함을 특징으로 하는 트랜지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1993
- 1993-08-16 KR KR93015798A patent/KR960016485B1/ko not_active IP Right Cessation
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