KR0161232B1 - 액티브 매트릭스 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 액티브 매트릭스 기판의 제조 방법에 관한 것으로 보다 구체적으로는 액티브 매트릭스 기판의 제조 방법에 있어서, 제 2 반도체층, 예를 들면, N+비정질 실리콘층의 증착 공정단계이전에 HF 세척·린스/ 건조공정단계에서 발생하는 워터 마아킹(water marking) 문제을 해결할 수 있는 방법에 관한 것이다. 본 발명은 투광성 기판상의 특정영역에 불투광성 재료로 이루어진 게이트 전극을 형성하는 단계; 상기 기판표면의 노출면 및 게이트 전극에 제 1 절연체층을 피복하는 단계; 상기 제 1 절연체층의 특정영역에 제 1 반도체층을 형성하는 단계; 상기 제 1 반도체층의 게이트 전극상의 일부에 패시베이션층을 형성하는 단계; 상기 제 1 반도체층을 상부에 제 2 반도체층을 형성하는 단계 및 상기 반도체층들의 소오스 전극 및 드레인 전극을 순차적으로 형성하는 단계를 포함하는 액티브 매트릭스 기판의 제조방법에 있어서, 상기 패시베이션층을 형성하는 공정단계와 제 2 반도체층을 형성하는 공정단계사이에 상기 패시베이션층의 상부표면에 소수성을 부여하기 위하여, 상기 패시베이션층상에 소수성 피복층을 형성하는 공정 단계가 추가로 포함되는 것을 특징으로 한다.
Description
제1도(a) 내지 (b)는 종래의 액티브 매트릭스 기판을 형성하는 공정 단계를 설명하기 위한 단면도.
제2도(a) 내지 제2도(g)는 본 발명의 일 실시예에 있어서의 액티브 매트릭스 기판의 제조방법을 도시한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 투광성 기판 2 : 게이트 전극
3 : 제 1 절연층 4 : 제 1 반도체층
5 : 패시베이션층 6 : 소수성 피복층
7 : 제 2 반도체층
본 발명은 액티브 매트릭스 기판의 제조 방법에 관한 것으로 보다 구체적으로는 액티브 매트릭스 기판의 제조 방법에 있어서, 제 2 반도체층, 예를 들면, N+비정질 실리콘층의 증착 공정단계이전에 HF 세척·린tm/ 건조공정단계에서 발생하는 워터 마아킹(water marking) 문제을 해결할 수 있는 방법에 관한 것이다.
최근, 표시장치에의 응용을 목적으로 투광성 기판상에 박막 트랜지스터(이하 TFT 로 약칭함)를 형성하는 액티브 매트릭스 기판의 개발이 활발하다.
이러한 액티브 매트릭스 기판의 형성방법을 제1도에 의거하여 이하 설명한다.
제1도(a)는 종래의 액티브 매트릭스 기판의 제조공정중 투광성 기판상에 게이트 전극, 게이트 절연층, 제 1 반도체층 및 패시베이션층이 순차적으로 형성된 액티브 매트릭스 기판의 단면도이고, 제1도(b)는 종래의 액티브 매트릭스 기판의 제조공정중 패시베이션층을 형성한 후, 제 1 반도체층및 패시베이션층상에 제 2 반도체층이 형성된 액티브 매트릭스 기판의 단면도이다.
투광성 기판(1)상에 불투광성의 도전체박막(예를 들면 Cr : 막 두께 약 100㎚)을 스퍼터링법으로 증착하고 원하는 패터닝에 의해 게이트 전극(2)을 형성한다. 플라즈마 CVD 법에 의해 게이트 절연체층(제 1 절연체층, 예를 들면 질화규소(SiN4) : 막두께 약 380 ㎚)(3), 제 1 반도체층(예를 들면, 비정질 실리콘: 막 두께 약 50 ㎚)(4)및 패시베이션층(예를 들면 질화규소: 막 두께 약 80 ㎚)(5)을 순차적으로 적층한다. 다음에, 게이트 전극(2)상의 일부만을 남기고 패시베이션층(5)을 에칭한다. 그리고나서, 다시 플라즈마 CVD법에 의해 제 2 반도체층(예를 들면, 인을 첨가한 저저항의 비정질 실리콘: 막 두께 약 50 ㎚(7)을 적층한다.
그러나, 상술한 바와 같은 패시베이션층(5)을 '에치-스톱퍼(etch-stopper)' 로 이용하는, 현재 대부분 사용하는 방식은 제 2 반도체층(7), N+비정질 실리콘 증착 공정단계이전에 HF 세척·린스/ 건조공정단계에서 워터 마이킹 문제가 발생하였다. 이는 N+비정질 실리콘 증착 공정단계이전에 투광성 기판(1)위에 형성되어 있는 박막들이 각각 소수성의 제 1 반도체층(4), 즉 비정질 실리콘 박막과 친수성의 패시베이션층(5), 즉 질화규소 박막이기 때문이다. 따라서 린스/건조 방법에 있어서 공정조건을 결정하는데 매우 어려움이 있었고, 그 조건에서 약간만 벗어나도 엄청난 워터 마아킹 문제가 발생하였다. 이 경우에는 제 2 반도체층(7), N+비정질 실리콘층이 벗겨지는 문제점이 발생하고, 그 결과 데이타 버스배선이 단락되는 현상이 발생하였다.
따라서, 본 발명은 상기 문제점을 고려하여, 에칭 스톱퍼인 친수성의 질화규소막상에 소수성의 재료를 형성하여 워터 마아킹 문제를 해결할 수 있는 액티브 매트릭스 기판을 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 예를 들면, 투광성 기판상에, 상기 기판표면의 특정영역을 피복하는 불투광성 재료로 이루어진 게이트 전극과, 상기 기판표면의 노출면 및 게이트 전극을 피복하는 제 1 절연체층과, 상기 제 1 절연체층상의 특정영역을 피복하는 제 1 반도체층과, 상기 제 1 반도체층의 게이트 전극상의 일부에 형성된 패시베이션층과, 상기 패시베이션층이 형성된 제 1 반도체층을 피복하는 제 2 반도체층 및 상기 반도체층들의 소오스 전극 및 드레인 전극을 순차적으로 형성하는 액티브 매트릭스 기판의 제조방법에 있어서, 상기 패시베이션층을 형성하는 공정단계와 제 2 반도체층을 형성하는 공정단계 사이에 상기 패시베이션층의 상부에 소수성 피복층을 형성하는 공정단계가 추가로 포함되는 것을 특징으로 한다.
바람직하게는, 상기 소수성 피복층은 비정질 실리콘층이며, 보다 바람직하게는 N+비정질 실리콘층이다.
이하, 본 발명의 일 실시예를 제2도에 의거하여 상세히 설명한다.
제2도에 있어서, 제1도와 동일 부호는 동일 또는 상당부분을 나타낸다.
우선, 상기 투광성 기판(1)상에 불투광성의 도전체박막(예를 들면 Cr : 막 두께 약 100㎚)을 스퍼터링법으로 증착하고 원하는 패터닝에 의해 게이트 전극(2)을 형성한다(제2도(a)).
플라즈마 CVD 법에 의해 게이트 절연체층(제 1 절연체층, 예를 들면 질화규소(SiN4) : 막두께 약 380 ㎚)(3)및 제 1 반도체층(예를 들면, 비정질 실리콘: 막 두께 약 50 ㎚)(4)을 순차적으로 적층한다(제2도(b)).
그 후, 제 1 반도체층(4)상에 패시베이션층(예를 들면 질화규소: 막 두께 약 80 ㎚)(5)을 적층하고, 다음 챔버에서 상기 패시베이션층(5)상에 소수성 피복층, 예를 들면 비정질 실리콘층(6)을 얇게 증착시킨다. 여기서 소수성 피복층(6)의 두께는 상기 패시베이션층(5)의 상부 표면에 소수성을 부여할 정도이면 무방하다(제2도(c)).
다음에, 포토레지스트 패턴을 이용하여 패시베이션층(5)과 비정질 실리콘층(6)을 함께 게이트 전극(2)상의 일부만을 남기고 에칭제거하고 이 레지스트를 제거한다(제2도(d)).
그리고나서, 후술하는 제 2 반도체층(7), 예를 들면 N+비정질 실리콘을 형성하는 공정단계이전에 HF 세척·린스/ 건조공정을 실시한다. 본 실시예에서는 친수성의 패시베이션층(5)의 표면에 비정질 실리콘층(6)으로 피복하여 그 표면에 소수성을 부여함으로써, 제 1 반도체층(4)과 동일한 소수성으로 되어, HF 세척·린스/건조공정에 있어서 공정조건을 결정하기가 극히 용이하고, HF 세척·린스/건조공정을 실시한 후에 제 1 반도체층(4)의 표면및 비정질 실리콘층(6)의 표면상에 워터 마이크가 발생하는 현상을 방지할 수 있다.
그 후, 다시 플라즈마 CVD법에 의해 제 2 반도체층(예를 들면, 인을 첨가한 저저항의 비정질 실리콘: 막 두께 약 50㎚)(7)을 적층하고, 그 후 포지티브 포토레지스트(8)를 피복한다. 이 포토레지스트(8)를 프리베이킹한 후, 게이트 전극(2)을 마스크로 하여 투광성기판(1)의 이면으로부터 자외선(9)을 조사한다. 여기서 제 2 반도체층은 N+비정질 실리콘이면 어느 것이라도 무방하다(제2도(e)).
기판상의 레지스트를 현상하면 게이트전극(2)에 해당하는 부분을 제외하고는 레지스트가 제거된다. 레지스트를 포스트 베이킹(post baking)한 후, 이 레지스트를 에칭 마스크로 하여 제 1 반도체층(4)과 제 2 반도체층(7)의 노출부를 에칭제거한다(제2도(f)).
이 레지스트를 제거한 후 투명한 도전재(예를 들면, 산화인듐주석(ITO): 막 두께 약 400㎚)로 이루어진 박막을 형성하고 패터닝함으로써 드레인 전극(10), 소오스 전극(11)및 화소 전극(12)을 형성한다. 여기서 드레인 전극, 소오스 전극 및 화소 전극은 각각 형성해도 무방하다(제2도(g)).
상기한 바와 같은 공정단계에 의하여 액티브 매트릭스 기판이 완성된다.
본 실시예에서 나타낸 바와 같이, 친수성의 패시베이션층(5)의 형성공정단계이후, 제 2 반도체층(7)의 형성단계이전에, 상기 친수성의 패시베이션층(5)상에 소수성의 비정질 실리콘을 형성하는 공정을 부가적으로 포함함으로써, 상부에 제 2 반도체층(7)이 형성될 박막들, 즉 제 1 반도체층(4)과 비정질 실리콘층(6)이 모두 소수성으로 되어, 제 2 반도체층(7)의 형성단계이전의 린스/건조 공정단계에서 그 공정조건을 결정하는데 매우 용이하고, 워터 마아크가 발생하지 않음으로써, 제 2 반도체층(6), N+비정질 실리콘층이 벗겨지는 문제점이 방지되며, 그 결과 데이타 버스배선이 단락되는 현상을 방지할 수 있다.
본 실시예에서는 게이트 전극 재료로서, Cr, Ta, Ti, Mo, Ni 및 Ni-Cr 또는 이들의 금속규화물을 사용할 수 있다. TFT의 게이트 전극 재료로서 사용될 수 있다면, 어떠한 불투광성 도전재라도 이용할 수 있다.
게이트 절연체층 및 패시베이션층의 재료로서는 질화규소이외에 산화규소, 금속산화물등의 투광성 절연체를 사용할 수 있다. 제 1, 제 2 반도체층으로서, 비정질 실리콘, 또는 인을 첨가한 비정질 실리콘을 사용하였지만, 필요한 TFT 특성을 얻을 수 있는 반도체재료라도 사용할 수 있으며, 예를 들면, 다결정 실리콘 또는 재결정화된 실리콘을 사용할 수 있다. 화소 전극의 재료로는 InOx, SnOx 또는 이들의 혼합조성의 투광성 도전재료(ITO)를 사용할 수 있다. 또 소오스 전극및 드레인 전극의 재료로서는 각종 도전 재료(Al, Mo, Ni 등의 금속 또는 이들의 규화물)을 사용할 수 있다. 이 경우, 소오스및 드레인 전극은 단층 또는 복층의 어느 것으로도 형성할 수 있다. 본 실시예에서는 패시베이션층상에 형성한 소수성 피복층 재료로서 비정질 실리콘을 사용하였으나, 상기 패시베이션층의 상부표면에 소수성을 부여할 수 있는 재료라면 어떠한 재료도 가능하며 특히 N=비정질 실리콘을 사용할 수도 있다.
여기서는 본 발명의 특정한 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서 이하의 특허청구의 범위는 본 발명의 진정한 정신과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (3)
- 투광성 기판상의 특정영역에 불투광성 재료로 이루어진 게이트 전극을 형성하는 단계; 상기 기판표면의 노출면 및 게이트 전극에 제 1 절연체층을 피복하는 단계; 상기 제 1 절연체층의 특정영역에 제 1 반도체층을 형성하는 단계; 상기 제 1 반도체층의 게이트 전극상의 일부에 패시베이션층을 형성하는 단계; 상기 제 1 반도체층을 상부에 제 2 반도체층을 형성하는 단계 및 상기 반도체층들의 소오스 전극 및 드레인 전극을 순차적으로 형성하는 단계를 포함하는 액티브 매트릭스 기판의 제조방법에 있어서, 상기 패시베이션층을 형성하는 공정단계와 제 2 반도체층을 형성하는 공정단계사이에 상기 패시베이션층의 상부표면에 소수성을 부여하기 위하여, 상기 패시베이션층상에 소수성 피복층을 형성하는 공정 단계가 추가로 포함되는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
- 제1항에 있어서, 상기 소수성 피복층은 비정질 실리콘층인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
- 제2항에 있어서, 상기 비정질 실리콘층은 N+비정질 실리콘층인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
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