JPS62295465A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は薄膜半導体装置に係り，％に液晶などを用いる
ディスプレイの駆動，制御に好適な，アクティブマトリ
クス方式を構成するための薄膜トランジスタに関する。

〔従来の技術〕

近年、液晶を用いるディスプレイなどでは、各画素の液
晶を駆動するために、各画素ごとに薄膜トランジスタ（
Ｔｈ１ｎ　Ｆｌｌｍ　Ｔｒａｎｓｉｓｔｏｒ　：以下、
ＴＰＴ　　と略する）を組合わせたアクティブマ）　Ｉ
Ｊクス方式が用いられている。

このＴＰＴは、普通１石英基板上に成長した多結晶シリ
コン（以下、Ｐｏ１ｙ−８１と略する）か。

あるいはガラス基板１番と成長したアモルファスシリコ
ン（以下、ａ　−８１と略する）中に形成される・ はじめにＰｏ１ｙ　−８１ＴＰＴについて述べる。第２
図にその断面構造を示す。この製造工程は以下のようで
ある。

石英製の基板ｌ上に、モノシラン（８１Ｈ４）を原料と
して、減圧ＣＶＤ法により６４０℃の温度でＰｏ１ｙ　
−８ｉ　　を形成する・この膜をホトエツチングしてア
イランド２を形成した後、ＣＶＤ法により、ゲート絶縁
膜５および表面絶縁膜５Ａ用のＳｔＯ，を堆積させる。

その後、減圧ＣＶＤ法により、ゲート電極６用のＰｏ１
ｙ　−８ｉ　　を堆積させる。ホトエツチングの後、リ
ンをイオン打込みしてソースとドレイン領域３，４を形
成する。つゾいて、パシベーシ曹ン膜９用のＰＳＧ　（
Ｐｈｏｓｐｈｏ　８ｉ１ｉｃａｔｅ　Ｇｌａｓｓ　）と
ソース、ドレイン電極７．８用のｋＡを＃着してＴＰＴ
　　が完成する。

次に、ａ−８ｉＴＦＴ　　について述べる。第３図にそ
の断面構造を示す。これは通常逆スタガー構造である。

その製造工程の概要は以下のとおりである◎ ガラス製の基板ｌ上にゲート電極６用のクロム（Ｏｒ）
を堆積した後、プラズマＣＶＤ法により。

ゲート絶縁膜５用の５ｔＯ２，真性半導体−）層２゜ｎ
＋層を連続して堆積する。

つりいて、前記ｎ　層のホトエツチングによりソースと
ドレイン領域３．４を形成した後、パシベーシ曹ン膜と
配線用ｋＡ　（図示は省略）を蒸着すると、ＴＰＴが完
成する。

なお、前記従来技術に関連する文献としては、次のもの
がある。

（１）　　ＮＩＫＫｌｉｌＩ　　ＥＬＢＣＴＲＯＮＩＣ
８１９８４，９，１０第２１１Ｊｊ ＋２）ＮＩＫＫＢＩ　ＥＬＢＣＴＲＯＮＩＣ８１９８４
，１１，１９第２０９頁 〔発明が解決しようとする間亀点〕 上記従来技術のＰｏ１ｙ　−８１ＴＰＴは、比較的大き
なキャリア移動度（約１０ｃｄ／Ｖ−８）が得られるも
のの、第５図に点線で示したように、逆方向はね上り電
流、すむわち、ｎチャネルＴＰＴの場合。

ゲート電極に負の電圧を印加したときのリーク電流が大
きいという問題点がある。

このため、これをアクティブマトリクス方式の液晶ディ
スプレイに用いる場合、走査線と信号線の電位差によっ
ては１本来駆動すべきでないＴＦ’Ｉ’がオンとなって
対応液晶が発光してしまい、ディスプレイに明るい線欠
陥などが表れる場合がある◎この線欠陥は画面全体を見
苦しい不鮮明なものにしている。

また、上記した従来技術のａ−８ｉＴＦＴの場合。

逆方向はね上り電流はＰｏ１ｙ　−８ｉ　ＴＦＴに比べ
て小さいが、キャリア移動度が約０．ｌｃｄ／Ｖ＠８　
と小さく、また、光照射によるリーク電流が大きいなど
の問題がある。

このためｓ　　＊　−８１ＴＰＴはＰｏ１ｙ　−８ｉ　
ＴＰＴに比べて、その用途が大幅に制限されている上、
ディスプレイの応答速度が小さく、また信頼性も低い状
態である。

本発明の目的は、キャリアの移動度が大きく。

かつ、逆方向はね上り電流の小さい高信頼性ＴＰＴを提
供し、ひいては応答が速く、欠陥のない鮮明なディスプ
レイを実現することである。

〔問題点を解決するための手段〕

上記目的は、ＴＰＴのチャネル領域をＰｏ１ｙ　−８ｉ
　　（微結晶８１も含む；以下同じ）で形成し。

ソースとドレイン領域をａ−８！　　で形成すると共に
、これら領域の接合をａ−８ム　内に形成することによ
って達成される。

本構成をさらに具体的に述べると次のようになる。すな
わち、ｎチャネルＴＰＴの場合ソースとドレイン領域を
共にｎ　層と１層の積層ａ−８１で形成し、チャネル領
域を」層Ｐｏ１ｙ−８ｉで形成する。五層をπ層番こ変
えても本質的には同じである。

ソース・チャネル・ドレインの各半導体領域を構成する
半導体の導電型と材料の組合せは　、＋層（ａ−８ｉ）
−ｉ（π）層（ａ　−８１）　−ｉ（π）層（Ｐｏｌｙ
−８ｉ）−１（π）層（ａ−８ｉ〕−ｎ＋層（ａ−８ｉ
）　　となる。また、ｐチャネルＴＰＴの場合は、９層
（ａ−８４）−ｉ（ν）層（ａ−Ｓｔ）−ｉ（ν）層（
Ｐｏｌｙ−８１）−ｉ（り層［１ａ−８ｉ）−ｐ土層［
ａ−８１］となる。

〔作用〕

本発明の作用を、ｎチャネルＴＰＴにおいて。

ソースを負に、ドレインをアースに接地した場合につい
て述べる。

第４図に示すようにソースとチャネル間は順バイアス、
チャネルとドレイン間は逆バイアスであるので、ソース
とドレイン間の電圧はチャネルとドレイン間の空乏層を
広げでいる。

ゲートに正電圧を印加するとソースとチャネル領域間の
ポテンシャル障壁が小さくなり、ソースから電子の注入
が生じ５通常のソース、ドレイン電流”８Ｄ　　が流れ
る。反対に、ゲートに負電圧を印加すると、チャネル−
ドレイン間の空乏層は一段と広がる。

従来例では、空乏層中のＰｏ１ｙ　−８１結晶粒界にあ
る局在準位を通して電子と正孔が生じ、大きな生成電流
（（ｌｅｎｅｒａｔｉｏｎ　ｃｕｒｒｅｎｔ　：　Ｉｇ
　）　が流れ、リーク電流の原因となっていた。ゲート
に印加する電圧を大きくしていくと、空乏層の広がりも
大きくなり％　Ｉｇも増加する。

本発明では、上記空乏層をａ−８１中に閉じこめた。ｍ
−８ｉ　　中には原子数にして約１５％の水素が含まれ
ていて、これがａ−８１の局在準位を埋めている。また
、多量に含まれた水素原子のためａ−８１のバンドギャ
ップはＰｏ１ｙ　−８ｉ　　の１、　ｌ　ｅＶ　　に比
べ１．７ａＶ　まで大きくなっている。

このように、ａ−８ｉ　では、水素原子のパシベーシ曹
ン効果と大きなバンドギャップのため、生成電流Ｉｇが
小さく抑えられる。

また、ａ−８ｉ　中の１層は、ソースとドレイン間、あ
るいは、ゲートとドレイン間の電圧によって生じた空乏
層内にあり、大きな′電界のために。

この領域に注入されたキャリアの速度は大きい０以上の
ように、本発明のＴＰＴの応答速度はＰｏ１ｙ　−８１
ＴＥＴの応答速度と同様に大である。

〔実施例〕

以下１本発明の一実施例を説明する。第１図は本発明の
ＴＰＴの断面図である。

はじめに製造工程について説明する。

基板ｌは歪温度６６０℃のガラス板である。基板ｌを６
４０℃に保ち、水素で１０％に希釈したモノシランガス
を原料として、減圧ＣＶＤ法により、圧力０．８　Ｔｏ
ｒｒで％１５００Ａの１層Ｐｏ１ｙ−ｓｉ膜（チャネル
領域２）を堆積する。

次に、プラズマＣＶＤ法により、ソースおよびドレイン
領域３，４となる五層（ａ−８＋）３ａ。

４ａとｎ層（ａ−８１）３ｂ、４ｂ　をそれぞれ７００
人、３００Ａ　連続形成する。

ホトエツチングによって、ソースおよびドレイン領域３
，４を形成した後、ＣＶＤ法により、ゲート絶縁膜５用
の８１０．を、前記各領域の上に堆積させる。ホトエツ
チングによってソースおよびドレイン電極用開口を形成
した後、ゲート電極６およびソース、ドレイン電極７．
８用のＡｔを蒸着する。

次に１本発明の詳細な説明する。ドレイン４を接地し、
ソース３を一５ｖに保った状態で、ゲート電極６に印加
する電圧Ｖ。に対するソースとドレイン間の電流工ＳＤ
を調べる。

この場合のＴＰＴのエネルギーバンド構造図を第４図に
示す。図において８．Ｇ、Ｄはそれぞれソース領域、ゲ
ート下のチャネル領域、およびドレイン領域をあられし
ている。

この図から分るように、ソースとチャネル間は順バイア
ス、チャネルとドレイン間は逆バイアスであるので、ソ
ースとドレイン間の電圧はチャネルとドレイン間の空乏
層を広げている。

ゲート電極６に正電圧を印加すると、ソースおよびチャ
ネル領域間のポテンシャル障壁が小さくなり、ソースか
ら′電子の注入が始まるので、通常の■８Ｄが流れる。

また、印加する電圧を大きくすると、　Ｐｏ１ｙ　−Ｓ
ｉ層すなわちチャネル領域２に形成されるｎチャネル幅
が増加し、電流■８Ｄも増加する。

このとき、　Ｔｌｉ’Ｔ　の電界効果移動度は約１０ｉ
／■・Ｓであり、キャリアの移動度は主としでＰｏ１ｙ
−８ｉ　　よりなる１層によって決められていることが
わかる。

次に、ゲート電極６に負電圧を印刀口し、その値を増大
していくと、ソース３とチャネル領域２間のポテンシャ
ル障壁は増加し、ソース３からの電子の注入は段々と起
こりにくくなる。

また、チャネル領域２とドレイン４間の空乏層幅は広が
っていくが、この空乏層はａ−８ｉ中にある。したがっ
て、水素原子による局在準位のパシベーション効果と、
１．７ｅＶという広いバンドギャップのために、生成電
流Ｉｇは低く抑えられる。このため逆方向はね上り電流
も小さくなる。

この様子をｖｇ５図に実線で示す。逆方向リーク電流は
１点線の従来例に比べて約２ケタ小さくなっていること
がわかる。

本実施例のＴＦＩＴを用いてアクティブマトリクス方式
のディスプレイを形成すると、応答が速く。

しかも明るい線欠陥のない鮮明な画像が得られる・第６
図に本発明の他の実施例を示す。本実施例は逆スタガー
構造６と本発明を適用したものである＠基板ｌとしては
歪温度５８０℃のガラス板を用いている。ゲート電極（
クロム）６を形成した後。

チッ化膜５．Ｐｏ１ｙ−８１の１層２．ａ−８１の１１
１４３ｍ。

４ａ、ａ−８１のｎ＋１−の３ｂ、４ｂ　の４層をプラ
ズマＣＶＤ法で形成している。プラズマＣＶＤ装置は３
室連続形成型のものである。

Ｐｏ１ｙ　−８ｉの１層２とａ−８ｉの１１＠　３　ａ
　、　４　ａの２層は、同じチャンバーで形成する。こ
の場合。

Ｐｏ１ｙ　−８ｉを形成するときは基板温度を４５０℃
。

高周波電力を０．８　Ｗ／−とし、ａ−８ｉ　　を形成
するときは基板温度を３００℃、高周波電力を０、　ｌ
　Ｗ／ｃｔＡ　　とする。

本実施例の動作は、前述の第１の実施例の場合と同様で
ある。本実施例による発明者らの実験では、’１’ＦＴ
の電界効果移動度Ｊ度は５ｄ／Ｖ−８が得られた。また
、ｖｏと”８Ｄ　　との関係では逆方向のはね上り電流
も小さかった・ 本実施例のＴＰＴを用いてディスプレイを形成すると、
応答速度が速く、欠陥のない鮮明な画１象が得られる。

〔発明の効果〕

本発明によれば、ＴＰＴの電界効果移動度をそこなうこ
となく、逆方向リーク電流を従来の値に比べ２桁以上低
減できる。ひいては、応答速度が速く、欠陥のない鮮明
な画像を得ることができる・

【図面の簡単な説明】

第１図は本発明の一実施例のＴＰＴの断面図。 第２図は従来例のＴＰＴの断面図、第３図は従来例の他
のＴＰＴの断面図、第４図は本発明の一実施例のＴＰＴ
のバンド構造図、第５図は本発明の一実施例のＴＰＴの
Ｖ。−■、特性図、第６図は本発明の他の実施例のＴＰ
Ｔの断面図である。 １・・・基板、２・・・チャネル領域、３・・・ソース
、３　ｍ−ソース（１層（ａ−８１））、　　３ｂ−ソ
ース（ｎ＋又はｐ層（ａ−８１））−４・・・ドレイン
、４　ａ−ドレイン（１層（ａ−８１）Ｌ４　ｂ　・・
・ドレイン（ｎ＋又は一層（ａ−ｓｔ：））ａ５・・・
ゲート絶縁膜、６・・・ゲート電極、７・・・ソー第　
　１　　図 スミ極、８・・・ドレイン電極、９・・・パッジベージ
冒ン膜 代理人　弁理士　　平　　木　　道　　人第　　３　　
図 第　　２　　図 第　　４　　図

Claims (3)

【特許請求の範囲】
1. （１）絶縁性基板と、前記基板上に形成されたチャネル
   領域と、前記チャネル領域に接し、かつ互いに対向する
   端縁を有するように形成されたソースおよびドレイン領
   域と、絶縁膜を介して前記チャネル領域に対向するよう
   に形成されたゲート電極と、前記ソースおよびドレイン
   領域に導電接触されたソースおよびドレイン電極とを有
   する薄膜半導体装置において、 前記ソースとドレイン領域を、 チャネル領域に比べてバンドギャップの大きな材料で形
   成すると共に、 これら両領域の、前記チャネル領域から遠い側が一導電
   型の高不純物濃度領域であり、前記チャネル領域に接す
   る側が真性または前記一導電型の低不純物濃度領域であ
   る、２層構造に形成したことを特徴とする薄膜半導体装
   置。
2. （２）前記チャネル領域は多結晶または微結晶シリコン
   で形成され、前記ソースおよびドレイン領域はアモルフ
   ァスシリコンで形成されたことを特徴とする前記特許請
   求の範囲第１項記載の薄膜半導体装置。
3. （３）前記チャネル領域は真性または低不純物濃度半導
   体層であることを特徴とする前記特許請求の範囲第１項
   または第２項記載の薄膜半導体装置。