JPH0380569A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、密着イメージセンサや液晶デイスプレィの駆
動回路等に用いられる薄膜トランジスタに関するもので
ある。

（従来の技術） 従来、このような分野の技術としては、第２図に示すよ
うなものがあった。以下、その構成を図を用いて説明す
る。

第２図は、従来の薄膜トランジスタ、（以下、ＴＰＴと
いう）の−椙成例を示す断面図である。

このＴＰＴは絶縁基板１を有しており、その絶縁基板１
上にはゲート電＠２が形成されている。

ゲート電極２上の周囲には絶縁Ｍ３が、例えばアモルフ
ァスシリコン窒化１ｉ（ａ−３ｉＮｘ）あるいはアモル
ファスシリコン酸化膜（ａ−８ｉＯ２〉によって形成さ
れている。絶縁Ｎ３上には、非晶質半導体である水素化
アモルファスシリコン（ａ−８ｉ：Ｈ）、または多結晶
シリコン（ｐ。

１ｙ−８ｉ）等から戒る真性半導体Ｎ４が形成されてい
る。

真性半導体層４上には、ｎ”　−８ｉ膜からなるオーミ
ック接合層５が形成されており、ゲート電極２の上方位
置においてオーミック接合Ｎ５は二分されている。二分
されたオーミック接合層５上には、それぞれアルミニウ
ム（ＡＩ＞等がら成るソース電極６及びドレイン電極７
が形成されておリ、これらによって所定のＴＰＴが構成
されている。

次に、動作を第３図を参照しつつ説明する。

第３図は第２図のＴＰＴのバンドダイアグラムである。

このバンドダイアグラムは、フェルミレベル１１．１２
を有している。ゲート電極２にバイアス電圧を印加する
と、フェルミレベル■１は、フェルミレベル１２に対し
てそのエネルギーレベルが下がる。さらに、絶縁層３の
エネルギーバンド１３と真性半導体層４のエネルギーバ
ンド１４との間に、エネルギー差が生じ、そのエネルギ
ーバンド１３．１４の上部（伝導帯）及び下部（価電子
帯〉のそれぞれに、エネルギー勾配が生じる。その勾配
が生じたエネルギーバンドエ４上部（伝導帯〉の、エネ
ルギーバンド１３との境付近はエネルギーレベルが低く
なる。そのため、ゲー１へ電極２にバイアス電圧を印加
することにより、半導体層４に形成されるチャネルに誘
起されるキャリアは、主にここを走行する。ゲート電極
２を制御することによって、該ＴＰＴをオン・オフ動作
させることができる。

（発明が解決しようとする課題） しかしながら、上記構成のＴＰＴでは次のような課題が
あった。

（ａ）　　真性半導体層４をａ−３ｉ：Ｈで構成した場
合、ａ−３ｉ：Ｈはその原子配列、即ち結晶Ｗ４：ｉｉ
が不規則であり、その中を走行するキャリアの移動度が
小さく、高速動作に適さない。

（ｂ）　　ａ−８ｉ：Ｈで形成された真性半導体層４と
、ａ−８ｉＮｘあるいはａ−３ｉ０２等から成る絶縁層
３との界面には、真性半導体層４及び絶縁層３の構成材
料の相違等により、製造上において格子欠陥が生じるこ
とが多い。真性半導体層４を走行するキャリアが、この
格子欠陥に捕獲（トラップ）されると、そこに電荷が蓄
積され、内部電界が発生する。この内部電界により、Ｔ
ＰＴのしきい値が変動し、誤動作が生じてしまう。

（Ｃ）　　真性半導体層４をｐｏｌｙ−３ｉで形成した
場合、ｐｏｌｙ−８ｉの移動度はａ−３ｉ：Ｈに比べて
高いため、高速動作には向いている。

しかし、オフ電流、即ちゲート電＠２にバイアス電圧が
印加されていない時に真性半導体層４に流れる電流が大
きくなってしまう。これは、ｐｏｌｙ−３ｔで形成され
た真性半導体層４のエネルギーバンド１４のバンドギャ
ップ（伝導帯及び価電子帯間のエネルギーギャップ〉で
は、キャリアが価電子帯から伝導帯へ励起しやすいため
である。

本発明は前記従来技術が持っていた課題として、真性半
導体層を形成する場合、ａ−３ｉ：Ｈでは高速動作が得
にくい点、ａ−３ｉ：Ｈと絶縁層との界面でキャリアの
トラップが発生してしきい値の変動が生じる点、ｐｏｌ
ｙ−３ｉではオフ電流が高くなってしまう点について解
決したＴＰＴを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、チャネル形成用の
半導体層と、前記半導体層に所定間隔隔てて形成された
ソース電極及びドレイン電極と、絶縁層を介して前記半
導体層中のチャネル形成を制御するゲート電極とを、絶
縁基板上に形成した薄膜トランジスタにおいて、前記半
導体層を次のように構成したものである。

即ち、前記半導体層は、非晶質半導体層と単結晶シリコ
ン層または多結晶シリコン層とを交互に積層状態に形成
した多層膜構造で構成されている。

（作用） 本発明によれば、以上のようにＴＰＴを構成したので、
半導体層に設けた単結晶シリコン層または多結晶シリコ
ン層は、半導体層の移動度を高めるように働き、高速動
作を実現する。さらに、その単結晶シリコン層または多
結晶シリコン層の膜厚を、熱電子の発生率が最小になる
ように設定することにより、オフ電流の低減が図れる。

半導体層に設けた非晶質半導体層は、単結晶シリコン層
または多結晶シリコン層にキャリアを封じ込めるように
働く。さらに、その非晶質半導体層の膜厚を、単結晶シ
リコン層または多結晶シリコン層間のトンネル効果が得
られるように設定することにより、複数積層された単結
晶シリコン層または多結晶シリコン層間のキャリアの移
動が可能になり、オン電流を大きくすることができる。

絶縁層に接する半導体層を、非晶質半導体層で構成する
ことによって、キャリアが走行する単結晶シリコン層ま
たは多結晶シリコン層が、その界面に格子欠陥を有する
絶縁層と直接に接することを回避でき、キャリアのトラ
ップによるしきい値の変動を防止できる。

したがって、前記課題を解決できるのである。

（実施例） 第１図は本発明の第１の実施例を示す逆スタガー型薄膜
トランジスタ（ＴＦＴ）の断面図である。

このＴＰＴは、ガラス等から成る絶縁基板２１上に形成
されている。絶縁基板２１上にはタンタル（Ｔａ）から
成るゲート電極２２が形成されている。そのゲート電極
２２の周囲には、ａ−８ｉＮｘから成る絶縁層２３がプ
ラズマＣＶＤ法あるいは反応性スパッタ法等により被着
されている。

絶縁層２３上には、半導体層２４がプラズマＣＶＤ法あ
るいは反応性スパッタ法等によって形成されている。こ
の半導体層２４は、例えば膜厚５０人程度以下の、ａ−
３ｉ：８層２５と、例えば膜厚１００六程度以下の、ｐ
ｏｌｙ−３ｉ層２６とが交互に複数積層された構造を有
している。例えば、絶縁層２３に接する半導体層２４の
層は、ａ−８ｉ：８層２５で構成されている。さらに、
半導体層２４の上部にはｎ−ａ−８ｉあるいはｎ　　−
ｐｏｌｙ−３ｉから戒るオーミック接合層２７が形成さ
れている。オーミック接合層２７は、ゲート電極２２の
上方位置において二基され、二基された一方の上にはソ
ース電極２８が、他方の上にはドレイン電極２つがそれ
ぞれ形成されている。

次に、動作を第４図を参照しつつ説明する。

第４図は第１図のＴＰＴのバンドダイアグラムである。

このバンドダイアグラムは、フェルミレベル３１．３２
を有している。ゲート電極２２にバイアス電圧を印加す
ると、フェルミレベル３１及び３２間にエネルギーレベ
ル差が生じる。すると、ゲート電極２２側のフェルミレ
ベル３１が、フェルミレベル３２に比べて低くなると共
に、絶縁層２３のエネルギーバンド３３と半導体層２４
のエネルギーバンド３４との間にエネルギーレベル差が
生じる。さらに、エネルギーバンド３３．３４の上部（
伝導帯）及び下部（価電子帯〉のそれぞれにエネルギー
勾配が生じる。

前記のように、ゲート電極２２にバイアス電圧を印加し
、エネルギーバンド３４にエネルギー勾配が生じると、
そのエネルギー勾配に準じたエネルギーレベルを有する
複数の、伝導帯の井戸層３５及び価電子帯の井戸層３６
が、エネルギーバンド３４に形成される。この井戸層３
５．３６の形成は、ａ−８ｉ：８層２５とｐｏｌｙ−８
ｉＪｆｉ２６とのエネルギーレベル差に起因する。即ち
、井戸層３５．３６部分の凹凸部は、凹部がｐｏｌｙ−
３ｉ層２６のエネルギーレベルであり、凸部がａ−８ｉ
：８層２５のエネルギーレベルである。

この各井戸層３５．３６の底部間のバンドギャップはΔ
Ｅである。ゲート電極２２にバイアス電圧を印加し、半
導体、１２４にチャネルが形成されると、そのチャネル
にキャリアが励起され、そのキャリア（例えば、第１図
の場合は電子〉は、主にこの伝導帯の井戸層３５を走行
する。

ゲート電極２２にバイアス電圧を印加し、かつソース電
極２８及びドレイン電極２９間に電圧を印加すると、ソ
ース電極２８及びドレイン電極２９を介して、オーミッ
ク接合層２７及び半導体層２４に電流が流れる。即ち、
キャリアの移動が生じる。そのキャリアは、移動度の高
いｐｏｌｙ−８ｉ層２６を走行する。キャリアが走行す
るｐ。

１ｙ−８ｉ層２６は、絶縁層２３との間にａ−３ｉ：８
層２５を介しているため、キャリアは絶縁層２３界面で
トラップされることなく走行する。

さらに、ｐｏｌｙ−８ｉ層２６間のａ−３ｉ：Ｈ１２５
にトンネル効果が生じ、ｐｏｌｙ−３ｉＦｉ２６を走行
するキャリアは、ｐｏｌｙ−８ｉ層２６間を移動できる
ようになる。

ゲート電極２２にバイアス電圧を印加しない場合、井戸
層３５．３６の準位が量子化されているため、熱電子が
発生しにくく、オフ電流はほとんど流れない。

このように、ゲート電極２２に印加するバイアス電圧を
制御することによって、該ＴＰＴはオン・オフ動作する
。

本実施例では次のような利点を有している。

（ｉ）　　ｐｏｌｙ−８ｉ層２６は、ａ−８ｉ：８層２
５よりもそのバンドギャップΔＥが小さいため、井戸層
３５．３６が形成され、キャリアは主にこの井戸４３５
の中、即ちｐｏｌｙ−８ｉ層２６を走行する。ｐｏｌｙ
−８ｉ層２６は、ａ−３ｉ：８層２５に比べて移動度が
高い。そのため、キャリアが高速で走行することが可能
になり、該ＴＰＴの高速動作が得られる。

（ｉｉ）　　ｐｏｌｙ−８ｉ層２６の膜厚を１００八程
度以下にしたことにより、井戸層３５．３６部分の伝導
帯及び価電子帯の準位は量子化され、実効的なバンドギ
ャップは大きくなる。即ち、井戸層３５．３６中におけ
るキャリアの存在位置は、その各井戸層３５．３６の底
部から、底部よりも外側の方に移動する。そのため、キ
ャリアの存在する井戸層内の伝導帯及び価電子帯間のバ
ンドギャップが大きくなる。従って、ｐｏｌｙ−８ｉ層
２６での熱電子の発生率が小さくなり、半導体層２４全
体をｐｏｌｙ−３ｉで形成した場合に比べてオフ電流を
低下させることができる。

（ｉｉｉ）　　ｐｏｌｙ−８ｉ層２６間のａ−８ｉ：８
層２５の膜厚を５０Ａ程度以下にしたので、トンネル効
果が得られ、ｐｏｌｙ−３ｉ層２６間の電子の移動が可
能となり、オン電流を大きくすることができる。

（１■〉　　絶縁Ｎ２３に接する半導体！２４側の層を
ａ−８ｉ：８層２５にしたので、キャリアの走行するｐ
ｏｌｙ−３ｉ層２６と絶縁層２３は直接には接しない。

そのため、キャリアが絶縁層２３の界面でトラップされ
ることを防止でき、ＴＰＴのしきい値の変動を低減させ
ることができる。

第５図は本発明の第２の実施例を示すスタガー型ＴＦＴ
の断面図である。

このＴＰＴは絶縁基板４１を有しており、その絶縁基板
４１上にはソース電極４２及びトレイン電極４３が形成
されている。ソース電極４２及びドレイン電極４３上に
は、それらに接して半導体層４４が形成されている。こ
の半導体層４４は、ａ−８ｉ：Ｈ層４５とｐｏｌｙ−８
ｉ層４６とを交互に複数積層した構造を有している。半
導体層４４の上部には、絶縁Ｎ４７を介してゲート電極
４８が形成されている。このスタガー型ＴＰＴでは、第
Ｉの実施例と同様の作用、動作が得られると共に、ソー
ス及びトレイン電極４２．４３が絶縁基板４１の表面上
に形成されるので、ソース及びドレイン電極４２．４３
の配線の形成が容易になるなどの利点等がある。

第６図は本発明の第３の実施例を示すコプラナ（ｃｏｐ
　１ａｎａｒ）型ＴＦＴの断面図である。

このＴＰＴは絶縁基板５１を有しており、その絶縁基板
５１上には半導体層５２が被着形成されている。この半
導体層５２は、ａ−３ｉ：８層５３とｐｏｌｙ−８ｉ層
５４とが交互に複数積層されたＷ４造を有している。半
導体層５２上には、ソース電極５５及びドレイン電極５
６がそれぞれ形成されている。そのソース電極５５及び
ドレイン電極５６上にはそれらに接して絶縁層５７が形
成されている。絶縁層５７上部にはゲート電極５８が形
成されている。このコプラナ型ＴＰＴでは、第１の実施
例と同様の作用、動作が得られると共に、平らな絶縁基
板５１上に半導体層５２を形成しているので、ａ−３ｉ
：８層５３及びｐｏｌｙ−８ｉ層５４の膜厚を均一な厚
さにできるなどの利点等がある。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（Ｉ＞　　上記第１．２．３の実施例において、半導体
層は、ａ−８ｉ：Ｈ層とｐｏｌｙ−３ｉ層とで構成した
が、ｐｏｌｙ−８ｉ層の代わりに単結晶シリコン層で構
成することができる。ｐｏｌｙ−８ｉ層に比べて、単結
晶シリコン層は結晶構造が均一であるため、キャリアの
走行が円滑になり、ＴＰＴの動作精度が向上する。また
、ａ−８ｉ：ＨＭは、キャリアを単結晶シリコン層また
はｐ。

１ｙ−８ｉ層へ封じ込めるためにあるので、単結晶シリ
コン層またはｐｏｌｙ−８ｉ層よりもバンドギャップの
大きい材料であれば、これに限定されるものではない。

例えば、ａ−８ｉ：Ｈに代えて、アモリファスシリコン
カーバイト（ａ−３ｉＣ）、アモルファスシリコンゲル
マニウム（ａ−８ｉＧｅ）等の非晶質半導体を用いるこ
ともできる。

（ｎ）　　上記第１．２．３の実施例において、半導体
層以外の′！ｆ４遣もその実施例に束縛されることなく
、その変更が可能である。例えば、絶縁基板はガラス以
外の材料を用いてもよいし、ゲート電極もＴａ以外の、
例えばＣｒ等の材料を用いて形成してもよい。絶縁層は
、ａ−８ｉＮｘ以外にもａ　　５ｉ０２等を用いて形成
することもできる。

また、ソース電極及びドレイン電極等はＣｒ等で形成し
てもよい。さらには、オーミック接合層を他の材料で形
成するなど、種々の変更が可能である。

（ＩＩＩ＞　　第１の実施例では、ａ−８ｔ：Ｈ層２５
の膜厚を５０Ａ程度以下とし、ｐｏｌｙ−Ｓｉ層の膜厚
を１００八程度以下としたが、ａ−８ｉ：Ｈ層２５を他
の非晶質半導体で構成したり、ｐ。

Ｉｙ−８ｉ２６層に代えて単結晶シリコン層を使用する
場合には、それぞれに応じた膜厚に設定する。

（ＩＶ）　　上記第１．２．３の実施例に図示した逆ス
タガー型、スタガー型及びコプラナ型以外の構造でＴＰ
Ｔを構成することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、半導体層
は、単結晶または多結晶シリコン層を設けて構成したの
で、該ＴＰＴの高速動作が得られる。さらに、その単結
晶シリコン層または多結晶シリコン層のｉ厚を、伝導帯
及び価電子帯の準位が量子化され、実効的なバンドギャ
ップが大きくなるように設定することによって、熱電子
の発生率を低くでき、オフ電流の低減を図れる。

半導体層に非晶質半導体層を設け、絶縁層に接する半導
体層を非晶質半導体層で構成したので、絶縁層界面での
キャリアのトラップによるしきい値の変動を大幅に低減
することができる。非晶質半導体層の膜厚を、単結晶ま
たは多結晶シリコン間のトンネル効果が生じるように設
定することにより、単結晶または多結晶シリコン間のキ
ャリアの移動が可能になり、オン電流を大きくすること
ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＴＰＴの断面図、
第２図は従来のＴＰＴの断面図、第３図は第２図のＴＰ
Ｔのバンドダイアダラム、第４図は第１図のＴＰＴのバ
ンドダイアダラム、第５図は本発明の第２の実施例を示
すＴＰＴの断面図、第６図は本発明の第３の実施例を示
すＴＰＴの断面図である。 ２１．４１．５１・・・・・・絶縁基板、２２．４８゜
５８・・・・・・ゲート電極、２３，４７．５７・・・
・・・絶縁層、２４．４４．５２・・・・・・半導体層
、２５．４５゜５３＝−−−−ａ−３ｉ　：　８層、２
６，４６．５４−・−・・ｐｏｌｙ−８ｉ層、２７・・
・・・・オーミック接合層、２８．４２．５５・・・・
・・ソース電極、２９，４３゜５６・・・・・・ドレイ
ン電極。

Claims (1)

1. 【特許請求の範囲】 チャネル形成用の半導体層と、前記半導体層に所定間隔
   隔てて形成されたソース電極及びドレイン電極と、絶縁
   層を介して前記半導体層中のチャネル形成を制御するゲ
   ート電極とを、絶縁基板上に形成した薄膜トランジスタ
   において、 前記半導体層は、非晶質半導体層と単結晶シリコン層ま
   たは多結晶シリコン層とを交互に積層状態に形成した多
   層膜構造にしたことを特徴とする薄膜トランジスタ。