CN1685612A - 半导体集成电路 - Google Patents

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Abstract

半导体集成电路。高阈值的第一导电晶体管和低阈值的第二导电晶体管串联在提供电源电压的第一实际电源线和与由低阈值的晶体管组成的电路块的电源引脚相连接的虚拟电源线之间。该第一和第二导电晶体管的极性彼此相反。电源控制电路在电路块工作时导通第一和第二导电晶体管，并在电路块不工作时截止第一和第二导电晶体管。因为低阈值的第二导电晶体管串联连接到高阈值的第一导电晶体管上，所以可使第一和第二导电晶体管的通态电阻的增加最小，并且可增加其断态电阻。因此可抑制第一和第二导电晶体管的阈下电流。凭借这一点，可减少半导体集成电路在待机期间内的功率消耗。

Description

半导体集成电路
技术领域
本发明涉及一种具有由低阈值的晶体管组成的电路块的半导体集成电路，其中当该集成电路不工作时，中断向该电路块提供的电源电压。
背景技术
随着半导体的元件构造日趋精细化，提供给半导体集成电路的电源电压也逐年下降。当电源电压变低并且电源电压和晶体管的阈值电压之间的差值变小时，导通晶体管的难度增加，同时其工作速度降低。为了防止上述问题，晶体管的阈值电压呈现出一种与电源电压同步降低的趋势。
此外，伴随着晶体管的微加工，在晶体管不工作时的晶体管的漏电流(阈下电流，subthreshold current)具有增长的趋势。阈下电流的增加使半导体集成电路在待机期间(standby period)内的功率消耗增加。因此功率消耗的增加是使用电池的便携式设备中存在的重要问题。
近年来，已经为减少阈下电流开发了一种被称为MTCMOS(Multi-Threshold CMOS，多阈值CMOS)的技术。在例如日本专利特开平No.5-210976、日本专利特开平No.7-212217等中公开了该技术。根据MTCMOS技术，将需要高速工作的电路块的内部晶体管的阈值设低，电路块的电源引脚(pin)通过具有高阈值电压的开关晶体管与电源线相连接。当电路块工作时，该开关晶体管导通，当电路块不工作时，该开关晶体管截止，由此来减少待机期间内的功率消耗。
然而在半导体集成电路的集成度随着半导体元件构造的微加工而增加时，由于开关晶体管的阈下电流的缘故，即使采用MTCMOS技术，也不能充分减少功率消耗。因此有必要进一步抑制开关晶体管的阈下电流。
发明内容
本发明的一个目的是减少半导体集成电路在待机期间内的功率消耗。更具体地，目的是在不增加半导体集成电路的设备结构的复杂程度的情况下，减少半导体集成电路在待机期间内的功率消耗。另外，该目的是在不增加半导体集成电路的生产成本的情况下，减少半导体集成电路在待机期间内的功率消耗。
根据本发明的半导体集成电路的一个方面，半导体集成电路包括由低阈值晶体管组成的电路块。具有高阈值的第一导电晶体管和具有低阈值的第二导电晶体管串联在提供电源电压的第一实际电源线(actualpower supply line)和与电路块的电源引脚相连接的虚拟电源线(virtual power supply line)之间。所述第一导电晶体管和第二导电晶体管具有彼此相反的极性。电源控制电路在电路块工作时导通所述第一导电晶体管和第二导电晶体管，并且在电路块不工作时截止所述第一导电晶体管和第二导电晶体管。
因为第一导电晶体管和第二导电晶体管在电路块不工作时被截止，所以中断了供应到电路块的电源电压。因此可减少待机期间内半导体集成电路的功率消耗。此外，因为低阈值的第二导电晶体管与高阈值的第一导电晶体管串联，所以可保持第一导电晶体管和第二导电晶体管的通态电阻的增加最小，并且可增加其断态电阻(off-state resistance)。因此，可进一步抑制第一导电晶体管和第二导电晶体管的阈下电流。借此，可进一步减少待机期间内半导体集成电路的功率消耗。
根据本发明的半导体集成电路的另一个方面。第一导电晶体管和第二导电晶体管分别是nMOS(MOS：Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管和pMOS晶体管。电源控制电路将第一导电晶体管和第二晶体管控制信号分别施加到nMOS和pMOS晶体管的栅极。第一晶体管控制信号在电路块工作时固定到高电源电压，并在电路块不工作时固定到地电压。所述高电源电压比所述电源电压更高，并且被提供给第二实际电源线。第二晶体管控制信号在电路块工作时固定到地电压，并且在电路块不工作时固定到所述电源电压。
虽然nMOS和pMOS晶体管在电路块不工作时截止，但nMOS和pMOS晶体管之间的连接节点处的电压(源电压)由于非常小的漏电流而逐渐成为电源电压和地电压之间的中间电压。同时nMOS和pMOS晶体管此时的栅极电压分别是地电压和电源电压。因此nMOS和pMOS晶体管的栅源电压此时会分别成为负电压和正电压。因此可确实地截止nMOS和pMOS晶体管，由此抑制阈下电流，而无需准备特定的负电压电源。因此可在不增加生产成本的情况下减少待机期间内半导体集成电路的功率消耗。
另外，因为在电路块工作时，将固定到高电源电压的第一晶体管控制信号施加到nMOS晶体管的栅极上，所以即使将nMOS晶体管增加到设置在第一实际电源线路和虚拟电源线路之间的开关电路中，也可保持电源电阻的增加最小。
根据本发明的半导体集成电路的另一个方面，电源控制电路根据启用会使电路块工作的电路块控制信号的启用(activation)，将第一晶体管控制信号从地电压变为高电源电压，并且将第二晶体管控制信号从电源电压变为地电压。电源控制电路根据电路块控制信号的停用(deactivate)，将第一晶体管控制信号从高电源电压变为地电压，并且将第二晶体管控制信号从地电压变为电源电压。
通过使用电路块控制信号，能够与电路块的工作对应地控制nMOS和pMOS晶体管的导电。换言之，可根据电路块的工作控制提供给电路块的电源电压。
根据本发明的半导体集成电路的另一个方面，电源控制电路的电平转换器将与高逻辑电平对应的输出电压从电源电压转换为高电源电压。
通过提供电平转换器，可很容易地将第一晶体管控制信号的高电平电压转换为高电源电压。
根据本发明的半导体集成电路的另一个方面，电压级降电路(voltage step-down circuit)级降通过外部电源引脚提供给第二实际电源线的高电源电压，并且将其提供给第一实际电源线作为电源电压。
通过提供电压级降电路，可无需准备两种电源电压。由此可抑制由于要形成用于提供电源电压的外部电源电压引脚等原因导致生产成本增加。
根据本发明的半导体集成电路的另一方面，nMOS晶体管和pMOS晶体管的背栅极(backgate)分别连接到地线和第一实际电源线。
NMOS晶体管和pMOS晶体管的源极电压在电路块不工作时逐渐成为电源电压和地电压之间的中间电压。因此，可仅通过使nMOS晶体管的背栅极电压(衬底电压(substrate voltage))变为地电压而使得nMOS晶体管的背栅极电压低于源电压。此外，可仅通过使pMOS晶体管的背栅极电压变为电源电压，而使得pMOS晶体管的背栅极电压高于源极电压。因此可进一步抑制nMOS晶体管和pMOS晶体管的阈下电流，而无需准备特定的负电压的电源。因此可在不增加生产成本的情况下进一步减少待机期间内半导体集成电路的功率消耗。
如上所述，与其它nMOS晶体管类似，可将第一实际电源线和虚拟电源线之间设置的nMOS晶体管的背栅极连接到地线。因此构成半导体集成电路的所有nMOS晶体管的背栅极可共同接地。因此不必使设置在第一实际电源线和虚拟电源线之间的nMOS晶体管的背栅极与其它nMOS晶体管的背栅极电断开。因此可减少待机期间内半导体集成电路的功率消耗，而不使其设备结构(优良的结构)复杂化。
附图说明
图1是示出了本发明的半导体集成电路的实施例的解释性示图；
图2是详细示出了图1的电源控制电路的解释性示图；
图3是示出了图1的剖面结构的一部分的解释性示图；
图4是示出了第一对比例的解释性示图；
图5是示出了图4的剖面结构的一部分的解释性示图；
图6是示出了第二对比例的解释性示图；
图7是示出了图6的剖面结构的一部分的解释性示图；
图8是示出了第三对比例的解释性示图；
图9是示出图8的剖面结构的一部分的解释性示图；以及
图10是示出了本发明的半导体集成电路和对比例的半导体集成电路的主要性能的解释性示图。
具体实施方式
此后，将参照附图解释本发明的优选实施例。
图1示出了根据本发明的半导体集成电路的实施例。在下文的解释中，用与电源线相同的数字和符号来指明提供给电源线的电压。
半导体集成电路10包括电压级降电路VSDC、电路块控制器CPU、电源控制电路CTL(CTL1到CTLm)、电路块BLK(BLK1到BLKm)、nMOS晶体管(第一晶体管)N(N1到Nm)、pMOS晶体管(第二晶体管)P(P1到Pm)、第一实际电源线VDDI、第二实际电源线VDDE、虚拟电源线VDDV(VDDV1到VDDVm)、和地线VSS。电源控制电路CTL2到CTLm、电路块BLK2到BLKm、nMOS晶体管N2到Nm、pMOS晶体管P2到Pm、以及虚拟电源线VDDV2到VDDVm的结构与电源控制电路CTL1、电路块BLK1、nMOS晶体管N1、pMOS晶体管P1、以及虚拟电源线VDDV1的结构分别等同，并且它们的基本操作也是相同的。因此仅在此详细解释电源控制电路CTL1、电路块BLK1、nMOS晶体管N1、pMOS晶体管P1、以及虚拟电源线VDDV1。
电压级降电路VSDC级降通过外部电源引脚EPP提供给第二实际电源线VDDE的高电源电压VDDE(3V)，并且将其提供给第一实际电源线VDDI作为电源电压VDDI(1.5V)。
电路块控制器CPU将电路块控制信号BC1输出给电源控制电路CTL1和电路块BLK1，该电路块控制信号BC1被启用以使电路块BLK1工作。启用电路块控制信号BC1用以将地电压VSS(0V)变为电源电压VDDI。停用电路块控制信号BC1用以将电源电压VDDI变为地电压VSS。
电路块BLK1是由具有低阈值(|0.3V|)的MOS晶体管组成的CMOS电路。电路块BLK1与电路块控制信号BC1的启用(上升沿，rising edge)同步地开始其工作，并且与电路块控制信号的停用(下降沿，fallingedge)同步地停止其工作。
NMOS晶体管N1和pMOS晶体管P1串联在第一实际电源线VDDI和虚拟电源线VDDV1之间，该虚拟电源线VDDV1与电路块BLK1的电源引脚BPP1相连接。nMOS晶体管N1具有高阈值(0.6V)。nMOS晶体管N1的漏极和背栅极分别连接到第一实际电源线VDDI和地线VSS。pMOS晶体管P1具有低阈值(-0.3V)。pMOS晶体管P1的漏极和背栅极分别连接到虚拟电源线VDDV1和第一实际电源线VDDI上。此外，nMOS晶体管N1和pMOS晶体管P1的源极彼此连接。取代如传统技术中设置的具有高阈值的pMOS晶体管，根据本发明的半导体集成电路10，将低阈值的pMOS晶体管P1串联连接到高阈值的nMOS晶体管N1上，这样可防止nMOS晶体管N1和pMOS晶体管P1的通态电阻增加，同时增加其断态电阻。
电源控制电路CTL1将第一晶体管控制信号TCN1和第二晶体管控制信号TCP1分别输出到nMOS晶体管N1和pMOS晶体管P1的栅极。电源控制电路CTL1与电路块控制信号BC1的启用(上升沿)同步地将第一晶体管控制信号TCN1从地电压VSS变为高电源电压VDDE，并且将第二晶体管控制信号TCP1从电源电压VDDI变为地电压VSS。电源控制电路CTL1与电路块控制信号BC1的停用(下降沿)同步地将第一晶体管控制信号TCN1从高电源电压VDDE变为地电压VSS，并将第二晶体管控制信号TCP1从地电压VSS变为电源电压VDDI。即，电源控制电路CTL1在电路块BLK1工作时(启用期间内)导通nMOS晶体管N1和pMOS晶体管P1，并且在电路块BLK1不工作时(待机期间内)截止nMOS晶体管N1和pMOS晶体管P1。因此可根据电路块BLK1的是否工作，控制是否向电路块BLK1提供电源电压。此外当电路块BLK1工作时，将固定到高电源电压VDDE的第一晶体管控制信号TCN1施加到nMOS晶体管N1的栅极。这样可使得nMOS晶体管N1的通态电阻下降并且防止电源电阻上升。
图2详细示出图1的电源控制电路。
电源控制电路CTL1由反相电路INV1到INV4和电平转换器LC组成。
反相器电路INV1由pMOS晶体管CP1和nMOS晶体管CN1组成。反相器电路INV1反相从电路块控制器CPU(图1)输出的电路块控制信号BC1，并且将其输出作为内部信号/BC1。
反相器电路INV2由pMOS晶体管CP2和nMOS晶体管CN2组成。反相器电路INV2使内部信号/BC1反向并将其输出作为内部信号/TCP1。
反相器电路INV3由pMOS晶体管CP3和nMOS晶体管CN3组成。反相器电路INV3反相内部信号/TCP1并且将其作为第二晶体管控制信号TCP1输出到pMOS晶体管P1(图1)的栅极。由此，pMOS晶体管P1在电路块BLK1工作时导通，并且在电路块BLK1不工作时截止。
电平转换器LC将内部信号/BC1的高电平电压从电源电压VDDI转换为高电源电压VDDE，并且将其输出为内部信号/TCN1。
反相器电路INV4由pMOS晶体管CP4和nMOS晶体管CN4组成。反相器电路INV4使内部信号/TCN1反相并将其作为第一晶体管控制信号TCN1输出到nMOS晶体管N1(图1)的栅极。由此nMOS晶体管N1在电路块BLK1工作时导通，并且在电路块BLK1不工作时截止。
虽然nMOS晶体管N1和pMOS晶体管P1在电路块BLK1不工作时截止，但由于非常小的漏电流，nMOS晶体管N1和pMOS晶体管P1之间的连接节点的电压(源极电压)逐渐成为电源电压VDDI和地电压VSS之间的中间电压。同时nMOS晶体管N1和pMOS晶体管P1此时的栅极电压分别是地电压VSS和电源电压VDDI。因此nMOS晶体管N1的栅源电压此时变为负电压，而且此时pMOS晶体管P1的栅源电压变为正电压。因此，不需要提供特定的负电压电源就可确切地截止nMOS晶体管N1和pMOS晶体管P1，由此抑制阈下电流。
因为nMOS晶体管N1和pMOS晶体管P1之间的连接节点处的电压(源极电压)在电路块BLK1不工作时逐渐成为电源电压和地电压之间的中间电压，所以仅通过将该nMOS晶体管N1的背栅极接地就可将nMOS晶体管N1的背栅极电压变为低于源电压。此外，仅通过将pMOS晶体管P1的背栅极连接到第一实际电源线VDDI，就可将pMOS晶体管P1的背栅极电压变为高于电源电压。因此，不需要提供特定负电压的电源，就可使nMOS晶体管N1和pMOS晶体管P1的阈值电压变高。因此可进一步抑制nMOS晶体管N1和pMOS晶体管P1的阈下电流。
如上所述，电源控制电路CTL2到CTLm、电路块BLK2到BLKm、nMOS晶体管N2到Nm、pMOS晶体管P2到Pm、以及虚拟电源线VDDV2到VDDVm的结构与电源控制电路CTL1、电路块BLK1、nMOS晶体管N1、pMOS晶体管P1、以及虚拟电源线VDDV1的结构分别相同，并且它们的基本操作也相同。因此在半导体集成电路10中，仅将电源电压VDDI提供给与已启用的电路块控制信号BC对应的电路块BLK。因为在电路块BLK不工作时中断对其供应电源电压VDDI，所以可减少半导体集成电路10中的功率消耗。如上所述，因为抑制了nMOS晶体管N1和pMOS晶体管P1的阈下电流，所以可显著地减少特别是在待机期间(没有电路块BLK工作的期间)的半导体集成电路10的功率消耗。
图3示出了图1的剖面结构(cross-section structure)的一部分。
在p型衬底PSUB中，通过掺杂n型杂质形成n型阱NW，并且通过掺杂p型杂质形成p型阱PW。通过将n型杂质掺杂到p型阱PW中，形成nMOS晶体管的源极和漏极(都在N+层上)。通过将p型杂质掺杂到p型阱PW中形成nMOS晶体管的背栅极(P+层)。通过将p型杂质掺杂到n型阱NW中，形成pMOS晶体管的源极和漏极(都在P+层上)。通过将n型杂质掺杂到n型阱NW中形成pMOS晶体管的背栅极(N+层)。nMOS和pMOS晶体管的栅极(图中黑色四边形)形成在源极和漏极之间的沟道区上，其间具有氧化膜(未示出)。
与nMOS晶体管CN3、CN4和BN1相似，nMOS晶体管N1的背栅极与公共地线VSS连接。因此不必将nMOS晶体管N1的背栅极与nMOS晶体管CN3、CN4和BN1的背栅极电断开。因此可通过简单的双阱结构来实现半导体集成电路10。
接着解释发明人在作出本发明之前研究的电路。
图4示出一个示例(第一对比例)，其中仅将nMOS晶体管N(N1到Nm)分别设置在第一实际电源线VDDI和虚拟电源线VDDV(VDDV1到VDDVm)之间。图5示出图4的剖面结构的一部分。图6示出一个示例(第二对比例)，其中仅将高阈值(-0.5V)的pMOS晶体管Pb(P1b到Pmb)分别设置在第一实际电源线VDDI和虚拟电源线VDDV(VDDV1到VDDVm)之间。图7示出图6的剖面结构的一部分。图8示出一个示例(第三对比例)，其中将负电压施加到图4的nMOS晶体管N(N1到Nm)的背栅极。图9示出图8的剖面结构的一部分。使用相同的数字和符号指明与图1到图3中所解释的元件相同的元件，并且在此省略它们的详细解释。图4、图5、图8和图9中示出的电路还未被公知。
在图4中，当nMOS晶体管N1截止时，由于电路块BLK1的非常小的漏电流，nMOS晶体管N1的源电压逐渐变得等于地电压VSS。因此不可能在电路块BLK1的待机期间内使nMOS晶体管N1的栅源电压变为负电压。同样地，不可能使nMOS晶体管N1的背栅极低于源电压。因此削弱了nMOS晶体管N1对阈下电流的抑制效果。
在图6中，pMOS晶体管P1b的源电压在任何时候都是电源电压VDDI，并且因此不可能使pMOS晶体管P1b的栅源电压在电路块BLK1的待机期间内变成正电压。类似地，不可能使pMOS晶体管P1b的背栅极电压变为高于源电压。因此削弱了pMOS晶体管P1对阈下电流的抑制效果。
在图8中，当nMOS晶体管N1截止时，由于电路块BLK1的非常小的漏电流，nMOS晶体管N1的源电压逐渐变为等于地电压VSS。因此不可能在电路块BLK1的待机期间内使得nMOS晶体管N1的栅源电压变为负电压。因此削弱了nMOS晶体管N1对阈下电流的抑制效果。
此外，将nMOS晶体管N1的背栅极连接到由负电压产生器提供的负电压的电源线VSSA。因此nMOS晶体管N1的背栅极电压在nMOS晶体管N1截止时变得低于源电压。然而，因为需要特定负电压电源，所以产品成本升高。
在图9中，将nMOS晶体管N1的背栅极连接到负电压电源线VSSA。为了避免从地线VSS到负电压电源线VSSA的电流泄漏，需要将nMOS晶体管N1的背栅极与nMOS晶体管CN4和BN1的背栅极电断开。因此半导体集成电路10c需要可将nMOS晶体管N1的p型阱PW与衬底PSUB隔离的三阱结构。因此造成生产成本的增加。
图10示出本发明的半导体集成电路10和在图4，图6，和图8中示出的半导体集成电路10a、10b和10c的主要性能。通态电流(或者断态电流)是当设置在第一实际电源线VDDI和虚拟电源线VDDV之间的MOS晶体管导通(截止)时的电流值(模拟)。在表中，通态电流和断态电流表示在将最差的第一对比例中的值假设为1时的相对值。设置在第一实际电源线VDDI和虚拟电源线VDDV之间的MOS晶体管的大小(沟道长度和沟道宽度)都是相同的。
如图10所示，在本发明的半导体集成电路10中，将pMOS晶体管用作设置在第一实际电源线VDDI和虚拟电源线VDDV之间的开关元件，当将本发明的半导体集成电路10与第二对比例的半导体集成电路10b相比较时，本发明的半导体集成电路10的通态电流是第二对比例的半导体集成电路10b的通态电流的两倍。换言之，能够将设置在第一实际电源线VDDI和虚拟电源线VDDV之间的MOS晶体管的通态电阻的增加保持最小。此外，根据本发明的半导体集成电路10，与第一到第三对比例的半导体集成电路10a，10b和10c相比，可充分减少断态电流(阈下电流)。即，能够显著减少待机期间内半导体集成电路10的功率消耗。此外，因为可通过简单的双阱结构实现本发明的半导体集成电路10，并且不需要提供负电压电源，因而能够使生产成本的增加最小。
根据上述实施例可产生下面的效果。
因为nMOS晶体管N和pMOS晶体管P在电路块BLK不工作时截止，所以中断对电路块BLK的电源电压供应。因此能够减少半导体集成电路10在待机期间内的功率消耗。此外，因为将低阈值的pMOS晶体管P串联连接到高阈值的nMOS晶体管N，所以可将nMOS晶体管N和pMOS晶体管P的通态电阻的增加保持最小，并且可增加其断态电阻。因此能够进一步抑制nMOS晶体管N和pMOS晶体管P的阈下电流。因此能够进一步减少半导体集成电路10在待机期间内的功率消耗。
因为nMOS晶体管N和pMOS晶体管P的源极电压在电路块BLK不工作时逐渐变为电源电压和地电压之间的中间电压，因此能够使得nMOS晶体管N和pMOS晶体管P的栅源电压分别变为负电压和正电压。因此可确切地截止nMOS晶体管N和pMOS晶体管P，而无需准备特定负电压电源，因而可抑制阈下电流。据此可在不增加生产成本的情况下减少半导体集成电路10在待机期间内的功率消耗。
因为在电路块BLK工作时将固定为高电源电压VDDE的第一晶体管控制信号TCN施加到nMOS晶体管N的栅极，所以即使在设置于第一实际电源线VDDI和虚拟电源线VDDV之间的开关电路中增加nMOS晶体管N，也能够使电源电阻的增加保持最小。
通过使用电路块控制信号BC，能够根据电路块BLK1的工作与否，控制nMOS晶体管N和pMOS晶体管P是否导电。换言之，可根据电路块BLK的操作来控制对电路块BLK的电源电压VDDI的供应。
通过设置电平转换器LC，可容易地将第一晶体管控制信号TCN的高电平电压转换为高电源电压VDDE。
通过设置电压级降电路VSDC，不需要准备两种电压电源。因此可抑制由于形成用于提供电源电压VDDI的外部电源引脚等引起的生产成本的增加。
因为nMOS晶体管N和pMOS晶体管P在电路块BLK不工作时逐渐变为电源电压和地电压之间的中间电压，因此可仅通过将nMOS晶体管N的背栅极变为地电压VSS，使得nMOS晶体管N的背栅极电压低于源电压。另外，可仅通过使pMOS晶体管P的背栅极电压变为电源电压VDDI而使得pMOS晶体管P的背栅极电压变为高于源电压。凭借这一点，可在不提供特定负电压电源的情况下进一步抑制nMOS晶体管N和pMOS晶体管P的阈下电流。因此可在不增加生产成本的情况下进一步减少半导体集成电路10在待机期间内的功率消耗。
与其它nMOS晶体管类似地，可将nMOS晶体管N的背栅极连接到地线。因此组成半导体集成电路10的全部nMOS晶体管的背栅极可公共接地。由此无需将nMOS晶体管N的背栅极与其它nMOS晶体管的背栅极电断开。凭借这一点，可在不增加半导体集成电路10的设备结构(阱结构)的复杂程度的情况下，减少待机期间内半导体集成电路10的功率消耗。
附带地，在上述实施例中，说明了从电路块控制器CPU提供电路块控制信号BC(BC1到BCm)的示例。本发明不限于该实施例。例如，可使用从外部通过外部信号引脚提供的用于控制电路块BLK(BLK1到BLKm)的操作的信号作为电路块控制信号BC(BC1到BCm)。
本发明不限于上述实施例，并且可在不脱离本发明的精神和范围的情况下进行各种改变。可对部分或者全部组件进行改进。
工业实用性
根据本发明的半导体集成电路，可抑制第一和第二导电晶体管的阈下电流。凭借这一点，可进一步减少半导体集成电路在待机期间内的功率消耗。
根据本发明的半导体集成电路，可使得nMOS晶体管的栅源电压成为负电压。结果，无需准备特定负电压电源就可确切地截止nMOS晶体管，这样可抑制阈下电流。因此可在不增加生产成本的情况下减少半导体集成电路在待机期间内的功率消耗。
另外，因为将高电源电压提供给nMOS晶体管的栅极，所以即使将nMOS晶体管加入到设置在第一实际电源线和虚拟电源线之间的开关电路中，也可使电源电阻的增加保持最小。
根据本发明的半导体集成电路，根据电路块的工作来控制提供给电路块的电源电压的供应。
根据本发明的半导体集成电路，通过提供电平转换器，可将第一晶体管控制信号的高电平电压容易地转换为高电源电压。
根据本发明的半导体集成电路，通过提供电压级降电路，可无需准备两种电压供应源。从而可抑制由于形成用于提供电源电压的外部电源引脚而引起的生产成本的增加。
根据本发明的半导体集成电路，当电路块不工作时，可使nMOS晶体管的背栅极电压低于源极电压并且使得pMOS的背栅极电压高于源极电压。凭借这一点，可在不准备特定负电压电源的情况下进一步抑制nMOS和pMOS晶体管的阈下电流。因此可进一步减少半导体集成电路在待机期间内的功率消耗，却不会增加其生产成本。
此外，类似于其它nMOS晶体管，可将设置在第一实际电源线和虚拟电源线之间的nMOS晶体管的背栅极连接到公用地线。因此无需将设置在第一实际电源线和虚拟电源线之间的nMOS晶体管的背栅极与其它nMOS晶体管的背栅极电断开。凭借这一点，可减少半导体集成电路在待机期间内的功率消耗，但却不会增加其设备结构(阱结构)的复杂程度。

Claims (6)

1.一种半导体集成电路，包括：
电路块，由具有低阈值的晶体管构成；
第一实际电源线，用于提供电源电压；
虚拟电源线，连接到所述电路块的电源引脚；
具有高阈值的第一导电晶体管和极性与所述第一导电晶体管相反的具有低阈值的第二导电晶体管，所述第一导电晶体管和所述第二导电晶体管串联在所述第一实际电源线和所述虚拟电源线之间；和
电源控制电路，在所述电路块工作时导通所述第一导电晶体管和所述第二导电晶体管，并且在所述电路块不工作时截止所述第一导电晶体管和所述第二导电晶体管。
2.根据权利要求1所述的半导体集成电路，还包括
第二实际电源线，用于提供高于所述电源电压的高电源电压，其中：
所述第一导电晶体管是nMOS晶体管；
所述第二导电晶体管是pMOS晶体管；
所述电源控制电路在所述电路块工作时将被固定为所述高电源电压的第一晶体管控制信号施加到所述nMOS晶体管的栅极上，并且在所述电路块不工作时将被固定为地电压的第一晶体管控制信号施加到所述nMOS晶体管的栅极上，并且
所述电源控制电路在所述电路块工作时将被固定为所述地电压的第二晶体管控制信号施加到所述pMOS晶体管的栅极上，并且在所述电路块不工作时将被固定为所述电源电压的第二晶体管控制信号施加到所述pMOS晶体管的栅极上。
3.根据权利要2所述的半导体集成电路，其中：
所述电源控制电路根据在启用时可使所述电路块工作的电路块控制信号的启用将所述第一晶体管控制信号从地电压变为所述高电源电压，并且将所述第二晶体管控制信号从所述电源电压变为地电压；并且
所述电源控制电路根据所述电路块控制信号的停用将所述第一晶体管控制信号从所述高电源电压变为地电压，并且将所述第二晶体管控制信号从地电压变为所述电源电压。
4.根据权利要求2所述的半导体集成电路，其中
所述电源控制电路包括电平转换器，所述电平转换器将对应于高逻辑电平的输出电压从所述电源电压转换为所述高电源电压。
5.根据权利要求2所述的半导体集成电路，还包括：
电压级降电路，用于级降所述高电源电压，并且将经过级降的电压提供给所述第一实际电源线作为所述电源电压，其中
将所述高电源电压通过一外电源引脚提供给所述第二实际电源线。
6.根据权利要求2所述的半导体集成电路，其中：
所述nMOS晶体管的背栅极连接到地线；并且
所述pMOS晶体管的背栅极连接到所述第一实际电源线。
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