DE102004036956B3

DE102004036956B3 - Logik-Aktivierungsschaltung

Info

Publication number: DE102004036956B3
Application number: DE102004036956A
Authority: DE
Inventors: Stephan Henzler; Jörg BERTHOLD; Georg Georgakos; Doris Schmitt-Landsiedel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-03-23
Anticipated expiration: 2024-07-31
Also published as: US20060022712A1; CN1728555B; US7411423B2; CN1728555A

Abstract

Logik-Aktivierungsschaltung zum Ein- oder Ausschalten einer Logikschaltung, die mindestens eine Versorgungsspannungsleitung aufweist, mit: DOLLAR A (a) mindestens einer Spannungsversorgungsschalteinrichtung zum Schalten einer Versorgungsspannung an eine Versorgungsspannungsleitung der Logikschaltung in Abhängigkeit von einen an einem Steueranschluss der Spannungsversorgungsschalteinrichtung angelegten Umschaltsteuersignal und mit DOLLAR A (b) einer Ladungsausgleichsschalteinrichtung, die in Abhängigkeit von einem Steuerschaltimpuls die Versorgungsspannungsleitung der Logikschaltung an den Steueranschluss der Spannungsversorgungsschalteinrichtung für die Dauer des Steuerschaltimpulses durchschaltet, so dass ein Ladungsausgleich zwischen der Versorgungsspannungsleitung und dem Steueranschluss der Spannungsversorgungsschalteinrichtung zur Erzeugung des Umschaltsteuersignals erfolgt.

Description

Die Erfindung betrifft eine Logik-Aktivierungsschaltung zur Aktivierung von beliebigen Logikschaltungen.

Die US 6,064,223 A beschreibt eine Logik-Aktivierungsschaltung zum Ein- und Ausschalten einer Logikschaltung, wobei eine Schalteinrichtung, die eine Versorgungsspannung an eine Versorgungsspannungsleitung der Logikschaltung schaltet, vorgesehen ist.

1 zeigt eine Logik-Aktivierungsschaltung nach dem Stand der Technik zur Aktivierung einer Logikschaltung, die mindestens eine integrierte Versorgungsspannungsleitung enthält. Die Logikschaltung empfängt logische Eingangssignale E und gibt verarbeitete logische Signale A an Ausgangsleitungen ab. Die Logik-Aktivierungsschaltung nach dem Stand der Technik, wie sie in 1 dargestellt ist, aktiviert die Logikschaltung, indem sie eine virtuelle bzw. geschaltete negative Versorgungsspannungsleitung (V_VSS) mittels einer Spannungsversorgungsschalteinrichtung bzw. einem Schalttransistor ST an eine negative Versorgungsschaltung V_SS schaltet. Nach dem Durchschalten des Schalttransistors ST liegt an der Logikschaltung die positive Versorgungsspannung V_DD und die negative Versorgungsspannung V_SS an, wobei die Spannungsdifferenz zwischen den beiden Versorgungsspannungspotenzialen beispielsweise 1 V beträgt.

Der Schalttransistor ST der herkömmlichen Logik-Aktivierungsschaltung nach dem Stand der Technik wird mittels seriell verschalteter Pufferschaltkreise angesteuert. Die Pufferschaltkreise enthalten jeweils zwei komplementäre MOSFETs P, N, deren Gate-Anschlüsse zusammengeschaltet und mit dem Ausgangsknoten des vorangehenden Pufferschaltkreises verbunden sind. Der erste Pufferschaltkreis wird mit einem Auswahl- bzw. Selektionssignal SEL angesteuert. Die Pufferschaltkreise werden mit der positiven Versorgungsspannung VDD Puffer und mit der negativen Versorgungsspannung V_{SS Puffer} versorgt.

Bei dem in 1 dargestellten Beispiel bewirkt ein logisch hohes Ansteuersignal SEL ein logisch hohes Potenzial an dem Steuerknoten S bzw. dem Gate des Schalttransistors ST. Aufgrund des hohen Potenzials an dem Steueranschluss S des Schalttransistors ST wird der NMOS-Schalttransistor ST durchgeschaltet und somit die virtuelle Spannungsversorgungsleitung V_VSS auf das negative Spannungspotenzial V_SS gezogen, so dass die Logikschaltung angeschaltet wird. Alternativ ist der Schalttransistor ST zwischen der positiven Versorgungsspannung V_DD und einer virtuellen positiven Versorgungsspannungsleitung V_VDD der Logikschaltung vorgesehen.

Ein Hauptnachteil der Logik-Aktivierungsschaltung nach dem Stand der Technik, wie sie in 1 dargestellt ist, besteht darin, dass beim Erzeugen des Umschaltsteuersignals an dem Steueranschluss S des Schalttransistors ST eine Ladung Q über den durchgeschalteten PMOS-Transistor des letzten Pufferschaltkreises aus dem Versorgungsspannungspotenzial V_DD gezogen wird. Dies bedeutet, dass die Versorgungsspannung mit der auf den Steueranschluss S fließenden Ladung Q belastet wird. Insbesondere, wenn sich die Logikschaltung in einem mobilen Endgerät befindet und somit die Logikschaltung mit einer Batterie versorgt wird, werden hierdurch die Standby-Zeiten bzw. Betriebszeiten des mobilen Endgeräts stark verkürzt. Allerdings ist die Belastung der Spannungsversorgungsquelle V_DD auch bei nicht mobilen Geräten von Nachteil, da durch das Umladen Energie aus der Spannungsversorgungsquelle gezogen wird, die zu einer Erwärmung führt. Insbesondere bei hochintegrierten Schaltungen kann dies zu großen Problemen führen, die meist nur mit aufwändigen Kühleinrichtungen zu bewältigen sind.

In vielen Anwendungen wird die in 1 dargestellte Logikschaltung mittels der Logik-Aktivierungsschaltung abgeschaltet, um Energie einzusparen. Durch die herkömmliche Logik-Aktivierungsschaltung, wie sie in 1 dargestellt ist, wird derart viel Energie verbraucht, dass sich ein Abschalten der Logikschaltung nur für längere Ausschaltzeiten lohnt, d.h. wenn die durch das Abschalten der Logikschaltung einge sparte Energie höher ist als die durch die Logik-Aktivierungsschaltung verbrauchte Energie. In vielen Fällen ist die minimale Ausschaltzeit, ab der sich ein Abschalten der Logikschaltung lohnt, aufgrund des hohen Energieverbrauchs der Logik-Aktivierungsschaltung zu hoch.

Die zunehmende Strukturverkleinerung bei integrierten Logikschaltungen und der dadurch vergrößerte Leckstrom erhöht die Verlustleistung und verringert somit die zur Verfügung stehenden Betriebszeiten bzw. erhöht die Standby-Power derartiger integrierter Logikschaltungen. Bei High-Performance-Anwendungen beträgt der Leckstromanteil an der Gesamtverlustleistung bis zu 50%. Obwohl der Leckstromanteil bei mobilen Low-Power-Systemen deutlich geringer ist, stellt die Leckstromreduzierung in Hinsicht auf eine lange Betriebsdauer des mobilen Endgerätes eine wichtige Design-Aufgabe dar.

Um sowohl Unterschwell- als auch Gate-Tunnelströme der in der Logikschaltung verschalteten MOSFET-Transistoren effektiv zu reduzieren, ist die Abschaltung eines im Augenblick nicht benötigten Logikschaltungsblocks mit Hilfe des Schalttransistors ST der Logik-Aktivierungsschaltung zweckdienlich. Der Leckstrom innerhalb der Logikschaltung bricht nach dem Abschalten der Logikschaltung nicht sofort ein, sondern nähert sich über eine bestimmte Zeitdauer einem bestimmten Restleckstrom. Dieser Verlauf wird in guter Näherung durch einen exponentiellen Abfall beschrieben. Auf der anderen Seite benötigt die Ansteuerung der Logik-Aktivierungsschaltung zusätzliche Energie, die zu einem großen Teil für die Aufladung der Gate-Kapazität des Schalttransistors ST benötigt wird. Diese Gate-Kapazität ist in der Regel sehr hoch, da der Schalttransistor bzw. Cut-off-Schalter im Vergleich zu den in der Logikschaltung vorgesehenen Logiktransistoren eine sehr große Kanalbreite aufweist. Der Schalttransistor wird mit einer sehr großen bzw. weiten Kanalbreite dimensioniert, um die Delay-Degradation der Logikschaltung im aktiven Zustand, die durch den endlich hohen Durchschaltwiderstand des Schalttransistors verursacht wird, kleinzuhalten.

Aus den oben genannten Gründen ist es nicht möglich, die Logikschaltung für ein beliebig kleines Zeitintervall abzuschalten. Einerseits stellt sich das maximale Einsparpotenzial, d.h. der minimale Restleckstrom, erst nach einer gewissen Zeit ein, und andererseits muss der Energieverbrauch zum Ansteuern des Schalttransistors ST und zum Ansteuern der Abschaltlogik ausgeglichen werden, bevor außen merkbar eine Energieeinsparung auftritt.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Logik-Aktivierungsschaltung zum Ein- oder Ausschalten einer Logikschaltung zu schaffen, welche das Ein- oder Ausschalten der Logikschaltung mit einem minimalen Energieverbrauch durchführt.

Diese Aufgabe wird erfindungsgemäß durch eine Logik-Aktivierungsschaltung mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.

Die Erfindung schafft eine Logik-Aktivierungsschaltung zum Ein- oder Ausschalten einer Logikschaltung, die mindestens eine Versorgungsspannungsleitung aufweist, mit:

(a) mindestens einer Spannungsversorgungsschalteinrichtung zum Schalten einer Versorgungsspannung an eine Versorgungsspannungsleitung der Logikschaltung in Abhängigkeit von einem an einem Steueranschluss der Spannungsversorgungsschalteinrichtung angelegten Umschaltsteuersignal; und mit
(b) einer Ladungsausgleichsschalteinrichtung, die in Abhängigkeit von einem Steuerschaltimpuls die Versorgungsspannungsleitung der Logikschaltung an den Steueranschluss der Spannungsversorgungsschalteinrichtung für die Dauer des Steuerschaltimpulses durchschaltet, so dass ein Ladungsausgleich zwischen der Versorgungsspannungsleitung der Logikschaltung und dem Steueranschluss der Spannungsversorgungsschalteinrichtung zur Erzeugung des Umschaltsteuersignals erfolgt.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung ist eine Pufferschaltung vorgesehen, die den Signalpegel des Umschaltsteuersignals nach Beendigung des Steuerschaltimpulses zur Aufrechterhaltung des Schaltzustandes der Spannungsversorgungsschalteinrichtung hält.

Bei einer bevorzugten Ausführungsform enthält die Pufferschaltung zwei komplementäre Transistoren, die zwischen einer positiven Versorgungsspannung und einer negativen Versorgungsspannung an einem Ausgangsknoten der Pufferschaltung in Reihe geschaltet sind.

Bei einer bevorzugten Ausführungsform ist der Ausgangsknoten der Pufferschaltung direkt mit dem Steueranschluss der Spannungsversorgungsschalteinrichtung verbunden.

Bei einer bevorzugten Ausführungsform weisen die beiden komplementären Transistoren der Pufferschaltung jeweils Steueranschlüsse zum Anlegen von Ansteuersignalen auf.

Bei einer bevorzugten Ausführungsform ist eine Steuersignalerzeugungsschaltung vorgesehen, welche die Ansteuersignale für die Transistoren der Pufferschaltung und den Steuerschaltimpuls für die Ladungsausgleichsschalteinrichtung in Abhängigkeit von einem externen Selektionssignal zur Selektion der Logik-Aktivierungsschaltung erzeugt.

Bei einer bevorzugten Ausführungsform wird die Ausgangsimpedanz an dem Ausgangsknoten der Pufferschaltung während der Dauer des Steuerschaltimpulses durch die Ansteuersignale hochohmig geschaltet.

Bei einer bevorzugten Ausführungsform ist die Spannungsversorgungsschalteinrichtung durch einen MOSFET gebildet.

Bei einer bevorzugten Ausführungsform besteht die Ladungsausgleichsschalteinrichtung aus zwei parallel geschalteten, komplementär aufgebauten Transistoren.

Bei einer bevorzugten Ausführungsform sind die Transistoren der Ladungsausgleichsschalteinrichtung MOSFETs.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung wird an das Gate eines ersten MOSFETs der Ladungsausgleichsschalteinrichtung der Steuerschaltimpuls angelegt und
an das Gate des zweiten MOSFETs der Ladungsausgleichsschalteinrichtung wird der invertierte Steuerschaltimpuls angelegt.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung besteht die Ladungsausgleichsschalteinrichtung aus Carbo-Nano-Tubes.

Bei einer bevorzugten Ausführungsform ist die Dauer des Steuerschaltimpulses kleiner als die Ladezeit zum Umladen der Versorgungsspannungsleitung bei durchgeschalteter Spannungsversorgungsschalteinrichtung.

Bei einer bevorzugten Ausführungsform hängt die Ladezeit zum Umladen der Versorgungsspannungsleitung von einem effektiven Durchschaltwiderstand der Spannungsversorgungsschalteinrichtung und der Kapazität der Versorgungsspannungsleitung der Logikschaltung ab.

Bei einer bevorzugten Ausführungsform ist die Dauer des Steuerschaltimpulses größer als die Ladezeit zum Umladen des Steueranschlusses der Spannungsversorgungsschalteinrichtung.

Bei einer bevorzugten Ausführungsform hängt die Ladezeit zum Umladen des Steueranschlusses von dem effektiven Durchschaltwiderstand der Ladungsausgleichsschalteinrichtung und der Kapazität des Steueranschlusses ab.

Bei einer bevorzugten Ausführungsform weist die Logikschaltung zwei Versorgungsspannungsleitungen auf.

Bei einer bevorzugten Ausführungsform sind die Logikschaltung und die Logik-Aktivierungsschaltung auf einem Chip integriert.

Die Erfindung schafft ferner ein Verfahren zum Ein- oder Ausschalten von mindestens einer Logikschaltung, die jeweils mindestens eine Versorgungsspannungsleitung aufweist, mittels einer von der Versorgungsspannungsleitung angeschlossenen Spannungsversorgungsschalteinrichtung,
wobei ein Umschaltsteuersignal zum Schalten der Spannungsversorgungsschalteinrichtung durch einen Ladungsausgleich an einem Steueranschluss der Spannungsversorgungsschalteinrichtung erzeugt wird,
wobei der Ladungsausgleich an dem Steueranschluss der Spannungsversorgungsschalteinrichtung mittels einer Ladungsausgleichsschalteinrichtung erfolgt,
wobei die Ladungsausgleichsschalteinrichtung durch einen Steuerschaltimpuls zum Durchschalten der Ladungsausgleichsschalteinrichtung angesteuert wird,
wobei der Ladungsausgleich vorzugsweise an dem Steueranschluss über die durchgeschaltete Ladungsausgleichsschalteinrichtung erfolgt,
wobei der Ladungsausgleich zwischen der Versorgungsleitung der Logikschaltung und dem Steueranschluss der Spannungsversorgungsschalteinrichtung erfolgt oder der Ladungsausgleich zwischen zwei Steueranschlüssen von zwei Spannungsversorgungsschalteinrichtungen, die für zwei seriell verschaltete Logikschaltungen vorgesehen sind, erfolgt.

Im Weiteren werden bevorzugte Ausführungsformen der erfindungsgemäßen Logik-Aktivierungsschaltung und des erfindungsgemäßen Verfahrens unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
Es zeigen:
1 eine Logik-Aktivierungsschaltung nach dem Stand der Technik;
2 eine Logik-Aktivierungsschaltung gemäß der Erfindung;
3 eine weitere Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung;
4 Signalablaufdiagramme zur Erläuterung der Funktionsweise der erfindungsgemäßen Logik-Aktivierungsschaltung;
5 eine weitere Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung;
6 Diagramme zur Erläuterung der Funktionsweise der erfindungsgemäßen Logik-Aktivierungsschaltung;
7 ein Diagramm der Energiebilanz der erfindungsgemäßen Logik-Aktivierungsschaltung im Vergleich zu einer herkömmlichen Logik-Aktivierungsschaltung nach dem Stand der Technik;
8 eine weitere Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung.
2 zeigt eine erste Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung 1. Die Logik-Aktivierungsschaltung 1 dient zum Einschalten oder Ausschalten einer Logikschaltung 2, die mindestens eine Versorgungsspannungsleitung 3 enthält. Die Logikschaltung 2 erhält über Eingangsleitungen 4 logische Eingangssignale und verarbeitet diese. Die verarbeiteten Ausgangssignale der Logikschaltung 2 werden über Ausgangsleitungen 5 zur weiteren Verarbeitung abgegeben. Die Logikschaltung 2 weist einen ersten Versorgungsspannungsanschluss 6 zum Anlegen einer positiven Versorgungsspannung V_DD auf.
Die integrierte Versorgungsspannungsleitung 3 dient zum Anschalten einer negativen Versorgungsspannung V_SS. Die Versorgungsspannungsleitung 3 bildet eine virtuelle Versorgungsspannungsleitung (virtual power rail). An einem ersten Abzweigungsknoten 7 der Versorgungsspannungsleitung 3 ist die Versorgungsspannungsleitung 3 über eine Leitung 8 mit einem Anschluss 9 der Logik-Aktivierungsschaltung 1 verbunden. Der Anschluss 9 wird über eine Spannungsversorgungsschalteinrichtung 10 innerhalb der Logik-Aktivierungsschaltung 1 an einen Versorgungsspannungsanschluss 11 geschaltet, an dem die negative Versorgungsspannung V_SS anliegt. Die virtuelle Versorgungsspannungsleitung 3 innerhalb der Logikschaltung 2 ist an einen weiteren Abzweigungsknoten 12 über eine Leitung 13 mit einem weiteren Anschluss 14 der Logik-Aktivierungsschaltung 1 verbunden. An dem Anschluss 14 ist eine Ladungsausgleichsschaltung 15 angeschlossen, die im durchgeschalteten Zustand den Anschluss 14 mit einem Steuerknoten bzw. einem Steueranschluss 16 zum Ansteuern der Spannungsversorgungsschalteinrichtung 10 verbindet. Die Spannungsversorgungsschalteinrichtung 10 schaltet die negative Versorgungsspannung V_SS an die virtuelle Versorgungsspannungsleitung 3 innerhalb der Logikschaltung 2 in Abhängigkeit von einem an den Steueranschluss 16 angelegten Umschaltsteuersignal. Die Ladungsausgleichsschalteinrichtung 15 schaltet in Abhängigkeit von einem angelegten Steuerschaltimpuls CR die virtuelle Versorgungsspannungsleitung 3 der Logikschaltung 2 an den Steueranschluss 16 der Spannungsversorgungsschalteinrichtung 10 für die Dauer des Steuerschaltimpulses durch. Die Ladungsausgleichsschalteinrichtung 15 erhält über eine Steuerleitung 17 den Steuerschaltimpuls CR von einem Steuersignalgenerator 18, der vor zugsweise innerhalb der Logik-Aktivierungsschaltung 1 integriert ist.
Der Steuersignalgenerator 18 empfängt über einen Steueranschluss 19 der Logik-Aktivierungsschaltung 1 ein externes Selektions- bzw. Auswahlsignal zur Auswahl der Logik-Aktivierungsschaltung 1. Sobald der Steuersignalgenerator 18 das Selektionssignal SEL erhält, generiert er Ansteuersignale, die über mindestens eine Steuersignalleitung 20 an eine in der Logik-Aktivierungsschaltung 1 integrierten Pufferschaltung 21 abgegeben werden, sowie den Steuerschaltimpuls CR für die Ladungsausgleichsschalteinrichtung 15. Die Pufferschaltung 21 ist dazu vorgesehen, den Signalpegel des Umschaltsteuersignals an dem Steueranschluss 16 zu rekonstruieren und aufrechtzuerhalten, wenn der Steuerschaltimpuls beendet, so dass der Schaltzustand der Spannungsversorgungsschalteinrichtung 10 nach Abklingen des Steuerschaltimpulses beibehalten wird. Die Pufferschaltung 21 wird mit der positiven Versorgungsspannung V_{DD LAS} und mit der negativen Versorgungsspannung V_{SS LAS} versorgt. Hierzu ist die Pufferschaltung 21 über eine Leitung 22 an einen negativen Versorgungsspannungsanschluss 11a der Logik-Aktivierungsschaltung 1 angeschlossen. Darüber hinaus ist die Pufferschaltung 21 über eine Leitung 23 an einen positiven Versorgungsspannungsanschluss 24 der Logik-Aktivierungsschaltung 1 angeschlossen.
3 zeigt eine bevorzugte Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung 1, bei der die Spannungsversorgungsschalteinrichtung 10 durch einen NMOS-Transistor gebildet ist und die Ladungsausgleichsschalteinrichtung 15 durch ein Transmission Gate ausgebildet ist.
Die Ladungsausgleichsschalteinrichtung 15 besteht dabei aus zwei parallel verschalteten, komplementär aufgebauten Transistoren 15a, 15b, wobei in dem gezeigten Beispiel der erste MOSFET 15a durch einen NMOS gebildet ist und der zweite MOSFET 15b durch einen PMOS-Transistor. Der NMOS-Transistor 15a des Transmission Gates 15 empfängt den Steuerschaltimpuls CR von dem Steuersignalgenerator 18 über die Steuerleitung 17. Der PMOS-Transistor 15b des Transmission Gates erhält den durch einen Inverter 25 invertierten Steuerschaltimpuls.
Bei der in 3 dargestellten bevorzugten Ausführungsform enthält die Pufferschaltung 21 zwei komplementär aufgebaute MOSFET-Transistoren, nämlich einen PMOS-Transistor 21a und einen NMOS-Transistor 21b. Die beiden MOSFET-Transistoren der Pufferschaltung 21 sind an einem Ausgangsknoten 26 der Pufferschaltung 21 in Reihe geschaltet. Der Ausgangsknoten 26 der Pufferschaltung 21 ist über eine Leitung 27 mit dem Steueranschluss 16 der Spannungsversorgungsschalteinrichtung 10 verbunden. Die beiden komplementären Transistoren 21a, 21b der Pufferschaltung 21 weisen jeweils Steueranschlüsse 28a, 28b auf, die Ansteuersignale SEL₂, SEL₂ über die Steuerleitungen 20a, 20b von dem Steuersignalgenerator 18 empfangen.
Die Funktionsweise der erfindungsgemäßen Logik-Aktivierungsschaltung 1, wie sie in den 2, 3 dargestellt ist, wird im Weiteren unter Bezugnahme auf die 4 im Detail erläutert.
Der Steuersignalgenerator 18 erhält ein externes Selektionssignal SEL und deaktiviert den NMOS-Transistor 21b der Pufferschaltung 21 mittels einer abfallenden Signalflanke des Ansteuersignals SEL₂ zum Zeitpunkt t₀. Zum Zeitpunkt t₁ ist der NMOS-Transistor 21b vollständig abgeschaltet. Wenn zum Zeitpunkt t₁ der PMOS-Transistor 21a der Pufferschaltung 21 aufgrund des hohen Pegels des zweiten Ansteuersignals SEL₂ noch gesperrt ist, ist die Ausgangsimpedanz am Ausgangsknoten 26 der Pufferschaltung 21 zum Zeitpunkt t₁ hochohmig. Sobald der NMOS-Transistor 21b abgeschaltet ist und somit die Ausgangsimpedanz der Pufferschaltung 21 hochohmig ist, gibt der Steuersignalgenerator 18 über die Steuerleitung 17 einen Steuersignalimpuls CR an die Ladungsausgleichsschalteinrichtung 15 ab, um diese durchzuschalten. Während der Dauer des Steuerschaltimpulses CR, d.h. zwischen den Zeitpunkten t₁, t₂ ist die Ladungsausgleichsschalteinrichtung 15 durchgeschaltet und verbindet die virtuelle Spannungsversorgungsleitung 3 mit dem Steueranschluss 16 der Spannungsversorgungsschalteinrichtung 10. Aufgrund der Leckströme, die innerhalb der Logikschaltung 2 während des abgeschalteten Zustands von dem positiven Spannungsversorgungsanschluss 6 zu der virtuellen Spannungsversorgunqsleitung 3 fließen, befindet sich auf der Versorgungsspannungsleitung 3 eine relativ große positive Ladung Q. Die Ladung Q auf der virtuellen Versorgungsspannungsleitung 3 der Logikschaltung 2 ist u.a. deswegen besonders groß, da die Kapazität der virtuellen Power-Rail 3 groß ist. Der Grund dafür liegt darin, dass das VSS-Power-Netz der Logikschaltung sowie die Summe aller Kapazitäten, die an den Source-Anschlüssen aller N-Kanal-MOSFETs innerhalb der Logikschaltung 2 vorhanden sind, zu der Kapazität der virtuellen Spannungsversorgungsleitung 3 beitragen. Im abgeschalteten Zustand der Logikschaltung 2 befindet sich daher eine große Ladungsmenge Q bei einem Spannungspotenzial nahe der positiven Versorgungsspannung V_DD auf der virtuellen Versorgungsspannungsleitung 3. Beim Durchschalten der Ladungsausgleichsschalteinrichtung 15 mit der Schaltdauer ΔT_schalt fließt die auf der virtuellen Versorgungsspannungsleitung 3 befindliche positive Ladung Q hin zu dem Steueranschluss 16, wie in
4 zu erkennen ist. Während dieser Schaltphase lädt sich der Steueranschluss 16 exponentiell asymptotisch auf, und die Spannung an der virtuellen Versorgungsspannungsleitung 3 sinkt.
Die Dauer ΔT_schalt des Steuerschaltimpulses CR wird kleiner gewählt als die Um-Ladezeit zum Umladen der Versorgungsspannungsleitung 3 bei durchgeschalteter Spannungsversorgungsschalteinrichtung 10.
Dabei ist die Um-Ladezeit zum Umladen der Versorgungsspannungsleitung 3 gegeben durch das Produkt des effektiven Durchschaltwiderstandes der Spannungsversorgungsschaltein richtung 10 und der Kapazität der Versorgungsspannungsleitung 3:
Die Dauer ΔT_schalt des durch den Steuersignalgenerator 18 erzeugten Steuerschaltimpulses CR wird größer gewählt als die Um-Ladezeit zum Umladen des Steueranschlusses der Spannungsversorgungsschalteinrichtung 10.
Dabei ergibt sich die Um-Ladezeit zum Umladen des Steueranschlusses 16 aus dem Produkt des effektiven Durchschaltwiderstandes der Ladungsausgleichsschalteinrichtung 15 und der Kapazität des Steueranschlusses 16:
Die Dauer des Schaltimpulses ΔT_schalt ist ausreichend, um einen weitgehenden Ladungsausgleich zwischen der virtuellen Versorgungsspannungsleitung 3 und dem Steueranschluss 16 herbeizuführen. Durch den Ladungsausgleich steigt das Spannungspotenzial an dem Steueranschluss 16 an, so dass die Spannungsversorgungsschalteinrichtung 10, die durch einen NMOS-Transistor gebildet wird, durchschaltet.
Die durchgeschaltete Spannungsversorgungsschalteinrichtung 10 zieht die Versorgungsspannungsleitung 3 relativ schnell auf das negative Versorgungsspannungspotenzial V_SS. Damit der Steueranschluss 16 nicht auch auf das negative Versorgungsspannungspotenzial VSS zurückgezogen wird, wird die Ladungsausgleichsschalteinrichtung 15 zum Zeitpunkt t₂ abgeschaltet, so dass kein weiterer Ladungsausgleich erfolgt.
Um den positiven Signalpegel des Umschaltsteuersignals an dem Steueranschluss 16 nach Beendigung des Steuerschaltimpulses CR aufrechtzuerhalten, wird die Pufferschaltung 21 durch die Ansteuersignale des Steuersignalgenerators 18 aktiviert.
Hierzu weist das Steuersignal SEL₂ für den PMOS-Transistor 21a zum Zeitpunkt t₂ eine negative Signalflanke auf, so dass der PMOS-Transistor 21a die an dem Anschluss 24 anliegende positive Versorgungsspannung V_DD an den Steueranschluss 16 durchschaltet. Dies bewirkt, dass in einer weiteren Einschaltphase die Spannung an dem Steueranschluss 16 bis nahe an die positive Versorgungsspannung V_DD ansteigt. Die Pufferschaltung 21 bewirkt somit, dass der Schaltzustand der Spannungsversorgungsschaltungeinrichtung 10 nach Deaktivierung der Ladungsausgleichsschalteinrichtung 15 regeneriert und beibehalten wird. Sobald die Spannungsversorgungsschalteinrichtung 10 durchgeschaltet ist und die Kapazität der virtuellen Power-Rail 3 nach V_SS entladen ist, ist die Logikschaltung 2 aktiviert.
Zum Zeitpunkt t₃ erhält der Steuersignalgenerator 18 eine negative Flanke des Selektionssignals SEL, um die Logikschaltung 2 zu deaktivieren. Der Steuersignalgenerator 18 legt eine positive Signalflanke an den Steueranschluss 28a des PMOS-Transistors 21a an, um diesen zum Zeitpunkt t₄ abzuschalten.
Da zum Zeitpunkt t₄ auch der NMOS-Transistor 21b aufgrund des logisch niedrigen Ansteuersignals SEL₁ deaktiviert ist, ist die Ausgangsimpedanz der Pufferschaltung 21 zum Zeitpunkt t₄ hochohmig. Anschließend legt der Steuersignalgenerator 18 über die Steuerleitung 17 einen kurzzeitigen Steuersignalimpuls CR an die Ladungsausgleichsschalteinrichtung 15 an, so dass die an dem Steuersignalanschluss 16 anliegende positiven Ladung über die Ladungsausgleichsschaltung 15 in die virtuelle Spannungsversorgungsleitung 3 abfließt, die sich zu diesem Zeitpunkt auf dem negativen Versorgungsspannungspotenzial V_SS befindet. Die Spannung an dem Steueranschluss 16 fällt dann exponentiell ab, so dass der NMOS-Transistor 10 schließt und die virtuelle Spannungsversorgungsschaltung 3 von dem negativen Versorgungsspannungsanschluss 11 trennt.
Damit der Schaltzustand des NMOS-Transistors 10 gehalten wird, schaltet der Steuersignalgenerator 18 über die Steuerleitung 20b den NMOS-Transistor 21b der Pufferschaltung 21 zum Zeitpunkt t₅ durch. Sobald der NMOS-Transistor 10 abgeschaltet ist, befindet sich die Logikschaltung 2 im deaktivierten Zustand.
Durch die erfindungsgemäße Logik-Aktivierungsschaltung 1 wird nicht die Wiedereinschaltzeit reduziert, sondern der Energie-Overload vermindert, um dadurch eine reduzierte minimale Abschaltzeit T_min zu erreichen, ab der sich ein Abschalten der Logikschaltung 2 trotz des Energieverbrauchs der Aktivierungsschaltung 1 lohnt. Die erfindungsgemäße Aktivierungsschaltung 1 benutzt die virtuelle Spannungsversorgungsleitung 3 als Ladungsquelle beim Einschalten des Schalttransistors 10 bzw. als Ladungssenke beim Ausschalten des Schalttransistors 10. Wird die Logikschaltung 2 abgeschaltet, laden sich alle inneren Knoten der Logikschaltung 2 sowie die virtuelle Power-Rail 3 auf ein Spannungspotenzial auf, das nahe dem nicht geschalteten Betriebspotenzial liegt. Aufgrund der hohen Kapazität der virtuellen Spannungsversorgungsleitung 3 steht eine große Ladungsmenge Q bei einem Potenzial nahe der positiven Versorgungsspannung V_DD zur Verfügung, wenn die negative Versorgungsspannung V_SS an die virtuelle Spannungsversorgungsleitung 3 geschaltet wird. Diese große Ladungsmenge Q wird zum Aufsteuern des Schalttransistors 10 verwendet.
Die in der erfindungsgemäßen Aktivierungsschaltung 1 vorgesehene Pufferschaltung 21 enthält vorzugsweise MOSFET-Transistoren 21a, 21b, die jeweils eine relativ geringe Kanalbreite aufweisen, da die Pufferschaltung 21 nur zum Halten des Signalpegels am Steueranschluss 16 vorgesehen ist.
Die beim Umschalten der Versorgungsspannungsschalteinrichtung 10 über die Ladungsausgleichsschalteinrichtung 15 fließende Ladung Q wird nicht aus der Versorgungsspannung V_DD bezogen, so dass die Belastung der Versorgungsspannungsquelle wesent lich geringer ist als bei einer herkömmlichen Logik-Aktivierungsschaltung, wie sie in 1 dargestellt ist. Hierdurch werden die Standby-Zeiten insbesondere bei mobilen Endgeräten, die mit einer Batterie betrieben werden, erheblich erhöht. Beim Einschalten der Logikschaltung 2 wird die notwendige Ladung Q aus dem virtuellen Power-Rail 3 bezogen, und beim Abschalten der Logikschaltung 2 wird diese Ladung wieder auf die virtuelle Power-Rail 3 zurückgeführt. Auf diese Weise wird die Ladung Q, die im abgeschalteten Zustand durch Leckströme der Spannungsquelle entzogen wird, reduziert.
Bei der in 3 dargestellten Ausführungsform wird die Spannungsversorgungsschalteinrichtung 10 sowie die Ladungsausgleichsschalteinrichtung 15 durch MOSFET-Transistoren gebildet. Bei einer alternativen Ausführungsform wird die Ladungsausgleichsschalteinrichtung 15 mindestens durch eine so genannte Carbo-Nano-Tube gebildet.
5 zeigt eine alternative zweite Ausführungsform der Logik-Aktivierungsschaltung 1 gemäß der Erfindung, bei der eine Logik-Aktivierungsschaltung 1 an der positiven virtuellen Spannungsversorgungsleitung, und nicht wie bei der in 3 dargestellten ersten Ausführungsform an der negativen virtuellen Spannungsversorgungsleitung 3 innerhalb der Logikschaltung 2 angeschlossen ist. Im Übrigen ist die Funktionsweise der in 5 dargestellten Logik-Aktivierungsschaltung 1 identisch zu der Funktionsweise gemäß der in 3 dargestellten Ausführungsform.
6 dient zur Erläuterung der Funktionsweise der erfindungsgemäßen Logik-Aktivierungsschaltung 1.
Zum Zeitpunkt t_a wird die Logikschaltung 2 durch die erfindungsgemäße Logik-Aktivierungsschaltung 1 ausgeschaltet, so dass die durch Leckstrom verursachte Verlustleistung innerhalb der Logikschaltung 2 exponentiell absinkt. Durch den Be trieb der Logik-Aktivierungsschaltung 1 entsteht beim Ausschalten der Logikschaltung 2 eine Verlustleistung in der Ansteuerschaltung 1 zum Zeitpunkt t_a.
Zum Zeitpunkt t_b wird die Logikschaltung 2 wieder eingeschaltet, so dass die Verlustleistung innerhalb der Logikschaltung 2 auf den hohen Wert P_AN ansteigt. Durch die aktivierte Logik-Aktivierungsschaltung 1 entsteht eine Verlustleistung in der Ansteuerschaltung 1.
Wie man aus 6a erkennen kann, wird erst ab einer minimalen Ausschaltzeit T_min insgesamt Verlustleistung eingespart. Die in 6a dargestellte schraffierte Fläche entspricht der Summe der beiden in 6b dargestellten schraffierten Flächen. Ist die Ausschaltzeitdauer niedriger als die Zeit T_min, wird keine Verlustleistung eingespart, sondern im Gegenteil sogar zusätzliche Energie verbraucht. Ist die Ausschaltzeitdauer der Logikschaltung 2 größer als diese minimale Zeit T_min, wird insgesamt Energie eingespart.
Da die Verlustleistung der erfindungsgemäßen Ansteuerschaltung 1 aufgrund des Ladungsausgleichs relativ gering ist und somit auch die in 6b dargestellten schraffierten Flächen relativ klein sind, ist folglich auch die minimale Ausschaltzeit T_min bei der erfindungsgemäßen Logik-Aktivierungsschaltung 1 kurz.
7 zeigt die Energiebilanz der erfindungsgemäßen Logik-Ansteuerschaltung 1 im Vergleich zu einer herkömmlichen Logikansteuerschaltung, wie sie in 1 dargestellt ist. Wie man erkennen kann, sinkt aufgrund der Energieeinsparung die minimale Ausschaltzeit, ab der sich ein Ausschalten der Logikschaltung 2 lohnt, erheblich. Bei gleicher Ausschaltzeit steigt die eingesparte Energie bei der erfindungsgemäßen Aktivierungsschaltung 1 im Vergleich zu der herkömmlichen Aktivierungsschaltung.
8 zeigt eine weitere Ausführungsform der erfindungsgemäßen Logik-Aktivierungsschaltung 1 zum Ein- oder Ausschalten von Logikschaltungen.
Bei der in 8 dargestellten Ausführungsform sind mehrere Logikschaltungen 2 seriell verschaltet. Dabei verarbeitet eine Logikschaltung 2_n+1 die eingangsseitig anliegenden, verarbeiteten Ausgangssignale der vorangehenden Logikschaltung 2n. Die beiden seriell verschalteten Logikschaltungen 2 weisen komplementäre virtuelle Spannungsversorgungsleitungen 3-n bzw. 3-n+1 auf.
Bei dem in 8 dargestellten Beispiel weist die Logikschaltung 2n eine positive virtuelle Versorgungsspannungsleitung 3-n auf, die wieder über eine Spannungsversorgungsschalteinrichtung 10-1 an eine positive Versorgungsspannung V_DD schaltbar ist. Die nachgeschaltete Logikschaltung 2_n+1 weist eine negative virtuelle Spannungsversorgungsleitung 3-n+1 auf, die über eine weitere Spannungsversorgungsschalteinrichtung 10-2 an eine negative Versorgungsspannung V_SS schaltbar ist. Die komplementären Spannungsversorgungsschalteinrichtungen 10-1, 10-2 weisen Steueranschlüsse 16-1, 16-2 auf, die mit Ausgangsknoten 26-1, 26-2 der Pufferschaltungen 21-1, 21-2 verbunden sind. Die MOSFETs der Pufferschaltkreise 21-1, 21-2 sind über Steuerleitungen durch den Steuersignalgenerator 18 angesteuert. Die Logik-Aktivierungsschaltkreise zum Aktivieren der Logikschaltungen 2-n, 2-n+1 sind in einem so genanten Zickzackschema angeordnet.
Zum Aktivieren bzw. Anschalten der beiden seriell verschalteten Logikschaltungen 2-n, 2-n+1 werden die Ausgangsknoten der beiden Pufferschaltkreise 21-1, 21-2 zunächst hochohmig geschaltet und anschließend mittels eines kurzen Schaltimpulses CR die Ladungsausgleichsschalteinrichtung 15 durchgeschaltet. An dem Steueranschlussknoten 16-1 befindet sich vor dem Durchschalten der Spannungsversorgungsschalteinrichtung 10-1 eine positive Ladung, und an dem Steueranschluss 16-2 befin det sich vor dem Durchschalten der Spannungsversorgungsschalteinrichtung 10-2 eine negative Ladung. Nach dem Durchschalten der Schalteinrichtung 15 erfolgt ein Ladungsausgleich, so dass das Spannungspotenzial an dem Steueranschluss 16-1 absinkt und das Spannungspotenzial an dem Steuerknoten 16-2 ansteigt. Dies führt zu einem Durchschalten der beiden Spannungsversorgungsschalteinrichtungen 10-1, 10-2, so dass die beiden seriell verschalteten Logikschaltungen 2-n, 2-n+1 aktiviert werden. Nachdem die Spannungsversorgungsschalteinrichtungen 10-1, 10-2 durchgeschaltet sind, werden die Signalpegel an den Steueranschlüssen 16-1, 16-2 mittels der Pufferschaltkreise 21-1, 21-2 regeneriert und gehalten.

1: Logik-Aktivierungsschaltung
2: Logikschaltung
3: virtuelle Spannungsversorgungsleitung
4: Signalleitungen
5: Signalleitungen
6: Versorgungsspannungsanschluss
7: Abzweigungsknoten
8: Leitung
9: Anschluss
10: Spannungsversorgungsschalteinrichtung
11: Versorgungsspannungsanschluss
12: Abzweigungsknoten
13: Leitung
19: Anschluss
15: Ladungsausgleichsschaltung
16: Steueranschluss
17: Steuerleitung
18: Steuersignalgenerator
19: Steueranschluss
20: Steuerleitungen
21: Pufferschaltung
22: Leitung
23: Leitung
24: Versorgungsspannungsanschluss
25: Inverter
26: Ausgangsknoten
27: Leitung
28: Steueranschluss

Claims

Logik-Aktivierungsschaltung (1) zum Ein- oder Ausschalten einer Logikschaltung (2), die mindestens eine Versorgungsspannungsleitung (3) aufweist, mit: (a) mindestens einer Spannungsversorgungsschalteinrichtung (10) zum Schalten einer Versorgungsspannung an die Versorgungsspannungsleitung (3) der Logikschaltung (2) in Abhängigkeit von einem an einem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) angelegten Umschaltsteuersignal; und mit (b) einer Ladungsausgleichsschalteinrichtung (15), die in Abhängigkeit von einem Steuerschaltimpuls (CR) die Versorgungsspannungsleitung der Logikschaltung (2) an den Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) für die Dauer des Steuerschaltimpulses (CR) durchschaltet, so dass ein Ladungsausgleich zwischen der Versorgungsspannungsleitung (3) und dem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) zur Erzeugung des Umschaltsteuersignals erfolgt.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass eine Pufferschaltung (21) vorgesehen ist, die den Signalpegel des Umschaltsteuersignals nach Beendigung des Steuerschaltimpulses (CR) zur Aufrechterhaltung des Schaltzustandes der Spannungsversorgungsschalteinrichtung (10) vervollständigt und hält.
Logik-Aktivierungsschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Pufferschaltung (21) zwei komplementär aufgebaute Transistoren (21a, 21b) enthält, die zwischen einer positiven Versorgungsspannung und einer negativen Versorgungsspannung an einem Ausgangsknoten (26) der Pufferschaltung (21) in Reihe geschaltet sind.
Logik-Aktivierungsschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Ausgangsknoten (26) der Pufferschaltung (21) mit dem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) verbunden ist.
Logik-Aktivierungsschaltung nach Anspruch 3, dadurch gekennzeichnet, dass die beiden komplementär aufgebauten Transistoren (21a, 21b) der Pufferschaltung (21) jeweils Steueranschlüsse (28a, 28b) zum Anlegen von Ansteuersignalen aufweisen.
Logik-Aktivierungsschaltung nach Anspruch 5, dadurch gekennzeichnet, dass eine Steuersignalerzeugungsschaltung (18) vorgesehen ist, welche die Ansteuersignale für die Transistoren (21a, 21b) der Pufferschaltung (21) und den Steuerschaltimpuls (CR) für die Ladungsausgleichsschalteinrichtung (15) in Abhängigkeit von einem externen Selektionssignal (SEL) zur Selektion der Logik-Aktivierungsschaltung (1) erzeugt.
Logik-Aktivierungsschaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Ausgangsimpedanz an dem Ausgangsknoten (26) der Pufferschaltung (21) während der Dauer des Steuerschaltimpulses (CR) durch die Ansteuersignale hochohmig geschaltet wird.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Spannungsversorgungsschalteinrichtung (10) durch einen MOSFET gebildet wird.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungsausgleichsschalteinrichtung (15) aus einem Transistor oder aus zwei parallel verschalteten, komplementär aufgebauten Transistoren (15a, 15b) besteht.
Logik-Aktivierungsschaltung nach Anspruch 9, dadurch gekennzeichnet, dass die Transistoren (15a, 15b) der Ladungsausgleichsschalteinrichtung (15) MOSFETs sind.
Logik-Aktivierungsschaltung nach Anspruch 10, dadurch gekennzeichnet, dass an das Gate eines ersten MOSFETs (15a) der Ladungsausgleichsschalteinrichtung (15) der Steuerschaltimpuls (CR) angelegt wird und dass an das Gate des zweiten MOSFETs (15b) der Ladungsausgleichsschalteinrichtung (15) der invertierte Steuerschaltimpuls (CR) angelegt wird.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Ladungsausgleichsschalteinrichtung (15) aus Carbo-Nano-Tubes besteht.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Dauer des Steuerschaltimpulses (CR) kleiner ist als eine Um-Ladezeit zum Umladen der Versorgungsspannungsleitung (3) bei durchgeschalteter Spannungsversorgungsschalteinrichtung (10).
Logik-Aktivierungsschaltung nach Anspruch 13, dadurch gekennzeichnet, dass die Um-Ladezeit zum Umladen der Versorgungsspannungsleitung (3) von einem effektiven Durchschaltwiderstand der Spannungsversorgungsschalteinrichtung (10) und der Kapazität der Versorgungsspannungsleitung (3) der Logikschaltung abhängt.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Dauer des Steuerschaltimpulses (CR) größer ist als eine Um-Ladezeit zum Umladen des Steueranschlusses (16) der Spannungsversorgungsschalteinrichtung (10).
Logik-Aktivierungsschaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Um-Ladezeit zum Umladen des Steueranschlusses (16) von einem effektiven Durchschaltwiderstand der Ladungsausgleichsschalteinrichtung (15) und der Kapazität des Steueranschlusses (16) abhängt.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Logikschaltung (2) zwei Versorgungsspannungsleitungen aufweist.
Logik-Aktivierungsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Logikschaltung (2) und die Logik-Aktivierungsschaltung (1) auf einem Chip integriert sind.
Verfahren zum Ein- oder Ausschalten von mindestens einer Logikschaltung (2), die jeweils mindestens eine Versorgungsspannungsleitung (3) enthält, mittels einer an die Versorgungsspannungsleitung (3) angeschlossenen Spannungsversorgungsschalteinrichtung (10), wobei ein Umschaltsteuersignal zum Schalten der Spannungsversorgungsschalteinrichtung (10) durch einen Ladungsausgleich an einem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) erzeugt wird, wobei der Ladungsausgleich an dem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) mittels einer durchgeschalteten Ladungsausgleichsschalteinrichtung (15) erfolgt, die durch einen Steuerschaltimpuls (CR) zum Durchschalten der Ladungsausgleichsschalteinrichtung (15) angesteuert wird, wobei der Ladungsausgleich zwischen der Versorgungsspannungsleitung (3) der Logikschaltung (2) und dem Steueranschluss (16) der Spannungsversorgungsschalteinrichtung (10) erfolgt oder der Ladungsausgleich zwischen zwei Steueranschlüssen (16) von zwei Spannungsversorgungsschalteinrichtungen (10) erfolgt, die für zwei seriell verschaltete Logikschaltungen (2) vorgesehen sind.