JP2021520594A - メモリセルの感知 - Google Patents

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Abstract

メモリセルを感知するためのデバイスおよび方法が説明される。メモリセルは、強誘電体メモリセルを含んでよい。読み取り動作中に、第１のスイッチング・コンポーネントは、メモリセルと感知コンポーネントとの間で電荷を移動させるために、メモリセル上に記憶された論理状態に基づいて、感知コンポーネントをメモリセルと選択的に結合することがある。第１のスイッチング・コンポーネントと結合され得る第２のスイッチング・コンポーネントは、前記電荷と関連づけられた電圧を、感知コンポーネントの動作電圧の範囲内である別の電圧にダウンコンバートすることがある。感知コンポーネントは、場合によっては電力消費量を減少させるようにメモリセルが動作する電圧よりも低い電圧で動作することがある。

Description

クロスリファレンス
本特許出願は、２０１８年４月２５日に出願され、本出願の譲受人に与えられ、参照によりその全体が本明細書に明白に組み込まれる、Ｖｏらによる「ＳＥＮＳＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ」という名称の米国特許出願第１５／９６２，９３８号の優先権を主張するものである。
以下は、一般に、メモリアレイを動作させることに関し、より詳細には、メモリセルを感知することに関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリデバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込むまたはプログラムすることがある。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、延長された時間の期間にわたって記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有し得る。
メモリデバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含むことがある。メモリデバイスのセンシング・コンポーネントの効率を改善すること（たとえば、より少ない電力消費量、改善された感知マージン）も望ましいことがある。
本開示の態様による、メモリセルを感知することをサポートするメモリアレイの一実施例を示す図である。 本開示の態様による、メモリセルを感知するための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするヒステリシス曲線の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートする回路の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするタイミング図の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするデバイスのブロック図である。 本開示の態様による、メモリセルを感知することをサポートするデバイスのブロック図である。 本開示の態様による、メモリセルを感知するための方法を示す図である。
いくつかのメモリデバイスでは、メモリセルの動作電圧が、情報を記憶するためにメモリセル内で使用される材料（たとえば、強誘電体材料）の電気的性質を活用するように決定されることがある。場合によっては、メモリセルの動作電圧は、周辺回路（たとえば、感知コンポーネント）が動作し得る別の電圧よりも大きいことがある。周辺回路が、メモリセルに適したより大きい動作電圧をサポートするように設計されるとき、周辺回路は、より大きい電力消費量、劣っている感知特性、または他のあまり望ましくない特徴を有してよい。
回路（たとえば、ダウンコンバージョン回路）とアクセス動作（たとえば読み取り動作）中に回路を使用してメモリセルを感知するための方法が、本明細書において説明される。回路、たとえばダウンコンバージョン回路は、読み取り動作中に感知コンポーネントによって経験される電圧または電荷を減少させるように構成されることがある。ダウンコンバージョン回路が使用されるとき、たとえば、感知コンポーネントは、ダウンコンバージョン回路が使用されない感知コンポーネントよりも低い電力で動作するように構成されることがある。ダウンコンバージョン回路は、メモリセル上に記憶された論理状態に基づいてメモリセルをセンシング・コンポーネントと選択的に結合することがある。加えて、ダウンコンバージョン回路は、メモリセル上に記憶された論理状態を示す電圧を、センシング・コンポーネントにとってますます良い第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。ダウンコンバージョン回路は、読み取り動作中のセンシング・コンポーネントのセンシングウィンドウを改善し得、エネルギー効率の良い読み取り動作にとって望ましい動作電圧で動作するために感知コンポーネントを容易にし得る。
場合によっては、ダウンコンバージョン回路は、メモリセルとセンシング・コンポーネントとの間に配置されることがある。回路は、直接構成で配列され得るＴ１（たとえば、第１のスイッチング・コンポーネント）とＴ２（たとえば、第２のスイッチング・コンポーネント）とを含んでよい。いくつかの実施例では、Ｔ１はｐ型金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）であってよく、Ｔ２はｎ型金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）であってよい。さらに、Ｔ１は、ノード（たとえば、第１のノード）と結合されることがあり、Ｔ２は、Ｔ１および感知コンポーネントと結合されることがあり、Ｔ２のゲートは、ノードに電気的に接続されることがある。読み取り動作中、メモリセルはノードと結合されることがあり、異なる電圧が、メモリセル上に記憶された論理状態に基づいて、ノードにおいて確立されることがある。
ダウンコンバージョン回路のＴ１は、ノードをメモリセルと結合した結果として第１の電圧がノードで現れるとき、オンになる（たとえば、活性化する）ように構成されることがある。場合によっては、第１の電圧は、メモリセル上に記憶された「ハイ」論理状態（たとえば、論理状態「１」）に対応し得る。Ｔ１は、ノードをメモリセルと結合した結果として第１の電圧とは異なる第２の電圧がノードで現れるとき、非活性化されたままであることがある。場合によっては、第２の電圧は、メモリセル上に記憶された「ロー」論理状態（たとえば、論理状態「０」）に対応し得る。読み取り動作中のそのようなＴ１の動作は、Ｔ１の閾値電圧と上記で説明された回路構成に基づいてＴ１のゲートに印加された電圧を使用して達成され得る。したがって、Ｔ１、Ｔ１のノードに存在するメモリセル１０５−ｂの論理状態を示す電荷に基づいて読み取り動作中にメモリセルの電荷を感知コンポーネントに選択的に移動させることがある。
加えて、ダウンコンバージョン回路のＴ２は、ノードにおける第１の電圧（たとえば、Ｔ２のゲートに印加される電圧）がＴ２の閾値電圧よりも大きいとき、ノードにおいて第１の電圧を通過させるためにＴ２がオンになり（たとえば、活性化し）得るように、ソースフォロア構成内で構成されることがある。したがって、Ｔ２は、Ｔ２の閾値電圧の分だけノードにおける第１の電圧を制限し（たとえば、減少させ、ダウンコンバートし）、減少した電圧を感知コンポーネントに通過させることがある。したがって、ノードにおける第１の電圧は、Ｔ２の閾値電圧を選択することによって感知コンポーネントの動作電圧の範囲内である電圧に減少され得る。
Ｔ１は、メモリセル上に記憶された論理状態に基づいてメモリセルを感知コンポーネントと（たとえば、ノードを通じて）結合するために選択的に活性化することがある。たとえば、Ｔ１は、メモリセルが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあるが、Ｔ１は、メモリセルが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。ノードにおける電圧は、読み取り動作中のメモリセルの論理状態を示し得る。加えて、Ｔ１が活性化されたとき、Ｔ２は、ノードにおける電圧を、感知コンポーネントが動作するのに適し得る減少した電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。上記で説明されたダウンコンバージョン回路の動作は、センシング・コンポーネントのより低い動作電圧ならびに改善された感知マージンにより、エネルギー効率がより高く信頼性のより高い感知動作を提供し得る。
上記で紹介された本開示の特徴は、以下で図１〜図３の文脈でさらに説明される。次いで、具体的な実施例が、図４〜図５に関して説明される。本開示のこれらおよび他の特徴は、メモリセルを感知することに関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。
図１は、本開示の態様による、メモリセルを感知することをサポートするメモリアレイ１００の一実施例を示す。図１は、メモリアレイ１００のさまざまなコンポーネントおよび特徴の例示的な概略図である。したがって、メモリアレイ１００のコンポーネントおよび特徴は、メモリアレイ１００内の実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。メモリアレイ１００は、電子メモリ装置またはデバイスとも呼ばれることがある。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリセル１０５を含む。場合によっては、各メモリセル１０５は、絶縁材料として強誘電体材料をもつキャパシタを含み得る強誘電体メモリセルであってよい。場合によっては、キャパシタは、強誘電体容器と呼ばれることがある。各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。各メモリセル１０５は、互いの上に積み重ねられ、メモリセル１４５の２つのデッキをもたらすことがある。したがって、図１における実施例は、メモリアレイの２つのデッキを示す一例であってよい。
場合によっては、メモリセル１０５は、３つ以上の論理状態を記憶するように構成される。メモリセル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄え得る。たとえば、充電されたキャパシタと充電されていないキャパシタはそれぞれ、２つの論理状態を表す。電荷は、コンポーネントまたは導体内またはその上に存在する電荷の量を表し得る。場合によっては、電荷は、メモリセル１０５のキャパシタ内に記憶された論理状態に対応することがある。場合によっては、電荷は、何らかの他の値および／またはコンポーネントに対応することがある。本明細書で使用されるとき、電荷は、単一の陽子または電子によって搬送される特定の値に限定されない。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として常誘電性電気分極性または線形電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリセルは、絶縁材料として強誘電体材料をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点は、以下で説明される。
アクセス動作と呼ばれることがある読み取りおよび書き込みなどの動作は、ワード線１１０およびディジット線１１５を活性化または選択することによって、メモリセル１０５上で実行され得る。ワード線１１０は、行線（ｒｏｗ ｌｉｎｅ）、感知線、およびアクセス線としても知られることがある。ディジット線１１５は、ビット線、列線（ｃｏｌｕｍｎ ｌｉｎｅ）、アクセス線としても知られることがある。ワード線およびディジット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０とディジット線１１５は、アレイを作成するために互いと直角をなして（または、ほぼ直角をなして）よい。メモリセルのタイプ（たとえば、ＦｅＲＡＭ、ＲＲＡＭ）に応じて、たとえば、プレート線などの他のアクセス線が存在することがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ））、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
メモリアレイ１００は、２次元（２Ｄ）メモリアレイまたは３次元（３Ｄ）メモリアレイであってよい。３Ｄメモリアレイは、互いの上に形成された２Ｄメモリアレイを含んでよい。これは、２Ｄアレイと比較して単一のダイまたは基板上に置かれ得るまたは作成され得るメモリセルの数を増加させ得、このことによって、生産コストが減少される、またはメモリアレイの性能が増加される、または両方がなされ得る。メモリアレイ１００は、任意の数のレベルを含んでよい。各レベルは、メモリセル１０５が各レベル上で互いとほぼ位置決めされ得るように位置決めまたは配置されてよい。メモリセル１０５の各行は単一のワード線１１０に接続されることがあり、メモリセル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化すること（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、単一のメモリセル１０５は、それらの交差点においてアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリセルのアドレスと呼ばれることがある。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、セレクタデバイスによってディジット線から電気的に絶縁されることがある。ワード線１１０は、セレクタデバイスに接続されることがあり、これを制御し得る。たとえば、セレクタデバイスはトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であってよく、ワード線１１０は、トランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリセル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリセル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。加えて、以下で図２において説明されるように、強誘電体メモリセルのアクセス動作は、強誘電体メモリセルのノード、すなわちプレート線を介したセルプレートノードへの追加の接続を必要とすることがある。場合によっては、ディジット線１１５は、読み取り動作中にプリチャージされることがある。その後、ワード線１１０は、ディジット線１１５をプリチャージした後でメモリセル１０５をディジット線１１５と結合するために活性化されることがある。場合によっては、電荷が、ワード線１１０を活性化したことに基づいて読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じて、メモリセル１０５と感知コンポーネント（たとえば、感知コンポーネント１２５）との間で移動されることがある。場合によっては、メモリセル１０５上に記憶される論理状態は、回路を通じて移動された電荷に基づいて決定されることがある。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリセル１０５がアクセスされ得る。加えて、強誘電体メモリセルのアクセス動作は、プレート線デコーダと関連づけられた、メモリセル１０５のための対応するプレート線を活性化する必要があることがある。
アクセスすると、メモリセル１０５は、メモリセル１０５の記憶された状態を決定するために、感知コンポーネント１２５によって、読み取られることがある、または感知されることがある。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、感知コンポーネント１２５は、メモリセル１０５の記憶された状態を決定するために基準電圧と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知コンポーネント１２５は、メモリセル１０５に記憶された状態が論理１であったと決定することがあり、またその逆の場合もある。感知コンポーネント１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリセル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。
場合によっては、回路は、メモリセル１０５と感知コンポーネント１２５との間に配置されることがある。回路は、読み取り動作中に感知コンポーネント１２５をメモリセル１０５と選択的に結合し、読み取り動作中にメモリセル１０５から受信された信号を選択的にダウンコンバートするように構成されることがある。回路の第１のスイッチング・コンポーネントは、感知コンポーネント１２５をメモリセル１０５と選択的に結合し、それらの間で電荷を、メモリセル１０５上に記憶されたある論理状態に対してメモリセル１０５上に記憶された論理状態に基づいて移動させることがある。加えて、回路の第２のスイッチング・コンポーネントは、メモリセル１０５上に記憶されたある論理状態に対して読み取り動作中に感知コンポーネント１２５のための電荷と関連づけられた電圧を減少させることがある。
メモリセル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリセル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリセル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に説明される。
いくつかのメモリ・アーキテクチャでは、メモリセル１０５にアクセスすると、記憶された論理状態が劣化または破壊されることがあり、メモリセル１０５に元の論理状態を戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリセルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリセル１０５は、再度書き込まれる必要があることがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャでは、メモリセルは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失をもたらすことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であることがあり、かなりの電力消費量を招くことがある。メモリアレイがますます大きくなると、電力消費量の増加は、特にバッテリなどの有限電源に依拠するモバイルデバイスの場合、メモリアレイの展開または動作を阻害することがある（たとえば、電力供給、熱生成、材料制限）。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリ・アーキテクチャと比較して改善された性能をもたらし得る有益な性質を有することがある。
メモリ・コントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリアレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリセル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。
場合によっては、メモリ・コントローラ１４０は、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０は、選択されたディジット線１１５をプリチャージすることとディジット線１１５をプリチャージした後でメモリセル１０５をディジット線１１５と結合するためにワード線１１０を活性化することと関連づけられたタイミングを制御することがある。場合によっては、メモリ・コントローラ１４０は、読み取り動作中に移動された電荷と関連づけられた電圧を減少させるように構成された回路（たとえば、ダウンコンバージョン回路）を通じて、メモリセル１０５と感知コンポーネント（たとえば、感知コンポーネント１２５）との間で電荷を移動させることを制御することがある。場合によっては、メモリ・コントローラ１４０は、ディジット線を第１のノードと結合したことに基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスすることがある。場合によっては、メモリ・コントローラ１４０は、回路を通じて移動された電荷に基づいてメモリセル上に記憶される論理状態を決定することがある。
一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリアレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリアレイ１００内の１つの、複数の、またはすべてのメモリセル１０５は、同時にアクセスされることがある。たとえば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定または再設定されるアクセス（または書き込みまたはプログラム）動作中に、同時にアクセスされることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。他のアクセス線たとえばプレート線が存在し得るいくつかの実施例では、ワード線およびディジット線と協働する対応するプレート線は、メモリアレイのある特定のメモリセル１０５にアクセスするために、活性化される必要があることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
図２は、本開示の態様による、メモリセルを感知することをサポートする回路２００の図を示す。回路２００は、メモリセル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知コンポーネント１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明される、メモリセル１０５、ワード線１１０、ディジット線１１５、および感知コンポーネント１２５の実施例であり得る。メモリセル１０５−ａは、第１のプレートすなわちセルプレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶コンポーネントを含むことがある。セルプレート２３０とセル底部２１５は、それらの間に配置された強誘電体材料を通して容量的に結合されることがある。セルプレート２３０およびセル底部２１５の向きは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、セレクタデバイス２２０と、基準線２２５も含む。セルプレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られ得るまたは感知され得る。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、セレクタデバイス２２０が非活性化されるときは、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、セレクタデバイス２２０が活性化されるときは、ディジット線１１５−ａに接続可能である。セレクタデバイス２２０を活性化することは、メモリセル１０５−ａを選択することと呼ばれることがある。場合によっては、セレクタデバイス２２０はトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であり、その動作は、トランジスタゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは、セレクタデバイス２２０を活性化し得る。たとえば、ワード線１１０−ａに印加された電圧がトランジスタゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。
場合によっては、ディジット線１１５−ａは、読み取り動作中にプリチャージされることがある。その後、ワード線１１０−ａは、メモリセル１０５−ａをプリチャージされたディジット線１１５−ａと結合するためにバイアスされることがある。メモリセル１０５−ａをプリチャージされたディジット線１１５−ａと結合することによって、メモリセル１０５−ａとプリチャージされたディジット線１１５−ａと結合された第１のノード（たとえば、ノードＡ）との間で電荷が移動され得る。場合によっては、電荷の電圧を制限するように構成された回路（たとえば、ダウンコンバージョン回路）が、第１のノードと感知コンポーネント１２５−ａとの間に配置されることがある。場合によっては、回路は、第１のノードと結合された第１のスイッチング・コンポーネントと、第１のスイッチング・コンポーネントおよび感知コンポーネント１２５−ａと結合された第２のスイッチング・コンポーネントとを含み、第２のスイッチング・コンポーネントのゲートは、第１のノードに電気的に接続される。場合によっては、回路の第１のスイッチング・コンポーネントは、メモリセルがハイ論理状態を示す第１の電荷を第１のノードに移動させたことに基づいて感知コンポーネント１２５−ａを第１のノードと選択的に結合するように構成される。場合によっては、回路の記第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための第１の電荷と関連づけられた電圧を減少させるように構成される。
他の実施例では、セレクタデバイス２２０およびキャパシタ２０５の位置は、セレクタデバイス２２０がプレート線２１０とセルプレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａとセレクタデバイス２２０の他の端子との間にあるように、交換されることがある。この実施例では、セレクタデバイス２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
キャパシタ２０５のプレート間の強誘電体材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリセル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは、プレート線２１０およびワード線１１０−ａをバイアスする前に、仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがある。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態、たとえば記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、「セルプレートの移行」と呼ばれることがある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存することがある。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリセル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリセル１０５−ａ内の記憶される論理状態を決定するために、感知コンポーネント１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。
感知コンポーネント１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知コンポーネント１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であってよい。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知コンポーネント１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリセル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知コンポーネント１２５−ａが、メモリセル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、図１を参照すると、メモリセル１０５−ａのラッチされた論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。
場合によっては、感知コンポーネント１２５−ａは、メモリセル１０５−ａと関連づけられた第２の電圧よりも低い第１の電圧で動作するように構成されることがある。たとえば、メモリセル１０５−ａは、読み取り動作中にノードＡ上で第１の電圧よりも大きい信号を発現させるように構成されることがある。より低い動作電圧は、感知コンポーネント１２５−ａのさまざまなトランジスタまたは増幅器により薄いゲート酸化物を使用することを容易にし得る。より薄いゲート酸化物を用いるトランジスタまたは増幅器は、より少ない電力消費量に加えて、（たとえば、感知ノードと基準ノードとの間のより良いマッチング特性により）より単純な感知動作を提供し得る。そのうえ、より低い動作電圧は、メモリセル１０５−ａと関連づけられた第２の電圧で動作するように構成されたさまざまな感知コンポーネントと比較して、さまざまな回路コンポーネントを並べることと関連づけられた横方向の物理的寸法（たとえば、トランジスタのゲート長さ、絶縁のための空間）を減少させることによって、感知コンポーネント１２５−ａによって占有される面積のスケーリングを容易にし得る。
メモリセル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一実施例では、セレクタデバイス２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通じて）セルプレート２３０および（ディジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セルプレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスが論理１を書き込むために実行され、セルプレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
図３は、本開示のさまざまな態様による、メモリセルを感知することをサポートする強誘電体メモリセルのためのヒステリシス曲線３００−ａおよび３００−ｂとともに、非線形電気的性質の一例を示す。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリセルの書き込みプロセスおよび読み取りプロセスを示す。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
強誘電体材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷をもたらし、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００における電圧は、キャパシタ上の電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セルプレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス曲線３００−ａにおいて示されるように、強誘電体材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の実施例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他のスキームに対応するために逆転されることがある。
論理０または１は、電圧を印加することにより、強誘電材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリセルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまでの電荷蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧がキャパシタ上に印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを示す。図２を参照して論じられるように、電圧３３５がキャパシタ上に印加されることがある。他の場合では、固定電圧は、セルプレートに印加されることがあり、正の電圧として示されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
場合によっては、最終的な電荷は、メモリセルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知コンポーネントにおいて測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。場合によっては、ディジット線は、キャパシタが読み取り動作中にディジット線に電気的に接続される前に、プリチャージされることがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０、または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶される論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知コンポーネントによる比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリセルの記憶される論理値（すなわち、論理０または１）が決定され得る。
場合によっては、ディジット線と感知コンポーネントとの間に配置された回路は、ディジット線電圧を、感知コンポーネントの動作電圧の範囲内である第２の電圧に減少させるように構成されることがある。場合によっては、感知コンポーネントは、電力消費量を減少させ感知特性を改善するために薄いゲート酸化物を使用して製作されたさまざまなトランジスタおよび増幅器を含んでよい。場合によっては、回路の第１のスイッチング・コンポーネントは、強誘電体メモリセル上に記憶された論理状態に基づいて感知コンポーネントをディジット線と選択的に結合するように構成される。加えて、回路の第２のスイッチング・コンポーネントは、ディジット線電圧を第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ように構成されることがある。
上記で論じられたように、強誘電体キャパシタを使用しないメモリセルを読み取ることによって、記憶された論理状態が劣化または破壊されることがある。しかしながら、強誘電体メモリセルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。
図４は、本開示の態様による、メモリセルを感知することをサポートする回路４００の一実施例を示す。回路４００は、メモリセルの感知を容易にする目的で協働するいくつかの回路コンポーネントを強調するために簡略化された回路構成を示す。回路４００は、感知コンポーネント１２５−ｂと別の感知回路４２０との間に配置されたダウンコンバージョン回路４１０を含む。感知コンポーネント１２５−ｂは、図１および図２を参照して説明された感知コンポーネント１２５または１２５−ａの一実施例またはその何らかの部分であってよい。加えて、感知回路４２０は、メモリセル１０５−ｂと結合するように構成されることがある。メモリセル１０５−ｂは、図１または図２を参照して説明されたメモリセル１０５または１０５−ａの一実施例であってよい。回路４００は、図５を参照して説明されるように、読み取り動作中にメモリセル１０５−ａ上に記憶された論理状態を感知するように構成されることがある。
ダウンコンバージョン回路４１０は、読み取り動作中にメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間で移動される電荷の電圧を制限するように構成されることがある。さらに、ダウンコンバージョン回路４１０は、メモリセル１０５−ｂ上に記憶された論理状態に基づいて、メモリセル１０５−ｂを（たとえば、ノード１を通じて）感知コンポーネント１２５−ｂと選択的に結合するように構成されることがある。そのようなメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間の選択的結合は、回路４００を含むメモリデバイスの感知動作を改善し得る。たとえば、より大きい感知マージン、より速い感知動作、読み取り動作中のより少ない電力消費量である。場合によっては、ダウンコンバージョン回路４１０は、回路と呼ばれることがある。
ダウンコンバージョン回路４１０は、Ｔ１（たとえば、第１のスイッチング・コンポーネント）と、Ｔ２（たとえば、第２のスイッチング・コンポーネント）とを含んでよい。Ｔ１はＰＭＯＳ ＦＥＴであってよく、Ｔ２はＮＭＯＳ ＦＥＴであってよい。場合によっては、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは、直列構成で配列されてよい。さらに、Ｔ１はノード１（たとえば、第１のノード）と結合されることがあり、Ｔ２はＴ１および感知コンポーネント１２５−ｂと結合されることがあり、Ｔ２のゲートはノード１（たとえば、第１のノード）と結合される。したがって、感知回路４２０は、読み取り動作中にメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間で移動される電荷の電圧を制限するように構成されることがある。場合によっては、感知回路４２０は、回路と呼ばれることがある。
Ｔ１の動作（たとえば、活性化または非活性化する）は、Ｔ１の閾値電圧、Ｔ１のゲートに印加される電圧（すなわち、ＩＳＯｂＦ）、ノード１における電圧、またはこれらの組み合わせによって決定され得る。Ｔ１は、特定の閾値電圧を有するように構成されることがある。加えて、ＩＳＯｂＦと関連づけられた電圧の大きさ（たとえば、Ｔ１のゲートに印加される電圧）は、読み取り動作中にノード１において確立される電圧に応じて、Ｔ１の特定の閾値電圧に関連して、Ｔ１を選択的にオンにする（たとえば、活性化する）ように構成されることがある。読み取り動作中、メモリセル１０５−ｂはノード１と結合されることがあり、異なる電圧が、メモリセル１０５−ｂ上に記憶された論理状態に基づいて、ノード１において確立されることがある。このようにして、Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態に基づいてメモリセル１０５−ｂを感知コンポーネント１２５−ｂと結合するために選択的にオンにする（たとえば、活性化する）ことがある。たとえば、Ｔ１は、第１の電圧がＴ１のゲートに印加され、第２の電圧（たとえば、ハイ論理状態がメモリセル１０５−ｂ上に記憶されることを示す電荷）がＴ１のノードに印加されるとき、活性化するように構成されることがある。加えて、Ｔ１は、第１の電圧がＴ１のゲートに印加され、第２の電圧よりも小さい第３の電圧（たとえば、ロー論理状態がメモリセル１０５−ｂ上に記憶されることを示す電荷）がＴ１のノードに印加されるとき、非活性化されたままであるように構成されることがある。
Ｔ２の動作は、Ｔ２の閾値電圧およびＴ２のゲートに印加される電圧によって決定され得る。Ｔ２のゲートはノード１に電気的に接続されているので、Ｔ２のゲートに印加される電圧は、ノード１における電圧に対応する。Ｔ２の動作は、ソースフォロア構成ではＮＭＯＳ ＦＥＴの動作として説明されることがある。すなわち、Ｔ２は、Ｔ２のゲートに印加される電圧（たとえば、ノード１における電圧）がＴ２の閾値電圧よりも大きいとき、活性化することがある。言い換えれば、Ｔ２は、ノード３における電圧が少なくともＴ２の閾値電圧の分だけノード１における電圧よりも小さくなり得るようにＴ１とＴ２の両方が活性化されるとき、ノード１における電圧を制限する（たとえば、減少させる、ダウンコンバートする）。Ｔ２の閾値電圧は、ノード３における電圧が感知コンポーネント１２５−ｂの動作電圧の範囲内であるように構成されることがある。場合によっては、感知コンポーネント１２５−ｂは、メモリセル１０５−ｂが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される。
Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態に基づいてメモリセル１０５−ｂを感知コンポーネント１２５−ｂと（たとえば、ノード１を通じて）結合するために選択的に活性化することがある。たとえば、Ｔ１は、メモリセル１０５−ｂが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあるが、Ｔ１は、メモリセル１０５−ｂが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。Ｔ１の選択的活性化は、メモリセル１０５−ｂ上に記憶された論理状態と関連づけられた電圧レベルのより大きな差により、感知コンポーネント１２５−ｂの読み取り電圧ウィンドウ（たとえば、感知ウィンドウ）を改善し得る。加えて、Ｔ１が活性化されたとき、Ｔ２は、ノード１における電圧を、感知コンポーネント１２５−ｂが動作するのに適し得る第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。
場合によっては、ダウンコンバージョン回路４１０は、ノード３への点線接続を用いて表されるＴ３（たとえば、第３のスイッチング・コンポーネント）を含むことがある。点線接続は、Ｔ３が任意選択のコンポーネントであってよいことを示す。Ｔ３は、感知コンポーネント１２５−ｂおよびＴ２と結合され得る。
場合によっては、感知コンポーネント１２５−ｂの基準ノード（たとえば、ＶＳＡｒｅｆ信号と関連づけられたノード）は、信頼性の高い基準電圧を提供するために追加のコンポーネント（たとえば、ＮＭＯＳ ＦＥＴ）と結合されることがある。基準ノードにおける電圧（たとえば、ＶＳＡｒｅｆ信号）は、感知動作中のメモリセルの論理状態を決定するために、ノード３における電圧（たとえば、信号電圧）と比較されることがある。感知コンポーネント１２５−ｂの基準ノードは、図２を参照して説明された基準線２２５と関連づけられたノードの一実施例であってよい。場合によっては、基準ノードにおける追加のコンポーネント（たとえば、ＮＭＯＳ ＦＥＴ）は、追加の寄生素子（たとえば、ＮＭＯＳ ＦＥＴと関連づけられたゲート容量）を導入することがある。したがって、Ｔ３は、信頼性が高く高速の感知動作を容易にするように感知コンポーネントの基準ノードの負荷（たとえば、容量性負荷）と合致するように構成されることがある。
場合によっては、Ｔ１のゲートに印加される電圧（たとえば、ＩＳＯｂＦ）は一定の電圧（たとえば、０．６Ｖから１Ｖの間の電圧）であってよく、Ｔ２のゲートはイネーブル信号（たとえば、ＩＳＯａ）に結合されてよい。感知動作の一部分（たとえば、図５を参照して説明されるフェーズ６）の間、Ｔ２のゲートに印加されるイネーブル信号（たとえば、ＩＳＯａ）は、Ｔ１のゲートに印加される電圧をトグルする（たとえば、フェーズ６の間にＩＳＯｂＦがＶＨＳＡからｐＰＣＡＳＣＥｎに遷移し、次いでＶＨＳＡに戻る）代わりに、Ｔ２を活性化するためにトグルする（たとえば、０Ｖから１．５Ｖに遷移し、次いで０Ｖに戻る）。したがって、イネーブル信号（たとえば、ＩＳＯａ）をトグルすることと関連づけられた電圧変化は、結合ノイズとしてノード３に結合され得る。場合によっては、Ｔ３のゲートは、イネーブリング信号（たとえば、ＩＳＯａ）の反対の極性を有し得る別のイネーブリング信号（たとえば、ＩＳＯａＦ）に結合されることがある。たとえば、ＩＳＯａＦは、感知動作の部分の間に１．５Ｖから０Ｖに遷移し、次いで１．５Ｖに戻る。Ｔ３は、感知動作中に発生し得る結合ノイズを低下させるように、他のイネーブリング信号（たとえば、ＩＳＯａＦ）によって制御されることがある。
メモリセル１０５−ｂは、セレクタデバイスＴ８と、キャパシタ（たとえば、キャパシタ２０５−ａ）とを含むことがある。場合によっては、キャパシタ（たとえば、キャパシタ２０５−ａ）は、強誘電体キャパシタの一実施例であってよい。セレクタデバイスＴ８は、図２を参照して説明されるセレクタデバイス２２０の一実施例であってよい。キャパシタ２０５−ａは、図２を参照して説明されるキャパシタ２０５の一実施例であってよい。さらに、メモリセル１０５−ｂは、ワード線（ＷＬ）１１０−ｂと関連づけられ得る。ワード線１１０−ｂは、図１および図２を参照して説明されるワード線１１０の一実施例であってよい。場合によっては、キャパシタ２０５−ａは、図１および図２を参照して説明されるメモリセル１０５のＦｅＲＡＭキャパシタであってよい。キャパシタ２０５−ａは、論理状態（たとえば、論理状態１または論理状態０）を記憶し得る。アクセス動作（たとえば、キャパシタ２０５−ａ上に記憶された論理状態を読み取る読み取り動作）中、ワード線１１０−ｂは、キャパシタ２０５−ａがディジット線１１５−ｂと結合され得るようにセレクタデバイスＴ８を活性化するためにバイアスされる（たとえば、選択される）ことがある。ディジット線１１５−ｂは、図１および図２を参照して説明されるディジット線１１５の一実施例であってよい。ディジット線選択信号（たとえば、電圧信号ＹＬ）が、ディジット線１１５−ｂがノード２に結合され得るようにＴ９を活性化するためにＴ９のゲートに印加されることがある。
感知回路４２０は、読み取り動作中の信号のさまざまなタイミングを容易にし得る。感知回路４２０は、トランジスタＴ４〜Ｔ７を含んでよい。Ｔ４は、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）への応答としてノード２をＶＳＳに接続するように構成されることがある。場合によっては、ＶＳＳは、０Ｖまたは仮想接地を表すことがある。Ｔ４がノード２をＶＳＳに接続した結果として、ノード２（たとえば、ノード２に接続されたディジット線）は、ＶＳＳ（たとえば、０Ｖ）に放電されることがある。Ｔ５は、ＤＬ２ＶＤＤ１（たとえば、Ｔ５のゲートに印加される電圧）への応答としてノード１をＶＤＬＢノードに接続するように構成されることがある。Ｔ５がノード１をＶＤＬＢノードに接続した結果として、ノード１は、ＶＤＬＢノードの電圧レベルに対応する電圧レベルにプリチャージされることがある。Ｔ６は、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）への応答としてノード１をＶＨＳＡに接続するように構成されることがある。Ｔ６がノード１をＶＨＳＡに接続した結果として、ノード１は、ＶＨＳＡにプリチャージされることがある。場合によっては、Ｔ５が、ノード１をＶＤＬＢノードの電圧レベルにプリチャージするために活性化されることがあり、次いで、Ｔ６が、ノード１をＶＨＳＡにさらにプリチャージするために活性化されることがある。Ｔ７は、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）への応答としてノード１をノード２に接続するように構成されることがある。Ｔ７は、読み取り動作のさまざまなフェーズ中にノード１およびノード２において異なる電圧レベルを確立することを容易にすることがある。
場合によっては、第１のスイッチング・コンポーネント（たとえば、Ｔ１）は、メモリセル（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態に基づいて、読み取り動作中に第１のノード（たとえば、ノード１）と感知コンポーネント（たとえば、感知コンポーネント１２５−ｂ）を選択的に結合するように構成される。場合によっては、第１のスイッチング・コンポーネントは、メモリセルがハイ論理状態（たとえば、論理状態「１」）を示す第１の電荷を第１のノードに移動させた後に感知コンポーネントを第１のノードと選択的に結合するように構成される。場合によっては、第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための電荷と関連づけられた電圧を減少させるように構成される。
場合によっては、第１のスイッチング・コンポーネントはＰＭＯＳ ＦＥＴを備え、第２のスイッチング・コンポーネントはＮＭＯＳ ＦＥＴを備え、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは直列構成で配列される。場合によっては、ＰＭＯＳ ＦＥＴは、メモリセル上に記憶された論理状態およびＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧がＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、メモリセルの電荷を感知コンポーネントに選択的に移動させるように構成される。場合によっては、ＰＭＯＳ ＦＥＴは、ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が前記第１のノードに存在するときは活性化され、第４の電圧が前記第１のノードに存在するときは活性化されないように構成される。第１のノードにおける第３の電圧はメモリセルのハイ論理状態に対応し、第１のノードにおける第４の電圧はメモリセルのロー論理状態に対応する。
場合によっては、ＮＭＯＳ ＦＥＴは、電荷と関連づけられた電圧を感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするためにソースフォロアとして構成され、この第２の電圧は、ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ電荷と関連づけられた電圧よりも低い。場合によっては、回路（たとえば、ダウンコンバージョン回路４１０）は、感知コンポーネントおよび第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネント（たとえば、Ｔ３）をさらに含み、この第３のスイッチング・コンポーネントは、感知コンポーネントと第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される。場合によっては、感知コンポーネントは、メモリセルが動作するように構成される第２の電圧よりも低い第１の電圧で動作するように構成される。場合によっては、回路（たとえば、ダウンコンバージョン回路４１０）は、読み取り動作中にメモリセルが、ハイ論理状態（たとえば、論理状態「１」）を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するように構成され、回路は、読み取り動作中にメモリセルが、ロー論理状態（たとえば、論理状態「０」）を示す第２の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルから絶縁するように構成される。
メモリセルを感知することをサポートする、読み取り動作のさまざまなフェーズ中のダウンコンバージョン回路４１０および感知回路４２０の動作を含む回路４００の詳細な動作が、図５を参照して説明されるように、さらに示されている。
図５は、本開示の態様による、メモリセルを感知することをサポートするタイミング図５００の一実施例を示す。タイミング図５００は、メモリセル上に記憶された論理状態を感知するための、読み取り動作中の手順を示す。タイミング図５００は、メモリセルを感知することがどのように実行され得るかを示すために図４を参照して説明される回路４００のコンポーネントおよびノードと関連づけられたさまざまな電圧レベル（たとえば、時間の関数としての電圧信号）を示す。図５において使用される時間および電圧スケールは、例示のためにすぎず、場合によっては特定の値を正確に示さないことがある。タイミング図５００は、Ｔ４のゲートに印加される電圧（すなわち、ＤＬ２ＶＳＳ）と、Ｔ５のゲートに印加される電圧（すなわち、ＤＬ２ＶＤＤ１）と、Ｔ６のゲートに印加される電圧（すなわち、ＤＬＣｈＦ）と、Ｔ７のゲートに印加される電圧（すなわち、ＣＡＳＣＥｎ）と、Ｔ１のゲートに印加される電圧（すなわち、ＩＳＯｂＦ）と、感知コンポーネント１２５−ｂに印加される電圧（たとえば、ＡＲＮｓａ）と、ワード線１１０−ｂと関連づけられた電圧（すなわち、Ｖ＿ＷＬ）と、ノード１における電圧（すなわち、Ｖ＿Ｎｏｄｅ １）と、ノード２における電圧（すなわち、Ｖ＿Ｎｏｄｅ ２）と、ノード３における電圧（すなわち、Ｖ＿Ｎｏｄｅ ３）とを含む。場合によっては、ノード３における電圧（すなわち、Ｖ＿Ｎｏｄｅ ３）は、感知コンポーネント１２５−ｂの基準電圧（たとえば、ＶＳＡｒｅｆ信号の基準電圧）と比較して感知コンポーネント１２５−ｂの信号電圧に対応することがある。
初期フェーズ５１０（たとえば、フェーズ０）の間、ノード１とノード２（たとえば、ディジット線１１５−ｂ）の両方が、ＶＳＳに放電されることがある。場合によっては、ＶＳＳは、０Ｖまたは仮想接地に対応することがある。初期フェーズ５１０の間、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）は、Ｔ４がノード２をＶＳＳに放電し得るようにＴ４を活性化するためにＶＨＳＡであるように構成されることがある。場合によっては、ＶＨＳＡは、２．５Ｖから３Ｖの間であることがある。加えて、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）は、Ｔ７を活性化するためにｐＣＡＳＣＥｎであるように構成されることがある。場合によっては、ｐＣＡＳＣＥｎは、２．５Ｖから３Ｖの間であることがある。Ｔ７を活性化した結果として、Ｔ７はノード２をノード１と結合し、Ｔ４は、初期フェーズ５１０の間にノード１をＶＳＳに放電し得る。初期フェーズ５１０は、ｔ０からｔ１の間の時間期間に対応し得る。
時間ｔ１では、回路４００をプリチャージすることが始まり得る第１のフェーズ５２０（たとえば、フェーズ１）が始まり得る。ｔ１では、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）は、ノード２における電圧（たとえば、ディジット線１１５−ｂに対応する電圧）がもはやＶｓｓに接続されないことがあるように、Ｔ４を非活性化するためにＶＳＳに減少するように構成されることがある。第１のフェーズ５２０の間、Ｔ７は、Ｔ７がノード１とノード２を結合するように、活性化されたままである（たとえば、ＣＡＳＣＥｎはｐＣＡＳＣＥｎであるままである）。時間ｔ１では、ＤＬ２ＶＤＤ１（たとえば、Ｔ５のゲートに印加される電圧）は、Ｔ５を活性化するためにＶＣＣＰであるように構成されることがある。場合によっては、ＶＣＣＰは、３．１Ｖから３．４Ｖの間であることがある。Ｔ５を活性化した結果として、Ｔ５は、ノード１（およびディジット線１１５−ｂと結合されたノード２）をＶＤＬＢノードにおける電圧レベルにプリチャージする。場合によっては、ＶＤＬＢノードにおける電圧レベルはＶＤＤ１に対応し、ＶＤＤ１は１．５から２Ｖの間であることがある。したがって、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）は、第１のフェーズ５２０の間にＶＤＤ１に上昇し得る。同時に、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧）もＶＤＤ１に上昇し得る。したがって、ノード１とノード２の両方が、第１のフェーズ５２０の間にＶＤＤ１にプリチャージされ得る。第１のフェーズ５２０は、ｔ１からｔ２の間の時間期間に対応し得る。
時間ｔ２では、回路４００のプリチャージが継続する第２のフェーズ５３０（たとえば、フェーズ２）が始まり得る。ｔ２では、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）は、Ｔ６を活性化するためにＶＨＳＡからＶＳＳに減少するように構成されることがある。Ｔ６を活性化した結果として、Ｔ６は、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧）に示されるように、ノード１をＶＤＤ１からＶＨＳＡにさらにプリチャージし得る。場合によっては、ｐＣＡＳＣＥｎ（たとえば、ＣＡＳＣＥｎの値、Ｔ７のゲートに印加される電圧）は、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）がフェーズ２の間にＶＤＤ１を超えないように構成されることがある。場合によっては、Ｔ６を活性化した結果として、Ｔ６は、ノード１におけるキャパシタをＶＨＳＡにプリチャージすることがある。第２のフェーズ５３０の間、感知コンポーネント１２５−ｂの基準ノード（たとえば、ＶＳＡｒｅｆ信号と関連づけられたノード）および信号ノード（たとえば、ノード３と結合されたノード）も放電される（たとえば、リフレッシュされる）ことがある。第２のフェーズ５３０は、ｔ２からｔ３の間の時間期間に対応し得る。
時間ｔ３では、メモリセル１０５−ｂを感知回路４２０と結合するためにワード線１１０−ｂがバイアスされ得る第３のフェーズ５４０（たとえば、フェーズ３）が始まり得る。ｔ３では、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）は、Ｔ６を非活性化するためにＶＨＳＡに戻るように構成されることがある。したがって、非活性化されたＴ６は、第２のフェーズ５３０の間にＶＨＳＡにプリチャージされたノード１をＶＨＳＡから絶縁する。加えて、ＣＡＳＣＥｎは、時間ｔ３においてＶＤＤ１に減少され得る。さらに、ワード線１１０−ｂは、Ｔ８を活性化するためにＶＣＣＰにバイアスされることがある。場合によっては、ワード線１１０−ｂは、寄生素子（たとえば、寄生抵抗および寄生容量、これらは組み合わると、Ｖ＿ＷＬが上昇するための遅延を招き得る）と関連づけられることがあり、Ｖ＿ＷＬ（たとえば、ワード線１１０−ｂと関連づけられた電圧）は、図５に示されるように、上昇時間を示すことがある。場合によっては、そのような上昇時間は変化することがあり、ワード線ドライバ（たとえば、図１を参照して説明される行デコーダ１２０と関連づけられたワード線ドライバ）からのメモリセルの特定の物理的場所に依存することがある。Ｖ＿ＷＬは、第３のフェーズ５４０の終了に向けてＶＣＣＰに上昇し得る。第３のフェーズ５４０は、ｔ３からｔ４の間の時間期間に対応し得る。
時間ｔ４では、メモリセル１０５−ｂと回路４００の残部との間の充電共有が始まり得る第４のフェーズ５５０（たとえば、フェーズ４）が始まり得る。時間ｔ４では、Ｖ＿ＷＬは、Ｔ８を完全活性化するために、ＶＣＣＰに到達し得る。Ｔ８を活性化した結果として、Ｔ８はキャパシタ２０５−ａをディジット線１１５−ｂと結合し、ディジット線１１５−ｂは、第１のフェーズ５２０の間にＶＤＤ１にプリチャージされたノード２と結合される。プリチャージされたＤＬ１１５−ｂとキャパシタ２０５−ａを結合することによって、キャパシタ２０５−ａとプリチャージされたディジット線１１５−ｂとの間の電荷共有による、ノード２における電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）の減少がもたらされる。ノード２における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）は、電荷共有の結果としてキャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態に基づいて発現し得る。場合によっては、キャパシタ２０５−ａの「ハイ」論理状態（たとえば、論理状態「１」）は、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２と関連づけられた電圧）において示される、第４のフェーズ５５０の終了時におけるキャパシタ２０５−ａの「ロー」論理状態（たとえば、論理状態「０」）に対応する、ノード２における別の電圧よりも高いノード２における電圧をもたらすことがある。第４のフェーズ５５０の間、Ｔ７は、ノード２がノード１から絶縁されている間に電荷共有（たとえば、キャパシタ２０５−ａの論理状態に基づいてノード２における異なる電圧を発現させる）が達成され得るように、ノード１から絶縁されたノード２に対して非活性化されたままである。第４のフェーズ５５０は、ｔ４からｔ５の間の時間期間に対応し得る。
時間ｔ５では、第５のフェーズ５６０（たとえば、フェーズ５）が始まり得、ノード２における電荷がノード１と共有されることがある。時間ｔ５では、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）は、Ｔ７を活性化するためにｐＣＡＳＣＥｎまで増加するように構成されることがある。Ｔ７を活性化した結果として、Ｔ７は、ノード１とノード２を結合し得る。ノード１とノード２を結合すると、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧または場合によってはノード１におけるキャパシタ上の電圧）が減少することがあるが、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）は、ＶＤＤ１近くまで増加することがある。ノード１における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ １）は、ノード２における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）に基づいて発現させることがあり、この電圧は、キャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態を示す。したがって、ノード１における２つの異なる電圧値（たとえば、Ｖ＿Ｎｏｄｅ １）は、第５のフェーズ５６０の終了時に発現させることがあり、ノード１におけるこの２つの異なる電圧値は、キャパシタ２０５−ａ上に記憶された論理状態に対応する。第５のフェーズ５６０は、ｔ５からｔ６の間の時間期間に対応し得る。
時間ｔ６では、第６のフェーズ５７０（たとえば、フェーズ６）が始まり得、感知コンポーネントは、ダウンコンバージョン回路４１０を使用してノード２における電荷をサンプリングすることがある。時間ｔ６では、ＩＳＯｂＦ（たとえば、Ｔ１のゲートに印加される電圧）は、ｐＰＣＡＳＣＥｎに減少するように構成されることがある。場合によっては、ｐＰＣＡＳＣＥｎは、０．６Ｖから１Ｖの間であることがある。上記で図４を参照して論じられたように、Ｔ１は、キャパシタ２０５−ａ上に記憶された論理状態に基づいてノード１をノード３（たとえば、感知コンポーネント１２５−ｂの信号ノード）と結合するために選択的に活性化することがある。言い換えれば、Ｔ１は、メモリセル１０５−ｂが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあり、Ｔ１は、メモリセル１０５−ｂが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。さらに、Ｔ１が活性化されているとき、Ｔ２は、ノード１における電圧を、感知コンポーネント１２５−ｂが動作するのに適し得る第２の電圧（たとえば、ノード３における電圧）に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。したがって、第６のフェーズ５７０の間に確立されるＶ＿Ｎｏｄｅ ３（たとえば、感知コンポーネント１２５−ｂの信号ノードと結合されたノード３における電圧）は、キャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された特定の論理状態を示す減少された（たとえば、ダウンコンバートされた）電圧を表し得る。Ｖ＿Ｎｏｄｅ ３はＶＤＤ２に対応してよく、ＶＤＤ２は、キャパシタ２０５−ａ上に記憶された論理状態が「ハイ」論理状態（たとえば、論理状態「１」）に対応するときの感知コンポーネント１２５−ｂの動作電圧に等しいまたはこれより小さくてよい。場合によっては、ＶＤＤ２は、１Ｖから１．４Ｖの間であることがある。第６のフェーズ５７０は、ｔ６からｔ７の間の時間期間に対応し得る。
場合によっては、Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態（たとえば、「ロー」論理状態、論理状態「０」）がＴ１を完全には活性化しないとき、少量の電荷を移動させることがある。そのような少量の電荷の移動は、通常のプロセス変化（たとえば、Ｔ１の閾値電圧の変化、キャパシタ２０５−ａの容量値の変化、ディジット線１１５−ｂと関連づけられた変化寄生容量）から起こり得る。少量の電荷は、図５に示されるように、Ｖ＿Ｎｏｄｅ ３の小さな上昇をもたらすことがある。論理状態「０」に対応するＶ＿Ｎｏｄｅ ３の上昇は、ラッチング動作（たとえば、信号の差を検出および増幅すること）中は、メモリセルの論理状態を決定するにはわずかであることがある。
時間ｔ７では、第７のフェーズ５８０（たとえば、フェーズ７）が始まり得る。時間ｔ７では、ＩＳＯｂＦ（たとえば、Ｔ１のゲートに印加される電圧）は、Ｖ＿Ｎｏｄｅ ３（たとえば、ノード３の電圧）が安定化した後でＴ１を非活性化するためにＶＨＳＡに増加するように構成されることがある。第７のフェーズ５８０は、ｔ７からｔ８の間の時間期間に対応し得る。
時間ｔ８では、ノード３における電荷を基準信号と比較するために、ラッチング動作が始まり得る（たとえば、ラッチが始動され得る）。時間ｔ８では、ＡＲＮｓａ（たとえば、感知コンポーネント１２５−ｂに印加される電圧）は、ＶＤＤ２に上昇するように構成されることがある。場合によっては、ＡＲＮｓａは、メモリセル１０５−ｂ（たとえば、キャパシタ２０５−ａ）上に記憶される論理状態を決定する目的でＶ＿Ｎｏｄｅ ３と基準電圧（たとえば、ＶＳＡｒｅｆ信号の基準電圧）との間の電圧差を検出および増幅するために感知コンポーネント１２５−ｂの一部分を活性化することがある。たとえば、ラッチング動作である。場合によっては、ｔ７とｔ８との間の間隔が非常に短いことがある。
図６は、本開示の態様による、メモリセルを感知することをサポートするメモリデバイスのブロック図６００を示す。メモリアレイ１００−ａは、電子的メモリ装置と呼ばれることがあり、メモリ・コントローラ１４０−ａと、メモリセル１０５−ｃとを含み、メモリ・コントローラ１４０−ａおよびメモリセル１０５−ｃは、図１を参照して説明されるメモリ・コントローラ１４０およびメモリセル１０５の実施例であってよい。メモリ・コントローラ１４０−ａは、バイアス・コンポーネント６５０と、タイミング・コンポーネント６５５とを含んでよく、図１を参照して説明されるメモリアレイ１００−ａを動作させ得る。メモリ・コントローラ１４０−ａは、ワード線１１０−ｃ、ディジット線１１５−ｃ、プレート線２１０−ｂ、および感知コンポーネント１２５−ｃと電子通信し、ワード線１１０−ｃ、ディジット線１１５−ｃ、プレート線２１０−ｂ、および感知コンポーネント１２５−ｃは、図１〜図４を参照して説明される、ワード線１１０、ディジット線１１５、プレート線２１０、および感知コンポーネント１２５の実施例であってよい。メモリアレイ１００−ａは、基準コンポーネント６６０と、ラッチ６６５も含んでよい。メモリアレイ１００−ａのコンポーネントは、互いと電子通信することがあり、図１〜図５を参照して説明される機能を実行し得る。場合によっては、基準コンポーネント６６０、感知コンポーネント１２５−ｃ、およびラッチ６６５は、メモリ・コントローラ１４０−ａのコンポーネントであってよい。
メモリ・コントローラ１４０−ａは、ワード線１１０−ｃ、プレート線２１０−ｂ、またはディジット線１１５−ｃを、電圧をそれらのさまざまなノードに印加することによって活性化するように構成されることがある。たとえば、バイアス・コンポーネント６５０は、上記で説明されるように、メモリセル１０５−ｂを読み出すまたは書き込むようにメモリセル１０５−ｂを動作させるために電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ１４０−ａは、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含んでよい。これによって、メモリ・コントローラ１４０−ａは、１つまたは複数のメモリセル１０５にアクセスすることが可能になり得る。バイアス・コンポーネント６５０は、感知コンポーネント１２５−ｃのための基準信号を生成するために、電位を基準コンポーネント６６０に提供することもある。加えて、バイアス・コンポーネント６５０は、感知コンポーネント１２５−ｃの動作のための電位を提供することがある。場合によっては、メモリ・コントローラ１４０−ａは、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０−ａは、読み取り動作中にディジット線１１５−ｃをプリチャージすることがある。場合によっては、メモリ・コントローラ１４０−ａは、ディジット線１１５−ｃをプリチャージした後でメモリセル１０５−ｃをディジット線１１５−ｃと結合するためにワード線１１０−ｃを活性化することがある。場合によっては、メモリ・コントローラ１４０−ａは、ワード線１１０−ｃを活性化したことに少なくとも一部は基づいて、読み取り動作中の電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセル１０５−ｃと感知コンポーネント１２５−ｃとの間で電荷を移動させることがある。場合によっては、メモリ・コントローラ１４０−ａは、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル１０５−ｃ上に記憶される論理状態を決定することがある。
場合によっては、メモリ・コントローラ１４０−ａは、その動作を、タイミング・コンポーネント６５５を使用して実行することがある。たとえば、タイミング・コンポーネント６５５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択、ディジット線選択、またはプレート線バイアスのタイミングを制御する。場合によっては、タイミング・コンポーネント６５５は、バイアス・コンポーネント６５０の動作を制御し得る。
場合によっては、メモリアレイ１００−ａは、基準コンポーネント６６０を含んでよい。基準コンポーネント６６０は、感知コンポーネント１２５−ｃのための基準信号を生成するためにさまざまなコンポーネントを含んでよい。基準コンポーネント６６０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準コンポーネント６６０は、他のメモリセル１０５を含むことがある。いくつかの実施例では、基準コンポーネント６６０は、図３を参照して説明されるように、２つの感知電圧の間の値をもつ電圧を出力するように構成されることがある。または、基準コンポーネント６６０は、仮想接地電圧（すなわち、約０Ｖ）を出力するように設計されることがある。
感知コンポーネント１２５−ｃは、メモリセル１０５−ｃからの（ディジット線１１５−ｃを通しての）信号を基準コンポーネント６６０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知コンポーネントは、ラッチ６６５内の出力を記憶することがあり、それが、メモリアレイ１００−ａが一部である電子デバイスの動作に従って使用されることがある。場合によっては、感知コンポーネント１２５−ｂは、感知コンポーネント１２５−ｂと関連づけられた第２のノード（たとえば、図４を参照して説明されるノード３）における第２の電圧（たとえば、図５を参照して説明される時間ｔ８の後のＶ＿Ｎｏｄｅ ３）を確立することがあり、この第２の電圧は、メモリセル１０５−ｃ上に記憶された論理状態を示す。場合によっては、感知コンポーネント１２５−ｂは、メモリセル１０５−ｃが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成されることがある。
場合によっては、電子メモリデバイスと呼ばれることがあるメモリデバイスは、ディジット線およびワード線と結合されたメモリセルを含むメモリアレイと、このメモリアレイと結合されたコントローラとを含むことがある。場合によっては、コントローラは、読み取り動作中にディジット線をプリチャージし、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化し、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ、回路を通じて移動される電荷に少なくとも一部は基づいてメモリセル上に記憶される論理状態を決定するように構成されることがある。
図７は、本開示の態様による、メモリセルを感知することをサポートするメモリ・コントローラ７１５のブロック図７００を示す。メモリ・コントローラ７１５は、図１および図６を参照して説明されるメモリ・コントローラ１４０の態様の一実施例であってよい。メモリ・コントローラ７１５は、バイアス・コンポーネント７２０と、タイミング・コンポーネント７２５と、プリチャージ・コンポーネント７３０と、センシング・コンポーネント７３５と、ダウンコンバート・コンポーネント７４０とを含んでよい。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信し得る。
バイアス・コンポーネント７２０は、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化することがある。場合によっては、バイアス・コンポーネント７２０は、ディジット線を第１のノードと結合したことに基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスすることがある。場合によっては、バイアス・コンポーネント７２０は、メモリセルがハイ論理状態を記憶するときに第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスしたことに基づいて感知コンポーネントを第１のノードと結合するために第１のスイッチング・コンポーネントを活性化することがある。場合によっては、バイアス・コンポーネント７２０は、第１のノードを第１の電圧にプリチャージしたことに基づいて、読み取り動作中に継続時間にわたって第１のノードからディジット線を絶縁することがあり、メモリセルをディジット線と結合するためにワード線を活性化することは、ディジット線を第１のノードから絶縁することに基づく。
場合によっては、バイアス・コンポーネント７２０は、ワード線を活性化したことに基づいて読み取り動作中に継続時間の後でディジット線を第１のノードと再結合することがあり、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと再結合することに基づく。場合によっては、バイアス・コンポーネント７２０は、ワード線を活性化したことに基づいて第１の電圧にプリチャージされた第１のノードとディジット線を結合することがあり、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと結合することに基づく。場合によっては、バイアス・コンポーネント７２０は、ディジット線を第１のノードと結合して、メモリセル上に記憶された論理状態を示す、第１のノードにおける電圧を確立してもよい。
プリチャージ・コンポーネント７３０は、読み取り動作中にディジット線をプリチャージし得る。場合によっては、プリチャージ・コンポーネント７３０は、ディジット線をプリチャージしたことに基づいて、第１のノードを第１の電圧にプリチャージすることがある。
センシング・コンポーネント７３５は、ワード線を活性化したことに基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることがある。場合によっては、センシング・コンポーネント７３５は、回路を通じて移動された電荷に基づいてメモリセル上に記憶される論理状態を決定することがある。場合によっては、センシング・コンポーネント７３５は、メモリセルがロー論理状態を記憶する際に、第１のスイッチング・コンポーネントのゲートが第２の電圧にバイアスされるとき、第１のスイッチング・コンポーネントを非活性化状態に維持することがある。場合によっては、センシング・コンポーネント７３５は、メモリセルと感知コンポーネントとの間で電荷を移動させたことに基づいて、感知コンポーネントを活性化することがある。場合によっては、センシング・コンポーネント７３５は、感知コンポーネントを活性化したことに基づいて、感知コンポーネントと関連づけられた第２のノードにおける第２の電圧を確立することがあり、この第２の電圧は、メモリセル上に記憶された論理状態を示す。
場合によっては、回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることは、メモリセルが、読み取り動作中にハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するために回路を活性化することをさらに含む。場合によっては、メモリセル上に記憶される論理状態を決定することは、回路を通じて移動された電荷と関連づけられた減少された電圧を感知コンポーネントの基準電圧と比較することをさらに含む。
ダウンコンバート・コンポーネント７４０は、回路の第２のスイッチング・コンポーネントによって、電荷と関連づけられた電圧を第３の電圧にダウンコンバートすることがあり、この第３の電圧は、第２のスイッチング・コンポーネントの閾値電圧に対応する量の分だけ、電荷と関連づけられた電圧よりも低い。場合によっては、ダウンコンバート・コンポーネント７４０は、感知コンポーネントをメモリセルと結合するために回路を活性化したことに基づいて、感知コンポーネントのための第１の電荷と関連づけられた電圧をダウンコンバートすることがある。
図８は、本開示の態様による、メモリセルを感知するための方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリアレイ１００またはそのコンポーネントによって実施されることがある。たとえば、方法８００の動作は、図１、図６、および図７を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリアレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリアレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
８０５では、メモリアレイ１００が、読み取り動作中にディジット線をプリチャージし得る。ブロック８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６および図７を参照して説明されるプリチャージ・コンポーネントによって実行されることがある。
８１０では、メモリアレイ１００が、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化し得る。ブロック８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６および図７を参照して説明されるバイアス・コンポーネントによって実行されることがある。
８１５では、メモリアレイ１００が、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ得る。ブロック８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図７を参照して説明されるセンシング・コンポーネントによって実行されることがある。
８２０では、メモリアレイ１００は、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル上に記憶される論理状態を決定することがある。ブロック８２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２０の動作の態様は、図７を参照して説明されるセンシング・コンポーネントによって実行されることがある。
方法８００を実行するための装置が説明される。この装置は、読み取り動作中にディジット線をプリチャージするための手段と、ディジット線をプリチャージした後にメモリセルをディジット線と結合するためにワード線を活性化するための手段と、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させるための手段と、回路を通じて移動された電荷に少なくとも一部は基づいてメモリセル上に記憶される論理状態を決定するための手段とを含んでよい。
方法８００を実行するための別の装置が説明される。この装置は、メモリセルと、このメモリセルと電子通信するメモリ・コントローラとを含んでよく、メモリセルは、読み取り動作中にディジット線をプリチャージし、ディジット線をプリチャージした後にメモリセルをディジット線と結合するためにワード線を活性化し、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル上に記憶される論理状態を決定するように動作可能である。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線を第１のノードと結合したことに少なくとも一部は基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、メモリセルがハイ論理状態を記憶するとき、第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスしたことに少なくとも一部は基づいて、感知コンポーネントを第１のノードと結合するために第１のスイッチング・コンポーネントを活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、回路の第２のスイッチング・コンポーネントによって、電荷と関連づけられた電圧を第３の電圧にダウンコンバートするためのプロセス、特徴、手段、または命令をさらに含んでよく、この第３の電圧は、第２のスイッチング・コンポーネントの閾値電圧に対応する量の分だけ、電荷と関連づけられた電圧よりも低い。
上記で説明された方法８００および装置のいくつかの実施例は、メモリセルがロー論理状態を記憶する際に、第１のスイッチング・コンポーネントのゲートが第２の電圧にバイアスされるとき、第１のスイッチング・コンポーネントを非活性化状態に維持するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例では、回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることは、読み取り動作中にメモリセルが、ハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するために回路を活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、感知コンポーネントをメモリセルと結合するために回路を活性化したことに少なくとも一部は基づいて、感知コンポーネントのための第１の電荷と関連づけられた電圧をダウンコンバートするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例では、メモリセル上に記憶される論理状態を決定することは、回路を通じて移動された電荷と関連づけられた減少された電圧を感知コンポーネントの基準電圧と比較するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線をプリチャージしたことに少なくとも一部は基づいて、第１のノードを第１の電圧にプリチャージするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、第１のノードを第１の電圧にプリチャージしたことに少なくとも一部は基づいて、読み取り動作中に継続時間にわたってディジット線を第１のノードから絶縁するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルをディジット線と結合するためにワード線を活性化することは、ディジット線を第１のノードから絶縁することに少なくとも一部は基づくことがある。
上記で説明された方法８００および装置のいくつかの実施例は、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に継続時間の後でディジット線を第１のノードと再結合するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと再結合することに少なくとも一部は基づくことがある。上記で説明された方法８００および装置のいくつかの実施例は、ワード線を活性化したことに少なくとも一部は基づいて、第１の電圧にプリチャージされた可能性のある第１のノードとディジット線を結合するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと結合することに少なくとも一部は基づくことがある。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線を第１のノードと結合することによって、メモリセル上に記憶された論理状態を示す、第１のノードにおける電圧を確立するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、メモリセルと感知コンポーネントとの間で電荷を移動させたことに少なくとも一部は基づいて、感知コンポーネントを活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、感知コンポーネントを活性化したことに少なくとも一部は基づいて、感知コンポーネントと関連づけられた第２のノードにおける第２の電圧を確立するためのプロセス、特徴、手段、または命令をさらに含んでよく、この第２の電圧は、メモリセル上に記憶された論理状態を示し得る。
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの特徴が組み合わされてよい。
デバイスが説明される。このデバイスは、論理状態を記憶するように構成されたメモリセルと、読み取り動作中にメモリセル上に記憶される論理状態を決定するように構成された感知コンポーネントと、第１のノードと結合された第１のスイッチング・コンポーネントと、この第１のスイッチング・コンポーネントおよび感知コンポーネントと結合された第２のスイッチング・コンポーネントとを備える回路とを含んでよく、この第２のスイッチング・コンポーネントのゲートは第１のノードと結合され、回路は、読み取り動作中にメモリセルと感知コンポーネントの間で移動される電荷の電圧を制限するように構成される。
いくつかの実施例では、第１のスイッチング・コンポーネントは、メモリセル上に記憶された論理状態に少なくとも一部は基づいて、読み取り動作中に感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第１のスイッチング・コンポーネントは、ハイ論理状態を示す第１の電荷をメモリセルが第１のノードに移動させた後で感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための電荷と関連づけられた電圧を減少させるように構成される。
いくつかの実施例では、第１のスイッチング・コンポーネントはＰＭＯＳ ＦＥＴを備え、第２のスイッチング・コンポーネントはＮＭＯＳ ＦＥＴを備え、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは直列構成で配列される。いくつかの実施例では、ＰＭＯＳ ＦＥＴは、メモリセル上に記憶された論理状態およびＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧がＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、メモリセルの電荷を感知コンポーネントに選択的に移動させるように構成される。
いくつかの実施例では、ＰＭＯＳ ＦＥＴは、ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が第１のノードに存在するときは活性化され、第４の電圧が第１のノードに存在するときは活性化されないように構成され、第１のノードにおける第３の電圧はメモリセルのハイ論理状態に対応し、第１のノードにおける第４の電圧はメモリセルのロー論理状態に対応する。いくつかの実施例では、ＮＭＯＳ ＦＥＴは、電荷と関連づけられた電圧を感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするためにソースフォロアとして構成され、この第２の電圧は、ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ電荷と関連づけられた電圧よりも低い。
いくつかの実施例では、回路は、感知コンポーネントおよび第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネントをさらに備え、この第３のスイッチング・コンポーネントは、感知コンポーネントと第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される。いくつかの実施例では、感知コンポーネントは、メモリセルが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される。いくつかの実施例では、回路は、メモリセルが、読み取り動作中にハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するように構成され、回路は、メモリセルが、読み取り動作中にロー論理状態を示す第２の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルから絶縁するように構成される。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いに結合されたコンポーネントは、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成され、そのように動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられることがある。電極は、メモリアレイ１００の要素またはコンポーネント間の導電性経路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能であるコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いから絶縁されることがある。
本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントの活性化を介してコンポーネント間に導電性経路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（または線）間の電荷の流れを可能にする動的な動作であることがある。
メモリアレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書において論じられる１つまたは複数のトランジスタは、ＦＥＴを表し、ソースとドレインとゲートとを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ型（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「実施例、事例、または例示として役立つ」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、ダッシュおよび類似のコンポーネントを区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのいずれか１つに適用可能である。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェアコンポーネント、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実施されてもよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内である。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるべきである。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。
クロスリファレンス
本特許出願は、２０１８年４月２５日に出願された、Ｖｏらによる「ＳＥＮＳＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ」という名称の米国特許出願第１５／９６２，９３８号の優先権を主張する、２０１９年４月２日に出願された、Ｖｏらによる「ＳＥＮＳＩＮＧ Ａ ＭＥＭＯＲＹ ＣＥＬＬ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０２５３７９の優先権を主張し、その各々は、本出願の譲受人に与えられ、かつその各々は、参照によりその全体が本明細書に明白に組み込まれる。
以下は、一般に、メモリアレイを動作させることに関し、より詳細には、メモリセルを感知することに関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイス内に情報を記憶するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、２値デバイスは、多くの場合は論理「１」または論理「０」によって示される、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリデバイス内に記憶された状態を読み取るまたは感知することがある。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込むまたはプログラムすることがある。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）などを含むさまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリ、たとえば、ＦｅＲＡＭは、外部電源の非存在下であっても、延長された時間の期間にわたって記憶された論理状態を維持し得る。揮発性メモリデバイス、たとえば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用することがあるが、記憶デバイスとしての強誘電体キャパシタの使用により、不揮発性の性質を有することがある。したがって、ＦｅＲＡＭデバイスは、他の不揮発性メモリデバイスおよび揮発性メモリデバイスと比較して、改善された性能を有し得る。
メモリデバイスを改善することは、一般的に、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含むことがある。メモリデバイスのセンシング・コンポーネントの効率を改善すること（たとえば、より少ない電力消費量、改善された感知マージン）も望ましいことがある。
本開示の態様による、メモリセルを感知することをサポートするメモリアレイの一実施例を示す図である。 本開示の態様による、メモリセルを感知するための技法をサポートする回路の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするヒステリシス曲線の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートする回路の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするタイミング図の一実施例を示す図である。 本開示の態様による、メモリセルを感知することをサポートするデバイスのブロック図である。 本開示の態様による、メモリセルを感知することをサポートするデバイスのブロック図である。 本開示の態様による、メモリセルを感知するための方法を示す図である。
いくつかのメモリデバイスでは、メモリセルの動作電圧が、情報を記憶するためにメモリセル内で使用される材料（たとえば、強誘電体材料）の電気的性質を活用するように決定されることがある。場合によっては、メモリセルの動作電圧は、周辺回路（たとえば、感知コンポーネント）が動作し得る別の電圧よりも大きいことがある。周辺回路が、メモリセルに適したより大きい動作電圧をサポートするように設計されるとき、周辺回路は、より大きい電力消費量、劣っている感知特性、または他のあまり望ましくない特徴を有してよい。
回路（たとえば、ダウンコンバージョン回路）とアクセス動作（たとえば読み取り動作）中に回路を使用してメモリセルを感知するための方法が、本明細書において説明される。回路、たとえばダウンコンバージョン回路は、読み取り動作中に感知コンポーネントによって経験される電圧または電荷を減少させるように構成されることがある。ダウンコンバージョン回路が使用されるとき、たとえば、感知コンポーネントは、ダウンコンバージョン回路が使用されない感知コンポーネントよりも低い電力で動作するように構成されることがある。ダウンコンバージョン回路は、メモリセル上に記憶された論理状態に基づいてメモリセルをセンシング・コンポーネントと選択的に結合することがある。加えて、ダウンコンバージョン回路は、メモリセル上に記憶された論理状態を示す電圧を、センシング・コンポーネントにとってますます良い第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。ダウンコンバージョン回路は、読み取り動作中のセンシング・コンポーネントのセンシングウィンドウを改善し得、エネルギー効率の良い読み取り動作にとって望ましい動作電圧で動作するために感知コンポーネントを容易にし得る。
場合によっては、ダウンコンバージョン回路は、メモリセルとセンシング・コンポーネントとの間に配置されることがある。回路は、直接構成で配列され得るＴ１（たとえば、第１のスイッチング・コンポーネント）とＴ２（たとえば、第２のスイッチング・コンポーネント）とを含んでよい。いくつかの実施例では、Ｔ１はｐ型金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）であってよく、Ｔ２はｎ型金属酸化物半導体（ＮＭＯＳ）ＦＥＴであってよい。さらに、Ｔ１は、ノード（たとえば、第１のノード）と結合されることがあり、Ｔ２は、Ｔ１および感知コンポーネントと結合されることがあり、Ｔ２のゲートは、ノードに電気的に接続されることがある。読み取り動作中、メモリセルはノードと結合されることがあり、異なる電圧が、メモリセル上に記憶された論理状態に基づいて、ノードにおいて確立されることがある。
ダウンコンバージョン回路のＴ１は、ノードをメモリセルと結合した結果として第１の電圧がノードで現れるとき、オンになる（たとえば、活性化する）ように構成されることがある。場合によっては、第１の電圧は、メモリセル上に記憶された「ハイ」論理状態（たとえば、論理状態「１」）に対応し得る。Ｔ１は、ノードをメモリセルと結合した結果として第１の電圧とは異なる第２の電圧がノードで現れるとき、非活性化されたままであることがある。場合によっては、第２の電圧は、メモリセル上に記憶された「ロー」論理状態（たとえば、論理状態「０」）に対応し得る。読み取り動作中のそのようなＴ１の動作は、Ｔ１の閾値電圧と上記で説明された回路構成に基づいてＴ１のゲートに印加された電圧を使用して達成され得る。したがって、Ｔ１、Ｔ１のノードに存在するメモリセル１０５−ｂの論理状態を示す電荷に基づいて読み取り動作中にメモリセルの電荷を感知コンポーネントに選択的に移動させることがある。
加えて、ダウンコンバージョン回路のＴ２は、ノードにおける第１の電圧（たとえば、Ｔ２のゲートに印加される電圧）がＴ２の閾値電圧よりも大きいとき、ノードにおいて第１の電圧を通過させるためにＴ２がオンになり（たとえば、活性化し）得るように、ソースフォロア構成内で構成されることがある。したがって、Ｔ２は、Ｔ２の閾値電圧の分だけノードにおける第１の電圧を制限し（たとえば、減少させ、ダウンコンバートし）、減少した電圧を感知コンポーネントに通過させることがある。したがって、ノードにおける第１の電圧は、Ｔ２の閾値電圧を選択することによって感知コンポーネントの動作電圧の範囲内である電圧に減少され得る。
Ｔ１は、メモリセル上に記憶された論理状態に基づいてメモリセルを感知コンポーネントと（たとえば、ノードを通じて）結合するために選択的に活性化することがある。たとえば、Ｔ１は、メモリセルが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあるが、Ｔ１は、メモリセルが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。ノードにおける電圧は、読み取り動作中のメモリセルの論理状態を示し得る。加えて、Ｔ１が活性化されたとき、Ｔ２は、ノードにおける電圧を、感知コンポーネントが動作するのに適し得る減少した電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。上記で説明されたダウンコンバージョン回路の動作は、センシング・コンポーネントのより低い動作電圧ならびに改善された感知マージンにより、エネルギー効率がより高く信頼性のより高い感知動作を提供し得る。
上記で紹介された本開示の特徴は、以下で図１〜図３の文脈でさらに説明される。次いで、具体的な実施例が、図４〜図５に関して説明される。本開示のこれらおよび他の特徴は、メモリセルを感知することに関連する装置図、システム図、およびフローチャートによってさらに示され、これらを参照しながら説明される。
図１は、本開示の態様による、メモリセルを感知することをサポートするメモリアレイ１００の一実施例を示す。図１は、メモリアレイ１００のさまざまなコンポーネントおよび特徴の例示的な概略図である。したがって、メモリアレイ１００のコンポーネントおよび特徴は、メモリアレイ１００内の実際の物理的位置ではなく、機能的相互関係を示すために示されていることが理解されるべきである。メモリアレイ１００は、電子メモリ装置またはデバイスとも呼ばれることがある。メモリアレイ１００は、異なる状態を記憶するようにプログラム可能であるメモリセル１０５を含む。場合によっては、各メモリセル１０５は、絶縁材料として強誘電体材料をもつキャパシタを含み得る強誘電体メモリセルであってよい。場合によっては、キャパシタは、強誘電体容器と呼ばれることがある。各メモリセル１０５は、論理０および論理１と示される２つの状態を記憶するようにプログラム可能であってよい。各メモリセル１０５は、互いの上に積み重ねられ、メモリセル１４５の２つのデッキをもたらすことがある。したがって、図１における実施例は、メモリアレイの２つのデッキを示す一例であってよい。
場合によっては、メモリセル１０５は、３つ以上の論理状態を記憶するように構成される。メモリセル１０５は、キャパシタ内のプログラム可能な状態を表す電荷を蓄え得る。たとえば、充電されたキャパシタと充電されていないキャパシタはそれぞれ、２つの論理状態を表す。電荷は、コンポーネントまたは導体内またはその上に存在する電荷の量を表し得る。場合によっては、電荷は、メモリセル１０５のキャパシタ内に記憶された論理状態に対応することがある。場合によっては、電荷は、何らかの他の値および／またはコンポーネントに対応することがある。本明細書で使用されるとき、電荷は、単一の陽子または電子によって搬送される特定の値に限定されない。ＤＲＡＭアーキテクチャは、通例、そのような設計を使用してよく、用いられるキャパシタは、絶縁体として常誘電性電気分極性または線形電気分極性をもつ誘電材料を含むことがある。対照的に、強誘電体メモリセルは、絶縁材料として強誘電体材料をもつキャパシタを含むことがある。強誘電体キャパシタの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極性を有する。強誘電体メモリセル１０５のいくつかの詳細および利点は、以下で説明される。
アクセス動作と呼ばれることがある読み取りおよび書き込みなどの動作は、ワード線１１０およびディジット線１１５を活性化または選択することによって、メモリセル１０５上で実行され得る。ワード線１１０は、行線（ｒｏｗ ｌｉｎｅ）、感知線、およびアクセス線としても知られることがある。ディジット線１１５は、ビット線、列線（ｃｏｌｕｍｎ ｌｉｎｅ）、アクセス線としても知られることがある。ワード線およびディジット線、またはそれらの類似物への言及は、理解または動作の損失なしに交換可能である。ワード線１１０とディジット線１１５は、アレイを作成するために互いと直角をなして（または、ほぼ直角をなして）よい。メモリセルのタイプ（たとえば、ＦｅＲＡＭ、ＲＲＡＭ）に応じて、たとえば、プレート線などの他のアクセス線が存在することがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
ワード線１１０またはディジット線１１５を活性化または選択することは、電圧をそれぞれの線に印加することを含むことがある。ワード線１１０およびディジット線１１５は、金属（たとえば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ））、金属合金、炭素、導電的にドープされた半導体、または他の導電材料、合金、化合物などの導電材料から作製されてよい。
メモリアレイ１００は、２次元（２Ｄ）メモリアレイまたは３次元（３Ｄ）メモリアレイであってよい。３Ｄメモリアレイは、互いの上に形成された２Ｄメモリアレイを含んでよい。これは、２Ｄアレイと比較して単一のダイまたは基板上に置かれ得るまたは作成され得るメモリセルの数を増加させ得、このことによって、生産コストが減少される、またはメモリアレイの性能が増加される、または両方がなされ得る。メモリアレイ１００は、任意の数のレベルを含んでよい。各レベルは、メモリセル１０５が各レベル上で互いとほぼ位置決めされ得るように位置決めまたは配置されてよい。メモリセル１０５の各行は単一のワード線１１０に接続されることがあり、メモリセル１０５の各列は単一のディジット線１１５に接続される。１つのワード線１１０および１つのディジット線１１５を活性化すること（たとえば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、単一のメモリセル１０５は、それらの交差点においてアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み取るまたは書き込むことを含むことがある。ワード線１１０とディジット線１１５の交差点は、メモリセルのアドレスと呼ばれることがある。
いくつかのアーキテクチャでは、セルの論理記憶デバイス、たとえば、キャパシタは、セレクタデバイスによってディジット線から電気的に絶縁されることがある。ワード線１１０は、セレクタデバイスに接続されることがあり、これを制御し得る。たとえば、セレクタデバイスはトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であってよく、ワード線１１０は、トランジスタのゲートに接続されてよい。ワード線１１０を活性化すると、メモリセル１０５のキャパシタとその対応するディジット線１１５との間の電気接続または閉回路という結果になる。次いで、ディジット線が、メモリセル１０５を読み取るまたは書き込むのどちらかのためにアクセスされることがある。加えて、以下で図２において説明されるように、強誘電体メモリセルのアクセス動作は、強誘電体メモリセルのノード、すなわちプレート線を介したセルプレートノードへの追加の接続を必要とすることがある。場合によっては、ディジット線１１５は、読み取り動作中にプリチャージされることがある。その後、ワード線１１０は、ディジット線１１５をプリチャージした後でメモリセル１０５をディジット線１１５と結合するために活性化されることがある。場合によっては、電荷が、ワード線１１０を活性化したことに基づいて読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じて、メモリセル１０５と感知コンポーネント（たとえば、感知コンポーネント１２５）との間で移動されることがある。場合によっては、メモリセル１０５上に記憶される論理状態は、回路を通じて移動された電荷に基づいて決定されることがある。
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通して制御され得る。たとえば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、適切なディジット線１１５を活性化する。たとえば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルされた複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルされた複数のディジット線１１５とを含むことがあり、ここで、ＭおよびＮはアレイサイズに依存する。したがって、ワード線１１０およびディジット線１１５、たとえば、ＷＬ＿２およびＤＬ＿３を活性化することによって、それらの交差点にあるメモリセル１０５がアクセスされ得る。加えて、強誘電体メモリセルのアクセス動作は、プレート線デコーダと関連づけられた、メモリセル１０５のための対応するプレート線を活性化する必要があることがある。
アクセスすると、メモリセル１０５は、メモリセル１０５の記憶された状態を決定するために、感知コンポーネント１２５によって、読み取られることがある、または感知されることがある。たとえば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電体キャパシタは、その対応するディジット線１１５の上に放電することがある。強誘電体キャパシタを放電することは、強誘電体キャパシタに電圧をバイアスまたは印加することから生じることがある。放電は、ディジット線１１５の電圧の変化を引き起こすことがあり、感知コンポーネント１２５は、メモリセル１０５の記憶された状態を決定するために基準電圧と比較し得る。たとえば、ディジット線１１５が基準電圧よりも高い電圧を有する場合、感知コンポーネント１２５は、メモリセル１０５に記憶された状態が論理１であったと決定することがあり、またその逆の場合もある。感知コンポーネント１２５は、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。次いで、メモリセル１０５の検出された論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。場合によっては、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であることがある。または、感知コンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されてもよいし、これと電子通信してもよい。
場合によっては、回路は、メモリセル１０５と感知コンポーネント１２５との間に配置されることがある。回路は、読み取り動作中に感知コンポーネント１２５をメモリセル１０５と選択的に結合し、読み取り動作中にメモリセル１０５から受信された信号を選択的にダウンコンバートするように構成されることがある。回路の第１のスイッチング・コンポーネントは、感知コンポーネント１２５をメモリセル１０５と選択的に結合し、それらの間で電荷を、メモリセル１０５上に記憶されたある論理状態に対してメモリセル１０５上に記憶された論理状態に基づいて移動させることがある。加えて、回路の第２のスイッチング・コンポーネントは、メモリセル１０５上に記憶されたある論理状態に対して読み取り動作中に感知コンポーネント１２５のための電荷と関連づけられた電圧を減少させることがある。
メモリセル１０５は、関連のあるワード線１１０およびディジット線１１５を同様に活性化することによって設定されてもよいし、これによって書き込まれてもよい。すなわち、論理値は、メモリセル１０５内に記憶されてよい。列デコーダ１３０または行デコーダ１２０は、メモリセル１０５に書き込まれることになるデータ、たとえば入力／出力１３５を受け入れることがある。強誘電体メモリセル１０５は、強誘電体キャパシタにわたって電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に説明される。
いくつかのメモリ・アーキテクチャでは、メモリセル１０５にアクセスすると、記憶された論理状態が劣化または破壊されることがあり、メモリセル１０５に元の論理状態を戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。ＤＲＡＭでは、たとえば、キャパシタは、感知動作中に部分的にまたは完全に放電され、記憶された論理状態を損なうことがある。そのため、論理状態は、感知動作後に再度書き込まれることがある。加えて、単一のワード線１１０を活性化すると、行内のすべてのメモリセルの放電という結果になることがある。したがって、行内のいくつかまたはすべてのメモリセル１０５は、再度書き込まれる必要があることがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャでは、メモリセルは、外部電源によって周期的にリフレッシュされない限り、経時的に記憶された状態を失うことがある。たとえば、充電されたキャパシタは、漏れ電流を通して経時的に放電され、記憶された情報の消失をもたらすことがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高いことがあり、たとえば、ＤＲＡＭアレイの場合は毎秒数十のリフレッシュ動作であることがあり、かなりの電力消費量を招くことがある。メモリアレイがますます大きくなると、電力消費量の増加は、特にバッテリなどの有限電源に依拠するモバイルデバイスの場合、メモリアレイの展開または動作を阻害することがある（たとえば、電力供給、熱生成、材料制限）。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリ・アーキテクチャと比較して改善された性能をもたらし得る有益な性質を有することがある。
メモリ・コントローラ１４０は、さまざまなコンポーネント、たとえば、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５を通して、メモリセル１０５の動作（たとえば、読み取り、書き込み、再書き込み、リフレッシュ、放電）を制御することがある。場合によっては、行デコーダ１２０、列デコーダ１３０、および感知コンポーネント１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同じ場所に設置されることがある。メモリ・コントローラ１４０は、所望のワード線１１０およびディジット線１１５を活性化するために、行アドレス信号および列アドレス信号を生成し得る。メモリ・コントローラ１４０はまた、メモリアレイ１００の動作中に使用されるさまざまな電圧または電流を生成および制御し得る。たとえば、メモリ・コントローラ１４０は、１つまたは複数のメモリセル１０５にアクセスした後、ワード線１１０またはディジット線１１５に放電電圧を印加することがある。
場合によっては、メモリ・コントローラ１４０は、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０は、選択されたディジット線１１５をプリチャージすることとディジット線１１５をプリチャージした後でメモリセル１０５をディジット線１１５と結合するためにワード線１１０を活性化することと関連づけられたタイミングを制御することがある。場合によっては、メモリ・コントローラ１４０は、読み取り動作中に移動された電荷と関連づけられた電圧を減少させるように構成された回路（たとえば、ダウンコンバージョン回路）を通じて、メモリセル１０５と感知コンポーネント（たとえば、感知コンポーネント１２５）との間で電荷を移動させることを制御することがある。場合によっては、メモリ・コントローラ１４０は、ディジット線を第１のノードと結合したことに基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスすることがある。場合によっては、メモリ・コントローラ１４０は、回路を通じて移動された電荷に基づいてメモリセル上に記憶される論理状態を決定することがある。
一般に、本明細書において論じられる印加された電圧または電流の振幅、形状、または継続時間は、調整または変化されてよく、メモリアレイ１００を動作させる際に論じられるさまざまな動作に対して異なってよい。そのうえ、メモリアレイ１００内の１つの、複数の、またはすべてのメモリセル１０５は、同時にアクセスされることがある。たとえば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５またはメモリセル１０５のグループが単一の論理状態に設定または再設定されるアクセス（または書き込みまたはプログラム）動作中に、同時にアクセスされることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。他のアクセス線たとえばプレート線が存在し得るいくつかの実施例では、ワード線およびディジット線と協働する対応するプレート線は、メモリアレイのある特定のメモリセル１０５にアクセスするために、活性化される必要があることがある。メモリデバイスの正確な動作は、メモリセルのタイプおよび／またはメモリデバイス内で使用される特定のアクセス線に基づいて変えられてよいことが理解されるべきである。
図２は、本開示の態様による、メモリセルを感知することをサポートする回路２００の図を示す。回路２００は、メモリセル１０５−ａと、ワード線１１０−ａと、ディジット線１１５−ａと、感知コンポーネント１２５−ａとを含み、これらはそれぞれ、図１を参照しながら説明される、メモリセル１０５、ワード線１１０、ディジット線１１５、および感知コンポーネント１２５の実施例であり得る。メモリセル１０５−ａは、第１のプレートすなわちセルプレート２３０と第２のプレートすなわちセル底部２１５とを有するキャパシタ２０５などの論理記憶コンポーネントを含むことがある。セルプレート２３０とセル底部２１５は、それらの間に配置された強誘電体材料を通して容量的に結合されることがある。セルプレート２３０およびセル底部２１５の向きは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、セレクタデバイス２２０と、基準線２２５も含む。セルプレート２３０は、プレート線２１０を介してアクセスされることがあり、セル底部２１５は、ディジット線１１５−ａを介してアクセスされることがある。上記で説明されたように、キャパシタ２０５を充電または放電することによって、さまざまな状態が記憶され得る。
キャパシタ２０５の記憶された状態は、回路２００内で表されたさまざまな要素を動作させることによって読み取られ得るまたは感知され得る。キャパシタ２０５は、ディジット線１１５−ａと電子通信し得る。たとえば、キャパシタ２０５は、セレクタデバイス２２０が非活性化されるときは、ディジット線１１５−ａから絶縁可能であり、キャパシタ２０５は、セレクタデバイス２２０が活性化されるときは、ディジット線１１５−ａに接続可能である。セレクタデバイス２２０を活性化することは、メモリセル１０５−ａを選択することと呼ばれることがある。場合によっては、セレクタデバイス２２０はトランジスタ（たとえば、薄膜トランジスタ（ＴＦＴ））であり、その動作は、トランジスタゲートに電圧を印加することによって制御され、この電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは、セレクタデバイス２２０を活性化し得る。たとえば、ワード線１１０−ａに印加された電圧がトランジスタゲートに印加され、キャパシタ２０５をディジット線１１５−ａと接続する。
場合によっては、ディジット線１１５−ａは、読み取り動作中にプリチャージされることがある。その後、ワード線１１０−ａは、メモリセル１０５−ａをプリチャージされたディジット線１１５−ａと結合するためにバイアスされることがある。メモリセル１０５−ａをプリチャージされたディジット線１１５−ａと結合することによって、メモリセル１０５−ａとプリチャージされたディジット線１１５−ａと結合された第１のノード（たとえば、ノードＡ）との間で電荷が移動され得る。場合によっては、電荷の電圧を制限するように構成された回路（たとえば、ダウンコンバージョン回路）が、第１のノードと感知コンポーネント１２５−ａとの間に配置されることがある。場合によっては、回路は、第１のノードと結合された第１のスイッチング・コンポーネントと、第１のスイッチング・コンポーネントおよび感知コンポーネント１２５−ａと結合された第２のスイッチング・コンポーネントとを含み、第２のスイッチング・コンポーネントのゲートは、第１のノードに電気的に接続される。場合によっては、回路の第１のスイッチング・コンポーネントは、メモリセルがハイ論理状態を示す第１の電荷を第１のノードに移動させたことに基づいて感知コンポーネント１２５−ａを第１のノードと選択的に結合するように構成される。場合によっては、回路の記第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための第１の電荷と関連づけられた電圧を減少させるように構成される。
他の実施例では、セレクタデバイス２２０およびキャパシタ２０５の位置は、セレクタデバイス２２０がプレート線２１０とセルプレート２３０との間に接続されるように、およびキャパシタ２０５がディジット線１１５−ａとセレクタデバイス２２０の他の端子との間にあるように、交換されることがある。この実施例では、セレクタデバイス２２０は、キャパシタ２０５を通してディジット線１１５−ａと電子通信しているままであることがある。この構成は、読み取り動作および書き込み動作のための代替タイミングおよびバイアスと関連づけられることがある。
キャパシタ２０５のプレート間の強誘電体材料により、および以下でより詳細に論じられるように、キャパシタ２０５は、ディジット線１１５−ａへの接続時に放電しないことがある。１つのスキームでは、強誘電体キャパシタ２０５によって記憶された論理状態を感知するために、ワード線１１０−ａは、メモリセル１０５−ａを選択するようにバイアスされることがあり、電圧は、プレート線２１０に印加されることがある。場合によっては、ディジット線１１５−ａは、プレート線２１０およびワード線１１０−ａをバイアスする前に、仮想的に接地され、次いで、仮想接地から絶縁され、これは「フローティング」と呼ばれることがある。プレート線２１０をバイアスすることは、キャパシタ２０５にわたる電圧差（たとえば、プレート線２１０電圧マイナスディジット線１１５−ａ電圧）引き起こすことがある。電圧差は、キャパシタ２０５上に記憶された電荷の変化をもたらすことがあり、この記憶された電荷の変化の大きさは、キャパシタ２０５の初期状態、たとえば記憶された初期状態が論理１であるか論理０であるかに依存することがある。これは、キャパシタ２０５上に記憶された電荷に基づいたディジット線１１５−ａの電圧の変化を引き起こすことがある。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、「セルプレートの移行」と呼ばれることがある。
ディジット線１１５−ａの電圧の変化は、その固有容量に依存することがある。すなわち、電荷がディジット線１１５−ａを流れると、ある程度の有限電荷は、ディジット線１１５−ａ内に記憶されることがあり、結果として生じる電圧は、固有容量に依存することがある。固有容量は、ディジット線１１５−ａの、寸法を含む物理的特性に依存することがある。ディジット線１１５−ａは、多数のメモリセル１０５を接続することがあり、そのため、ディジット線１１５−ａは、無視できない容量（たとえば、ピコファラド（ｐＦ）程度）という結果になる長さを有することがある。次いで、結果として生じるディジット線１１５−ａの電圧は、メモリセル１０５−ａ内の記憶される論理状態を決定するために、感知コンポーネント１２５−ａによって基準（たとえば、基準線２２５の電圧）と比較されることがある。他の感知プロセスも使用されてよい。
感知コンポーネント１２５−ａは、信号の差を検出および増幅するためにさまざまなトランジスタまたは増幅器を含むことがあり、これは、ラッチングと呼ばれることがある。感知コンポーネント１２５−ａは、ディジット線１１５−ａおよび基準線２２５の電圧を受け取って比較する感知増幅器を含むことがあり、基準線２２５の電圧は基準電圧であってよい。感知増幅器出力は、比較に基づいて、より高い（たとえば、正）またはより低い（たとえば、負または接地）供給電圧に駆動されることがある。たとえば、ディジット線１１５−ａが、基準線２２５よりも高い電圧を有する場合、感知増幅器出力は、正の供給電圧に駆動されることがある。場合によっては、感知増幅器は、加えて、ディジット線１１５−ａを供給電圧に駆動することがある。次いで、感知コンポーネント１２５−ａが、感知増幅器の出力および／またはディジット線１１５−ａの電圧をラッチすることがあり、これは、メモリセル１０５−ａ内の記憶された状態、たとえば、論理１を決定するために使用されることがある。代替的に、ディジット線１１５−ａが、基準線２２５よりも低い電圧を有する場合、感知増幅器出力は、負の電圧または接地電圧に駆動されることがある。同様に、感知コンポーネント１２５−ａが、メモリセル１０５−ａ内の記憶された状態、たとえば、論理０を決定するために、感知増幅器出力をラッチすることがある。次いで、図１を参照すると、メモリセル１０５−ａのラッチされた論理状態は、列デコーダ１３０を通して、出力１３５として出力されることがある。
場合によっては、感知コンポーネント１２５−ａは、メモリセル１０５−ａと関連づけられた第２の電圧よりも低い第１の電圧で動作するように構成されることがある。たとえば、メモリセル１０５−ａは、読み取り動作中にノードＡ上で第１の電圧よりも大きい信号を発現させるように構成されることがある。より低い動作電圧は、感知コンポーネント１２５−ａのさまざまなトランジスタまたは増幅器により薄いゲート酸化物を使用することを容易にし得る。より薄いゲート酸化物を用いるトランジスタまたは増幅器は、より少ない電力消費量に加えて、（たとえば、感知ノードと基準ノードとの間のより良いマッチング特性により）より単純な感知動作を提供し得る。そのうえ、より低い動作電圧は、メモリセル１０５−ａと関連づけられた第２の電圧で動作するように構成されたさまざまな感知コンポーネントと比較して、さまざまな回路コンポーネントを並べることと関連づけられた横方向の物理的寸法（たとえば、トランジスタのゲート長さ、絶縁のための空間）を減少させることによって、感知コンポーネント１２５−ａによって占有される面積のスケーリングを容易にし得る。
メモリセル１０５−ａを書き込むために、電圧は、キャパシタ２０５にわたって印加されることがある。さまざまな方法が使用されてよい。一実施例では、セレクタデバイス２２０が、キャパシタ２０５をディジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通して活性化されることがある。電圧は、（プレート線２１０を通じて）セルプレート２３０および（ディジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって印加されることがある。論理０を書き込むために、セルプレート２３０はハイとみなされることがある、すなわち、正の電圧がプレート線２１０に印加されることがあり、セル底部２１５は、ローとみなされることがある、たとえば、ディジット線１１５−ａを仮想的に接地するまたは負の電圧をディジット線１１５−ａに印加することがある。逆のプロセスが論理１を書き込むために実行され、セルプレート２３０はローとみなされ、セル底部２１５はハイとみなされる。
図３は、本開示のさまざまな態様による、メモリセルを感知することをサポートする強誘電体メモリセルのためのヒステリシス曲線３００−ａおよび３００−ｂとともに、非線形電気的性質の一例を示す。ヒステリシス曲線３００−ａおよび３００−ｂはそれぞれ、例示的な強誘電体メモリセルの書き込みプロセスおよび読み取りプロセスを示す。ヒステリシス曲線３００は、電圧差Ｖの関数として強誘電体キャパシタ（たとえば、図２のキャパシタ２０５）上に記憶される電荷Ｑを示す。
強誘電体材料は、自発電気分極によって特徴づけられる、すなわち、電界の非存在下で非ゼロ電気分極を維持する。例示的な強誘電材料としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタは、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ内の電気分極は、強誘電材料の表面における正味電荷をもたらし、キャパシタ端子を通して反対の電荷を引きつける。したがって、電荷は、強誘電材料とキャパシタ端子の境界面において記憶される。電気分極は、比較的長い時間にわたって、無期限でさえ、外部から印加された電界の非存在下で維持され得るので、電荷漏洩は、たとえば、ＤＲＡＭアレイ内で用いられるキャパシタと比較して、著しく減少されることがある。これによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少され得る。
ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子の観点から理解され得る。例として、強誘電材料が負の分極を有する場合、正の電荷が端子に蓄積する。同様に、強誘電材料が正の分極を有する場合、負の電荷が端子に蓄積する。加えて、ヒステリシス曲線３００における電圧は、キャパシタ上の電圧差を表し、指向性であることが理解されるべきである。たとえば、正の電圧は、正の電圧を問題の端子（たとえば、セルプレート２３０）に印加し、第２の端子（たとえば、セル底部２１５）を接地（または約ゼロ・ボルト（０Ｖ））に維持することによって、実現され得る。負の電圧は、問題の端子を接地に維持し、正の電圧を第２の端子に印加することによって印加され得る。すなわち、正の電圧は、問題の端子を負に分極させるために印加され得る。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせは、ヒステリシス曲線３００−ａおよび３００−ｂに示される電圧差を生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス曲線３００−ａにおいて示されるように、強誘電体材料は、電圧差ゼロで正の分極または負の分極を維持し、２つの可能な充電された状態、すなわち、電荷状態３０５および電荷状態３１０という結果になることがある。図３の実施例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリセルを動作させるための他のスキームに対応するために逆転されることがある。
論理０または１は、電圧を印加することにより、強誘電材料の電気分極、したがってキャパシタ端子上の電荷を制御することによって、メモリセルに書き込まれることがある。たとえば、キャパシタ上に正味の正の電圧３１５を印加すると、電荷状態３０５−ａが到達されるまでの電荷蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧において電荷状態３０５に到達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、これによって、電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０をたどる。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（たとえば、電圧）を除去するときに残留する分極（または電荷）と呼ばれることもある。抗電圧とは、電荷（または分極）がゼロである電圧である。
強誘電体キャパシタの記憶された状態を読み取る、またはこれを感知するために、電圧がキャパシタ上に印加されることがある。それに応答して、記憶された電荷Ｑは変化し、変化の程度は、初期電荷状態に依存する。すなわち、最終的な記憶された電荷（Ｑ）は、電荷状態３０５−ｂが最初に記憶されたか電荷状態３１０−ｂが最初に記憶されたかに依存する。たとえば、ヒステリシス曲線３００−ｂは、２つの可能な記憶された電荷状態３０５−ｂおよび３１０−ｂを示す。図２を参照して論じられるように、電圧３３５がキャパシタ上に印加されることがある。他の場合では、固定電圧は、セルプレートに印加されることがあり、正の電圧として示されているが、電圧３３５は負であってもよい。電圧３３５に応答して、電荷状態３０５−ｂは、経路３４０をたどることがある。同様に、電荷状態３１０−ｂが最初に記憶された場合、電荷状態３１０−ｂは経路３４５をたどる。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的な感知スキームおよび回路を含むいくつかの要因に依存する。
場合によっては、最終的な電荷は、メモリセルに接続されたディジット線の固有容量に依存することがある。たとえば、キャパシタがディジット線に電気的に接続され、電圧３３５が印加された場合、ディジット線の電圧は、その固有容量により上昇することがある。そのため、感知コンポーネントにおいて測定される電圧は、電圧３３５に等しくないことがあり、その代わりに、ディジット線の電圧に依存することがある。場合によっては、ディジット線は、キャパシタが読み取り動作中にディジット線に電気的に接続される前に、プリチャージされることがある。したがって、ヒステリシス曲線３００−ｂ上での最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線の容量に依存することがあり、ロードライン解析を通して決定されることがある。すなわち、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線容量を参照して規定されることがある。その結果、キャパシタの電圧、電圧３５０、または電圧３５５は、異なってよく、キャパシタの初期状態に依存してよい。
ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態が決定されることがある。ディジット線電圧は、電圧３３５と、キャパシタにわたっての最終的な電圧、電圧３５０、または電圧３５５との差、すなわち、（電圧３３５−電圧３５０）または（電圧３３５−電圧３５５）であってよい。基準電圧は、記憶される論理状態を決定するために、すなわち、ディジット線電圧が基準電圧よりも高いまたは低い場合に、その大きさが２つの可能なディジット線電圧の２つの可能な電圧の間の差であるように生成されることがある。たとえば、基準電圧は、２つの量すなわち（電圧３３５−電圧３５０）および（電圧３３５−電圧３５５）の平均であることがある。感知コンポーネントによる比較時、感知されるディジット線電圧は、基準電圧よりも高いまたは低いように決定されることがあり、強誘電体メモリセルの記憶される論理値（すなわち、論理０または１）が決定され得る。
場合によっては、ディジット線と感知コンポーネントとの間に配置された回路は、ディジット線電圧を、感知コンポーネントの動作電圧の範囲内である第２の電圧に減少させるように構成されることがある。場合によっては、感知コンポーネントは、電力消費量を減少させ感知特性を改善するために薄いゲート酸化物を使用して製作されたさまざまなトランジスタおよび増幅器を含んでよい。場合によっては、回路の第１のスイッチング・コンポーネントは、強誘電体メモリセル上に記憶された論理状態に基づいて感知コンポーネントをディジット線と選択的に結合するように構成される。加えて、回路の第２のスイッチング・コンポーネントは、ディジット線電圧を第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ように構成されることがある。
上記で論じられたように、強誘電体キャパシタを使用しないメモリセルを読み取ることによって、記憶された論理状態が劣化または破壊されることがある。しかしながら、強誘電体メモリセルは、読み取り動作の後で初期論理状態を維持することがある。たとえば、電荷状態３０５−ｂが記憶される場合、電荷状態は、読み取り動作中に電荷状態３０５−ｃへの経路３４０をたどることがあり、電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５−ｂに戻ることがある。
図４は、本開示の態様による、メモリセルを感知することをサポートする回路４００の一実施例を示す。回路４００は、メモリセルの感知を容易にする目的で協働するいくつかの回路コンポーネントを強調するために簡略化された回路構成を示す。回路４００は、感知コンポーネント１２５−ｂと別の感知回路４２０との間に配置されたダウンコンバージョン回路４１０を含む。感知コンポーネント１２５−ｂは、図１および図２を参照して説明された感知コンポーネント１２５または１２５−ａの一実施例またはその何らかの部分であってよい。加えて、感知回路４２０は、メモリセル１０５−ｂと結合するように構成されることがある。メモリセル１０５−ｂは、図１または図２を参照して説明されたメモリセル１０５または１０５−ａの一実施例であってよい。回路４００は、図５を参照して説明されるように、読み取り動作中にメモリセル１０５−ａ上に記憶された論理状態を感知するように構成されることがある。
ダウンコンバージョン回路４１０は、読み取り動作中にメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間で移動される電荷の電圧を制限するように構成されることがある。さらに、ダウンコンバージョン回路４１０は、メモリセル１０５−ｂ上に記憶された論理状態に基づいて、メモリセル１０５−ｂを（たとえば、ノード１を通じて）感知コンポーネント１２５−ｂと選択的に結合するように構成されることがある。そのようなメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間の選択的結合は、回路４００を含むメモリデバイスの感知動作を改善し得る。たとえば、より大きい感知マージン、より速い感知動作、読み取り動作中のより少ない電力消費量である。場合によっては、ダウンコンバージョン回路４１０は、回路と呼ばれることがある。
ダウンコンバージョン回路４１０は、Ｔ１（たとえば、第１のスイッチング・コンポーネント）と、Ｔ２（たとえば、第２のスイッチング・コンポーネント）とを含んでよい。Ｔ１はＰＭＯＳ ＦＥＴであってよく、Ｔ２はＮＭＯＳ ＦＥＴであってよい。場合によっては、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは、直列構成で配列されてよい。さらに、Ｔ１はノード１（たとえば、第１のノード）と結合されることがあり、Ｔ２はＴ１および感知コンポーネント１２５−ｂと結合されることがあり、Ｔ２のゲートはノード１（たとえば、第１のノード）と結合される。したがって、感知回路４２０は、読み取り動作中にメモリセル１０５−ｂと感知コンポーネント１２５−ｂとの間で移動される電荷の電圧を制限するように構成されることがある。場合によっては、感知回路４２０は、回路と呼ばれることがある。
Ｔ１の動作（たとえば、活性化または非活性化する）は、Ｔ１の閾値電圧、Ｔ１のゲートに印加される電圧（すなわち、ＩＳＯｂＦ）、ノード１における電圧、またはこれらの組み合わせによって決定され得る。Ｔ１は、特定の閾値電圧を有するように構成されることがある。加えて、ＩＳＯｂＦと関連づけられた電圧の大きさ（たとえば、Ｔ１のゲートに印加される電圧）は、読み取り動作中にノード１において確立される電圧に応じて、Ｔ１の特定の閾値電圧に関連して、Ｔ１を選択的にオンにする（たとえば、活性化する）ように構成されることがある。読み取り動作中、メモリセル１０５−ｂはノード１と結合されることがあり、異なる電圧が、メモリセル１０５−ｂ上に記憶された論理状態に基づいて、ノード１において確立されることがある。このようにして、Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態に基づいてメモリセル１０５−ｂを感知コンポーネント１２５−ｂと結合するために選択的にオンにする（たとえば、活性化する）ことがある。たとえば、Ｔ１は、第１の電圧がＴ１のゲートに印加され、第２の電圧（たとえば、ハイ論理状態がメモリセル１０５−ｂ上に記憶されることを示す電荷）がＴ１のノードに印加されるとき、活性化するように構成されることがある。加えて、Ｔ１は、第１の電圧がＴ１のゲートに印加され、第２の電圧よりも小さい第３の電圧（たとえば、ロー論理状態がメモリセル１０５−ｂ上に記憶されることを示す電荷）がＴ１のノードに印加されるとき、非活性化されたままであるように構成されることがある。
Ｔ２の動作は、Ｔ２の閾値電圧およびＴ２のゲートに印加される電圧によって決定され得る。Ｔ２のゲートはノード１に電気的に接続されているので、Ｔ２のゲートに印加される電圧は、ノード１における電圧に対応する。Ｔ２の動作は、ソースフォロア構成ではＮＭＯＳ ＦＥＴの動作として説明されることがある。すなわち、Ｔ２は、Ｔ２のゲートに印加される電圧（たとえば、ノード１における電圧）がＴ２の閾値電圧よりも大きいとき、活性化することがある。言い換えれば、Ｔ２は、ノード３における電圧が少なくともＴ２の閾値電圧の分だけノード１における電圧よりも小さくなり得るようにＴ１とＴ２の両方が活性化されるとき、ノード１における電圧を制限する（たとえば、減少させる、ダウンコンバートする）。Ｔ２の閾値電圧は、ノード３における電圧が感知コンポーネント１２５−ｂの動作電圧の範囲内であるように構成されることがある。場合によっては、感知コンポーネント１２５−ｂは、メモリセル１０５−ｂが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される。
Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態に基づいてメモリセル１０５−ｂを感知コンポーネント１２５−ｂと（たとえば、ノード１を通じて）結合するために選択的に活性化することがある。たとえば、Ｔ１は、メモリセル１０５−ｂが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあるが、Ｔ１は、メモリセル１０５−ｂが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。Ｔ１の選択的活性化は、メモリセル１０５−ｂ上に記憶された論理状態と関連づけられた電圧レベルのより大きな差により、感知コンポーネント１２５−ｂの読み取り電圧ウィンドウ（たとえば、感知ウィンドウ）を改善し得る。加えて、Ｔ１が活性化されたとき、Ｔ２は、ノード１における電圧を、感知コンポーネント１２５−ｂが動作するのに適し得る第２の電圧に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。
場合によっては、ダウンコンバージョン回路４１０は、ノード３への点線接続を用いて表されるＴ３（たとえば、第３のスイッチング・コンポーネント）を含むことがある。点線接続は、Ｔ３が任意選択のコンポーネントであってよいことを示す。Ｔ３は、感知コンポーネント１２５−ｂおよびＴ２と結合され得る。
場合によっては、感知コンポーネント１２５−ｂの基準ノード（たとえば、ＶＳＡｒｅｆ信号と関連づけられたノード）は、信頼性の高い基準電圧を提供するために追加のコンポーネント（たとえば、ＮＭＯＳ ＦＥＴ）と結合されることがある。基準ノードにおける電圧（たとえば、ＶＳＡｒｅｆ信号）は、感知動作中のメモリセルの論理状態を決定するために、ノード３における電圧（たとえば、信号電圧）と比較されることがある。感知コンポーネント１２５−ｂの基準ノードは、図２を参照して説明された基準線２２５と関連づけられたノードの一実施例であってよい。場合によっては、基準ノードにおける追加のコンポーネント（たとえば、ＮＭＯＳ ＦＥＴ）は、追加の寄生素子（たとえば、ＮＭＯＳ ＦＥＴと関連づけられたゲート容量）を導入することがある。したがって、Ｔ３は、信頼性が高く高速の感知動作を容易にするように感知コンポーネントの基準ノードの負荷（たとえば、容量性負荷）と合致するように構成されることがある。
場合によっては、Ｔ１のゲートに印加される電圧（たとえば、ＩＳＯｂＦ）は一定の電圧（たとえば、０．６Ｖから１Ｖの間の電圧）であってよく、Ｔ２のゲートはイネーブル信号（たとえば、ＩＳＯａ）に結合されてよい。感知動作の一部分（たとえば、図５を参照して説明されるフェーズ６）の間、Ｔ２のゲートに印加されるイネーブル信号（たとえば、ＩＳＯａ）は、Ｔ１のゲートに印加される電圧をトグルする（たとえば、フェーズ６の間にＩＳＯｂＦがＶＨＳＡからｐＰＣＡＳＣＥｎに遷移し、次いでＶＨＳＡに戻る）代わりに、Ｔ２を活性化するためにトグルする（たとえば、０Ｖから１．５Ｖに遷移し、次いで０Ｖに戻る）。したがって、イネーブル信号（たとえば、ＩＳＯａ）をトグルすることと関連づけられた電圧変化は、結合ノイズとしてノード３に結合され得る。場合によっては、Ｔ３のゲートは、イネーブリング信号（たとえば、ＩＳＯａ）の反対の極性を有し得る別のイネーブリング信号（たとえば、ＩＳＯａＦ）に結合されることがある。たとえば、ＩＳＯａＦは、感知動作の部分の間に１．５Ｖから０Ｖに遷移し、次いで１．５Ｖに戻る。Ｔ３は、感知動作中に発生し得る結合ノイズを低下させるように、他のイネーブリング信号（たとえば、ＩＳＯａＦ）によって制御されることがある。
メモリセル１０５−ｂは、セレクタデバイスＴ８と、キャパシタ（たとえば、キャパシタ２０５−ａ）とを含むことがある。場合によっては、キャパシタ（たとえば、キャパシタ２０５−ａ）は、強誘電体キャパシタの一実施例であってよい。セレクタデバイスＴ８は、図２を参照して説明されるセレクタデバイス２２０の一実施例であってよい。キャパシタ２０５−ａは、図２を参照して説明されるキャパシタ２０５の一実施例であってよい。さらに、メモリセル１０５−ｂは、ワード線（ＷＬ）１１０−ｂと関連づけられ得る。ワード線１１０−ｂは、図１および図２を参照して説明されるワード線１１０の一実施例であってよい。場合によっては、キャパシタ２０５−ａは、図１および図２を参照して説明されるメモリセル１０５のＦｅＲＡＭキャパシタであってよい。キャパシタ２０５−ａは、論理状態（たとえば、論理状態１または論理状態０）を記憶し得る。アクセス動作（たとえば、キャパシタ２０５−ａ上に記憶された論理状態を読み取る読み取り動作）中、ワード線１１０−ｂは、キャパシタ２０５−ａがディジット線１１５−ｂと結合され得るようにセレクタデバイスＴ８を活性化するためにバイアスされる（たとえば、選択される）ことがある。ディジット線１１５−ｂは、図１および図２を参照して説明されるディジット線１１５の一実施例であってよい。ディジット線選択信号（たとえば、電圧信号ＹＬ）が、ディジット線１１５−ｂがノード２に結合され得るようにＴ９を活性化するためにＴ９のゲートに印加されることがある。
感知回路４２０は、読み取り動作中の信号のさまざまなタイミングを容易にし得る。感知回路４２０は、トランジスタＴ４〜Ｔ７を含んでよい。Ｔ４は、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）への応答としてノード２をＶＳＳに接続するように構成されることがある。場合によっては、ＶＳＳは、０Ｖまたは仮想接地を表すことがある。Ｔ４がノード２をＶＳＳに接続した結果として、ノード２（たとえば、ノード２に接続されたディジット線）は、ＶＳＳ（たとえば、０Ｖ）に放電されることがある。Ｔ５は、ＤＬ２ＶＤＤ１（たとえば、Ｔ５のゲートに印加される電圧）への応答としてノード１をＶＤＬＢノードに接続するように構成されることがある。Ｔ５がノード１をＶＤＬＢノードに接続した結果として、ノード１は、ＶＤＬＢノードの電圧レベルに対応する電圧レベルにプリチャージされることがある。Ｔ６は、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）への応答としてノード１をＶＨＳＡに接続するように構成されることがある。Ｔ６がノード１をＶＨＳＡに接続した結果として、ノード１は、ＶＨＳＡにプリチャージされることがある。場合によっては、Ｔ５が、ノード１をＶＤＬＢノードの電圧レベルにプリチャージするために活性化されることがあり、次いで、Ｔ６が、ノード１をＶＨＳＡにさらにプリチャージするために活性化されることがある。Ｔ７は、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）への応答としてノード１をノード２に接続するように構成されることがある。Ｔ７は、読み取り動作のさまざまなフェーズ中にノード１およびノード２において異なる電圧レベルを確立することを容易にすることがある。
場合によっては、第１のスイッチング・コンポーネント（たとえば、Ｔ１）は、メモリセル（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態に基づいて、読み取り動作中に第１のノード（たとえば、ノード１）と感知コンポーネント（たとえば、感知コンポーネント１２５−ｂ）を選択的に結合するように構成される。場合によっては、第１のスイッチング・コンポーネントは、メモリセルがハイ論理状態（たとえば、論理状態「１」）を示す第１の電荷を第１のノードに移動させた後に感知コンポーネントを第１のノードと選択的に結合するように構成される。場合によっては、第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための電荷と関連づけられた電圧を減少させるように構成される。
場合によっては、第１のスイッチング・コンポーネントはＰＭＯＳ ＦＥＴを備え、第２のスイッチング・コンポーネントはＮＭＯＳ ＦＥＴを備え、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは直列構成で配列される。場合によっては、ＰＭＯＳ ＦＥＴは、メモリセル上に記憶された論理状態およびＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧がＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、メモリセルの電荷を感知コンポーネントに選択的に移動させるように構成される。場合によっては、ＰＭＯＳ ＦＥＴは、ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が前記第１のノードに存在するときは活性化され、第４の電圧が前記第１のノードに存在するときは活性化されないように構成される。第１のノードにおける第３の電圧はメモリセルのハイ論理状態に対応し、第１のノードにおける第４の電圧はメモリセルのロー論理状態に対応する。
場合によっては、ＮＭＯＳ ＦＥＴは、電荷と関連づけられた電圧を感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするためにソースフォロアとして構成され、この第２の電圧は、ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ電荷と関連づけられた電圧よりも低い。場合によっては、回路（たとえば、ダウンコンバージョン回路４１０）は、感知コンポーネントおよび第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネント（たとえば、Ｔ３）をさらに含み、この第３のスイッチング・コンポーネントは、感知コンポーネントと第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される。場合によっては、感知コンポーネントは、メモリセルが動作するように構成される第２の電圧よりも低い第１の電圧で動作するように構成される。場合によっては、回路（たとえば、ダウンコンバージョン回路４１０）は、読み取り動作中にメモリセルが、ハイ論理状態（たとえば、論理状態「１」）を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するように構成され、回路は、読み取り動作中にメモリセルが、ロー論理状態（たとえば、論理状態「０」）を示す第２の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルから絶縁するように構成される。
メモリセルを感知することをサポートする、読み取り動作のさまざまなフェーズ中のダウンコンバージョン回路４１０および感知回路４２０の動作を含む回路４００の詳細な動作が、図５を参照して説明されるように、さらに示されている。
図５は、本開示の態様による、メモリセルを感知することをサポートするタイミング図５００の一実施例を示す。タイミング図５００は、メモリセル上に記憶された論理状態を感知するための、読み取り動作中の手順を示す。タイミング図５００は、メモリセルを感知することがどのように実行され得るかを示すために図４を参照して説明される回路４００のコンポーネントおよびノードと関連づけられたさまざまな電圧レベル（たとえば、時間の関数としての電圧信号）を示す。図５において使用される時間および電圧スケールは、例示のためにすぎず、場合によっては特定の値を正確に示さないことがある。タイミング図５００は、Ｔ４のゲートに印加される電圧（すなわち、ＤＬ２ＶＳＳ）と、Ｔ５のゲートに印加される電圧（すなわち、ＤＬ２ＶＤＤ１）と、Ｔ６のゲートに印加される電圧（すなわち、ＤＬＣｈＦ）と、Ｔ７のゲートに印加される電圧（すなわち、ＣＡＳＣＥｎ）と、Ｔ１のゲートに印加される電圧（すなわち、ＩＳＯｂＦ）と、感知コンポーネント１２５−ｂに印加される電圧（たとえば、ＡＲＮｓａ）と、ワード線１１０−ｂと関連づけられた電圧（すなわち、Ｖ＿ＷＬ）と、ノード１における電圧（すなわち、Ｖ＿Ｎｏｄｅ １）と、ノード２における電圧（すなわち、Ｖ＿Ｎｏｄｅ ２）と、ノード３における電圧（すなわち、Ｖ＿Ｎｏｄｅ ３）とを含む。場合によっては、ノード３における電圧（すなわち、Ｖ＿Ｎｏｄｅ ３）は、感知コンポーネント１２５−ｂの基準電圧（たとえば、ＶＳＡｒｅｆ信号の基準電圧）と比較して感知コンポーネント１２５−ｂの信号電圧に対応することがある。
初期フェーズ５１０（たとえば、フェーズ０）の間、ノード１とノード２（たとえば、ディジット線１１５−ｂ）の両方が、ＶＳＳに放電されることがある。場合によっては、ＶＳＳは、０Ｖまたは仮想接地に対応することがある。初期フェーズ５１０の間、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）は、Ｔ４がノード２をＶＳＳに放電し得るようにＴ４を活性化するためにＶＨＳＡであるように構成されることがある。場合によっては、ＶＨＳＡは、２．５Ｖから３Ｖの間であることがある。加えて、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）は、Ｔ７を活性化するためにｐＣＡＳＣＥｎであるように構成されることがある。場合によっては、ｐＣＡＳＣＥｎは、２．５Ｖから３Ｖの間であることがある。Ｔ７を活性化した結果として、Ｔ７はノード２をノード１と結合し、Ｔ４は、初期フェーズ５１０の間にノード１をＶＳＳに放電し得る。初期フェーズ５１０は、ｔ０からｔ１の間の時間期間に対応し得る。
時間ｔ１では、回路４００をプリチャージすることが始まり得る第１のフェーズ５２０（たとえば、フェーズ１）が始まり得る。ｔ１では、ＤＬ２ＶＳＳ（たとえば、Ｔ４のゲートに印加される電圧）は、ノード２における電圧（たとえば、ディジット線１１５−ｂに対応する電圧）がもはやＶｓｓに接続されないことがあるように、Ｔ４を非活性化するためにＶＳＳに減少するように構成されることがある。第１のフェーズ５２０の間、Ｔ７は、Ｔ７がノード１とノード２を結合するように、活性化されたままである（たとえば、ＣＡＳＣＥｎはｐＣＡＳＣＥｎであるままである）。時間ｔ１では、ＤＬ２ＶＤＤ１（たとえば、Ｔ５のゲートに印加される電圧）は、Ｔ５を活性化するためにＶＣＣＰであるように構成されることがある。場合によっては、ＶＣＣＰは、３．１Ｖから３．４Ｖの間であることがある。Ｔ５を活性化した結果として、Ｔ５は、ノード１（およびディジット線１１５−ｂと結合されたノード２）をＶＤＬＢノードにおける電圧レベルにプリチャージする。場合によっては、ＶＤＬＢノードにおける電圧レベルはＶＤＤ１に対応し、ＶＤＤ１は１．５から２Ｖの間であることがある。したがって、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）は、第１のフェーズ５２０の間にＶＤＤ１に上昇し得る。同時に、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧）もＶＤＤ１に上昇し得る。したがって、ノード１とノード２の両方が、第１のフェーズ５２０の間にＶＤＤ１にプリチャージされ得る。第１のフェーズ５２０は、ｔ１からｔ２の間の時間期間に対応し得る。
時間ｔ２では、回路４００のプリチャージが継続する第２のフェーズ５３０（たとえば、フェーズ２）が始まり得る。ｔ２では、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）は、Ｔ６を活性化するためにＶＨＳＡからＶＳＳに減少するように構成されることがある。Ｔ６を活性化した結果として、Ｔ６は、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧）に示されるように、ノード１をＶＤＤ１からＶＨＳＡにさらにプリチャージし得る。場合によっては、ｐＣＡＳＣＥｎ（たとえば、ＣＡＳＣＥｎの値、Ｔ７のゲートに印加される電圧）は、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）がフェーズ２の間にＶＤＤ１を超えないように構成されることがある。場合によっては、Ｔ６を活性化した結果として、Ｔ６は、ノード１におけるキャパシタをＶＨＳＡにプリチャージすることがある。第２のフェーズ５３０の間、感知コンポーネント１２５−ｂの基準ノード（たとえば、ＶＳＡｒｅｆ信号と関連づけられたノード）および信号ノード（たとえば、ノード３と結合されたノード）も放電される（たとえば、リフレッシュされる）ことがある。第２のフェーズ５３０は、ｔ２からｔ３の間の時間期間に対応し得る。
時間ｔ３では、メモリセル１０５−ｂを感知回路４２０と結合するためにワード線１１０−ｂがバイアスされ得る第３のフェーズ５４０（たとえば、フェーズ３）が始まり得る。ｔ３では、ＤＬＣｈＦ（たとえば、Ｔ６のゲートに印加される電圧）は、Ｔ６を非活性化するためにＶＨＳＡに戻るように構成されることがある。したがって、非活性化されたＴ６は、第２のフェーズ５３０の間にＶＨＳＡにプリチャージされたノード１をＶＨＳＡから絶縁する。加えて、ＣＡＳＣＥｎは、時間ｔ３においてＶＤＤ１に減少され得る。さらに、ワード線１１０−ｂは、Ｔ８を活性化するためにＶＣＣＰにバイアスされることがある。場合によっては、ワード線１１０−ｂは、寄生素子（たとえば、寄生抵抗および寄生容量、これらは組み合わると、Ｖ＿ＷＬが上昇するための遅延を招き得る）と関連づけられることがあり、Ｖ＿ＷＬ（たとえば、ワード線１１０−ｂと関連づけられた電圧）は、図５に示されるように、上昇時間を示すことがある。場合によっては、そのような上昇時間は変化することがあり、ワード線ドライバ（たとえば、図１を参照して説明される行デコーダ１２０と関連づけられたワード線ドライバ）からのメモリセルの特定の物理的場所に依存することがある。Ｖ＿ＷＬは、第３のフェーズ５４０の終了に向けてＶＣＣＰに上昇し得る。第３のフェーズ５４０は、ｔ３からｔ４の間の時間期間に対応し得る。
時間ｔ４では、メモリセル１０５−ｂと回路４００の残部との間の充電共有が始まり得る第４のフェーズ５５０（たとえば、フェーズ４）が始まり得る。時間ｔ４では、Ｖ＿ＷＬは、Ｔ８を完全活性化するために、ＶＣＣＰに到達し得る。Ｔ８を活性化した結果として、Ｔ８はキャパシタ２０５−ａをディジット線１１５−ｂと結合し、ディジット線１１５−ｂは、第１のフェーズ５２０の間にＶＤＤ１にプリチャージされたノード２と結合される。プリチャージされたＤＬ１１５−ｂとキャパシタ２０５−ａを結合することによって、キャパシタ２０５−ａとプリチャージされたディジット線１１５−ｂとの間の電荷共有による、ノード２における電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）の減少がもたらされる。ノード２における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）は、電荷共有の結果としてキャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態に基づいて発現し得る。場合によっては、キャパシタ２０５−ａの「ハイ」論理状態（たとえば、論理状態「１」）は、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２と関連づけられた電圧）において示される、第４のフェーズ５５０の終了時におけるキャパシタ２０５−ａの「ロー」論理状態（たとえば、論理状態「０」）に対応する、ノード２における別の電圧よりも高いノード２における電圧をもたらすことがある。第４のフェーズ５５０の間、Ｔ７は、ノード２がノード１から絶縁されている間に電荷共有（たとえば、キャパシタ２０５−ａの論理状態に基づいてノード２における異なる電圧を発現させる）が達成され得るように、ノード１から絶縁されたノード２に対して非活性化されたままである。第４のフェーズ５５０は、ｔ４からｔ５の間の時間期間に対応し得る。
時間ｔ５では、第５のフェーズ５６０（たとえば、フェーズ５）が始まり得、ノード２における電荷がノード１と共有されることがある。時間ｔ５では、ＣＡＳＣＥｎ（たとえば、Ｔ７のゲートに印加される電圧）は、Ｔ７を活性化するためにｐＣＡＳＣＥｎまで増加するように構成されることがある。Ｔ７を活性化した結果として、Ｔ７は、ノード１とノード２を結合し得る。ノード１とノード２を結合すると、Ｖ＿Ｎｏｄｅ １（たとえば、ノード１における電圧または場合によってはノード１におけるキャパシタ上の電圧）が減少することがあるが、Ｖ＿Ｎｏｄｅ ２（たとえば、ノード２における電圧）は、ＶＤＤ１近くまで増加することがある。ノード１における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ １）は、ノード２における異なる電圧（たとえば、Ｖ＿Ｎｏｄｅ ２）に基づいて発現させることがあり、この電圧は、キャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された論理状態を示す。したがって、ノード１における２つの異なる電圧値（たとえば、Ｖ＿Ｎｏｄｅ １）は、第５のフェーズ５６０の終了時に発現させることがあり、ノード１におけるこの２つの異なる電圧値は、キャパシタ２０５−ａ上に記憶された論理状態に対応する。第５のフェーズ５６０は、ｔ５からｔ６の間の時間期間に対応し得る。
時間ｔ６では、第６のフェーズ５７０（たとえば、フェーズ６）が始まり得、感知コンポーネントは、ダウンコンバージョン回路４１０を使用してノード２における電荷をサンプリングすることがある。時間ｔ６では、ＩＳＯｂＦ（たとえば、Ｔ１のゲートに印加される電圧）は、ｐＰＣＡＳＣＥｎに減少するように構成されることがある。場合によっては、ｐＰＣＡＳＣＥｎは、０．６Ｖから１Ｖの間であることがある。上記で図４を参照して論じられたように、Ｔ１は、キャパシタ２０５−ａ上に記憶された論理状態に基づいてノード１をノード３（たとえば、感知コンポーネント１２５−ｂの信号ノード）と結合するために選択的に活性化することがある。言い換えれば、Ｔ１は、メモリセル１０５−ｂが「ハイ」論理状態（たとえば、論理状態「１」）を記憶するとき、活性化することがあり、Ｔ１は、メモリセル１０５−ｂが「ロー」論理状態（たとえば、論理状態「０」）を記憶するとき、非活性化されたままであることがある。さらに、Ｔ１が活性化されているとき、Ｔ２は、ノード１における電圧を、感知コンポーネント１２５−ｂが動作するのに適し得る第２の電圧（たとえば、ノード３における電圧）に制限する（たとえば、減少させる、ダウンコンバートする）ことがある。したがって、第６のフェーズ５７０の間に確立されるＶ＿Ｎｏｄｅ ３（たとえば、感知コンポーネント１２５−ｂの信号ノードと結合されたノード３における電圧）は、キャパシタ２０５−ａ（たとえば、メモリセル１０５−ｂ）上に記憶された特定の論理状態を示す減少された（たとえば、ダウンコンバートされた）電圧を表し得る。Ｖ＿Ｎｏｄｅ ３はＶＤＤ２に対応してよく、ＶＤＤ２は、キャパシタ２０５−ａ上に記憶された論理状態が「ハイ」論理状態（たとえば、論理状態「１」）に対応するときの感知コンポーネント１２５−ｂの動作電圧に等しいまたはこれより小さくてよい。場合によっては、ＶＤＤ２は、１Ｖから１．４Ｖの間であることがある。第６のフェーズ５７０は、ｔ６からｔ７の間の時間期間に対応し得る。
場合によっては、Ｔ１は、メモリセル１０５−ｂ上に記憶された論理状態（たとえば、「ロー」論理状態、論理状態「０」）がＴ１を完全には活性化しないとき、少量の電荷を移動させることがある。そのような少量の電荷の移動は、通常のプロセス変化（たとえば、Ｔ１の閾値電圧の変化、キャパシタ２０５−ａの容量値の変化、ディジット線１１５−ｂと関連づけられた変化寄生容量）から起こり得る。少量の電荷は、図５に示されるように、Ｖ＿Ｎｏｄｅ ３の小さな上昇をもたらすことがある。論理状態「０」に対応するＶ＿Ｎｏｄｅ ３の上昇は、ラッチング動作（たとえば、信号の差を検出および増幅すること）中は、メモリセルの論理状態を決定するにはわずかであることがある。
時間ｔ７では、第７のフェーズ５８０（たとえば、フェーズ７）が始まり得る。時間ｔ７では、ＩＳＯｂＦ（たとえば、Ｔ１のゲートに印加される電圧）は、Ｖ＿Ｎｏｄｅ ３（たとえば、ノード３の電圧）が安定化した後でＴ１を非活性化するためにＶＨＳＡに増加するように構成されることがある。第７のフェーズ５８０は、ｔ７からｔ８の間の時間期間に対応し得る。
時間ｔ８では、ノード３における電荷を基準信号と比較するために、ラッチング動作が始まり得る（たとえば、ラッチが始動され得る）。時間ｔ８では、ＡＲＮｓａ（たとえば、感知コンポーネント１２５−ｂに印加される電圧）は、ＶＤＤ２に上昇するように構成されることがある。場合によっては、ＡＲＮｓａは、メモリセル１０５−ｂ（たとえば、キャパシタ２０５−ａ）上に記憶される論理状態を決定する目的でＶ＿Ｎｏｄｅ ３と基準電圧（たとえば、ＶＳＡｒｅｆ信号の基準電圧）との間の電圧差を検出および増幅するために感知コンポーネント１２５−ｂの一部分を活性化することがある。たとえば、ラッチング動作である。場合によっては、ｔ７とｔ８との間の間隔が非常に短いことがある。
図６は、本開示の態様による、メモリセルを感知することをサポートするメモリデバイスのブロック図６００を示す。メモリアレイ１００−ａは、電子的メモリ装置と呼ばれることがあり、メモリ・コントローラ１４０−ａと、メモリセル１０５−ｃとを含み、メモリ・コントローラ１４０−ａおよびメモリセル１０５−ｃは、図１を参照して説明されるメモリ・コントローラ１４０およびメモリセル１０５の実施例であってよい。メモリ・コントローラ１４０−ａは、バイアス・コンポーネント６５０と、タイミング・コンポーネント６５５とを含んでよく、図１を参照して説明されるメモリアレイ１００−ａを動作させ得る。メモリ・コントローラ１４０−ａは、ワード線１１０−ｃ、ディジット線１１５−ｃ、プレート線２１０−ｂ、および感知コンポーネント１２５−ｃと電子通信し、ワード線１１０−ｃ、ディジット線１１５−ｃ、プレート線２１０−ｂ、および感知コンポーネント１２５−ｃは、図１〜図４を参照して説明される、ワード線１１０、ディジット線１１５、プレート線２１０、および感知コンポーネント１２５の実施例であってよい。メモリアレイ１００−ａは、基準コンポーネント６６０と、ラッチ６６５も含んでよい。メモリアレイ１００−ａのコンポーネントは、互いと電子通信することがあり、図１〜図５を参照して説明される機能を実行し得る。場合によっては、基準コンポーネント６６０、感知コンポーネント１２５−ｃ、およびラッチ６６５は、メモリ・コントローラ１４０−ａのコンポーネントであってよい。
メモリ・コントローラ１４０−ａは、ワード線１１０−ｃ、プレート線２１０−ｂ、またはディジット線１１５−ｃを、電圧をそれらのさまざまなノードに印加することによって活性化するように構成されることがある。たとえば、バイアス・コンポーネント６５０は、上記で説明されるように、メモリセル１０５−ｂを読み出すまたは書き込むようにメモリセル１０５−ｂを動作させるために電圧を印加するように構成されることがある。場合によっては、メモリ・コントローラ１４０−ａは、図１を参照して説明されるように、行デコーダ、列デコーダ、または両方を含んでよい。これによって、メモリ・コントローラ１４０−ａは、１つまたは複数のメモリセル１０５にアクセスすることが可能になり得る。バイアス・コンポーネント６５０は、感知コンポーネント１２５−ｃのための基準信号を生成するために、電位を基準コンポーネント６６０に提供することもある。加えて、バイアス・コンポーネント６５０は、感知コンポーネント１２５−ｃの動作のための電位を提供することがある。場合によっては、メモリ・コントローラ１４０−ａは、読み取り動作のさまざまなフェーズを制御することがある。場合によっては、メモリ・コントローラ１４０−ａは、読み取り動作中にディジット線１１５−ｃをプリチャージすることがある。場合によっては、メモリ・コントローラ１４０−ａは、ディジット線１１５−ｃをプリチャージした後でメモリセル１０５−ｃをディジット線１１５−ｃと結合するためにワード線１１０−ｃを活性化することがある。場合によっては、メモリ・コントローラ１４０−ａは、ワード線１１０−ｃを活性化したことに少なくとも一部は基づいて、読み取り動作中の電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセル１０５−ｃと感知コンポーネント１２５−ｃとの間で電荷を移動させることがある。場合によっては、メモリ・コントローラ１４０−ａは、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル１０５−ｃ上に記憶される論理状態を決定することがある。
場合によっては、メモリ・コントローラ１４０−ａは、その動作を、タイミング・コンポーネント６５５を使用して実行することがある。たとえば、タイミング・コンポーネント６５５は、本明細書において論じられる、読み取りおよび書き込みなどのメモリ機能を実行するために、スイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択、ディジット線選択、またはプレート線バイアスのタイミングを制御する。場合によっては、タイミング・コンポーネント６５５は、バイアス・コンポーネント６５０の動作を制御し得る。
場合によっては、メモリアレイ１００−ａは、基準コンポーネント６６０を含んでよい。基準コンポーネント６６０は、感知コンポーネント１２５−ｃのための基準信号を生成するためにさまざまなコンポーネントを含んでよい。基準コンポーネント６６０は、基準信号を生み出すように構成された回路を含むことがある。場合によっては、基準コンポーネント６６０は、他のメモリセル１０５を含むことがある。いくつかの実施例では、基準コンポーネント６６０は、図３を参照して説明されるように、２つの感知電圧の間の値をもつ電圧を出力するように構成されることがある。または、基準コンポーネント６６０は、仮想接地電圧（すなわち、約０Ｖ）を出力するように設計されることがある。
感知コンポーネント１２５−ｃは、メモリセル１０５−ｃからの（ディジット線１１５−ｃを通しての）信号を基準コンポーネント６６０からの基準信号と比較することがある。論理状態を決定すると、次いで、感知コンポーネントは、ラッチ６６５内の出力を記憶することがあり、それが、メモリアレイ１００−ａが一部である電子デバイスの動作に従って使用されることがある。場合によっては、感知コンポーネント１２５−ｂは、感知コンポーネント１２５−ｂと関連づけられた第２のノード（たとえば、図４を参照して説明されるノード３）における第２の電圧（たとえば、図５を参照して説明される時間ｔ８の後のＶ＿Ｎｏｄｅ ３）を確立することがあり、この第２の電圧は、メモリセル１０５−ｃ上に記憶された論理状態を示す。場合によっては、感知コンポーネント１２５−ｂは、メモリセル１０５−ｃが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成されることがある。
場合によっては、電子メモリデバイスと呼ばれることがあるメモリデバイスは、ディジット線およびワード線と結合されたメモリセルを含むメモリアレイと、このメモリアレイと結合されたコントローラとを含むことがある。場合によっては、コントローラは、読み取り動作中にディジット線をプリチャージし、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化し、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ、回路を通じて移動される電荷に少なくとも一部は基づいてメモリセル上に記憶される論理状態を決定するように構成されることがある。
図７は、本開示の態様による、メモリセルを感知することをサポートするメモリ・コントローラ７１５のブロック図７００を示す。メモリ・コントローラ７１５は、図１および図６を参照して説明されるメモリ・コントローラ１４０の態様の一実施例であってよい。メモリ・コントローラ７１５は、バイアス・コンポーネント７２０と、タイミング・コンポーネント７２５と、プリチャージ・コンポーネント７３０と、センシング・コンポーネント７３５と、ダウンコンバート・コンポーネント７４０とを含んでよい。これらのモジュールの各々は、互いと（たとえば、１つまたは複数のバスを介して）直接的または間接的に通信し得る。
バイアス・コンポーネント７２０は、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化することがある。場合によっては、バイアス・コンポーネント７２０は、ディジット線を第１のノードと結合したことに基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスすることがある。場合によっては、バイアス・コンポーネント７２０は、メモリセルがハイ論理状態を記憶するときに第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスしたことに基づいて感知コンポーネントを第１のノードと結合するために第１のスイッチング・コンポーネントを活性化することがある。場合によっては、バイアス・コンポーネント７２０は、第１のノードを第１の電圧にプリチャージしたことに基づいて、読み取り動作中に継続時間にわたって第１のノードからディジット線を絶縁することがあり、メモリセルをディジット線と結合するためにワード線を活性化することは、ディジット線を第１のノードから絶縁することに基づく。
場合によっては、バイアス・コンポーネント７２０は、ワード線を活性化したことに基づいて読み取り動作中に継続時間の後でディジット線を第１のノードと再結合することがあり、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと再結合することに基づく。場合によっては、バイアス・コンポーネント７２０は、ワード線を活性化したことに基づいて第１の電圧にプリチャージされた第１のノードとディジット線を結合することがあり、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと結合することに基づく。場合によっては、バイアス・コンポーネント７２０は、ディジット線を第１のノードと結合して、メモリセル上に記憶された論理状態を示す、第１のノードにおける電圧を確立してもよい。
プリチャージ・コンポーネント７３０は、読み取り動作中にディジット線をプリチャージし得る。場合によっては、プリチャージ・コンポーネント７３０は、ディジット線をプリチャージしたことに基づいて、第１のノードを第１の電圧にプリチャージすることがある。
センシング・コンポーネント７３５は、ワード線を活性化したことに基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることがある。場合によっては、センシング・コンポーネント７３５は、回路を通じて移動された電荷に基づいてメモリセル上に記憶される論理状態を決定することがある。場合によっては、センシング・コンポーネント７３５は、メモリセルがロー論理状態を記憶する際に、第１のスイッチング・コンポーネントのゲートが第２の電圧にバイアスされるとき、第１のスイッチング・コンポーネントを非活性化状態に維持することがある。場合によっては、センシング・コンポーネント７３５は、メモリセルと感知コンポーネントとの間で電荷を移動させたことに基づいて、感知コンポーネントを活性化することがある。場合によっては、センシング・コンポーネント７３５は、感知コンポーネントを活性化したことに基づいて、感知コンポーネントと関連づけられた第２のノードにおける第２の電圧を確立することがあり、この第２の電圧は、メモリセル上に記憶された論理状態を示す。
場合によっては、回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることは、メモリセルが、読み取り動作中にハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するために回路を活性化することをさらに含む。場合によっては、メモリセル上に記憶される論理状態を決定することは、回路を通じて移動された電荷と関連づけられた減少された電圧を感知コンポーネントの基準電圧と比較することをさらに含む。
ダウンコンバート・コンポーネント７４０は、回路の第２のスイッチング・コンポーネントによって、電荷と関連づけられた電圧を第３の電圧にダウンコンバートすることがあり、この第３の電圧は、第２のスイッチング・コンポーネントの閾値電圧に対応する量の分だけ、電荷と関連づけられた電圧よりも低い。場合によっては、ダウンコンバート・コンポーネント７４０は、感知コンポーネントをメモリセルと結合するために回路を活性化したことに基づいて、感知コンポーネントのための第１の電荷と関連づけられた電圧をダウンコンバートすることがある。
図８は、本開示の態様による、メモリセルを感知するための方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリアレイ１００またはそのコンポーネントによって実施されることがある。たとえば、方法８００の動作は、図１、図６、および図７を参照して説明されるメモリ・コントローラによって実行されることがある。いくつかの例では、メモリアレイ１００は、以下で説明される機能を実行するようにデバイスの機能要素を制御するためにコードのセットを実行することがある。加えて、または代替的に、メモリアレイ１００は、特殊目的ハードウェアを使用して、以下で説明される機能の態様を実行することがある。
８０５では、メモリアレイ１００が、読み取り動作中にディジット線をプリチャージし得る。ブロック８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６および図７を参照して説明されるプリチャージ・コンポーネントによって実行されることがある。
８１０では、メモリアレイ１００が、ディジット線をプリチャージした後でメモリセルをディジット線と結合するためにワード線を活性化し得る。ブロック８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６および図７を参照して説明されるバイアス・コンポーネントによって実行されることがある。
８１５では、メモリアレイ１００が、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられた電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ得る。ブロック８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図７を参照して説明されるセンシング・コンポーネントによって実行されることがある。
８２０では、メモリアレイ１００は、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル上に記憶される論理状態を決定することがある。ブロック８２０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８２０の動作の態様は、図７を参照して説明されるセンシング・コンポーネントによって実行されることがある。
方法８００を実行するための装置が説明される。この装置は、読み取り動作中にディジット線をプリチャージするための手段と、ディジット線をプリチャージした後にメモリセルをディジット線と結合するためにワード線を活性化するための手段と、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させるための手段と、回路を通じて移動された電荷に少なくとも一部は基づいてメモリセル上に記憶される論理状態を決定するための手段とを含んでよい。
方法８００を実行するための別の装置が説明される。この装置は、メモリセルと、このメモリセルと電子通信するメモリ・コントローラとを含んでよく、メモリセルは、読み取り動作中にディジット線をプリチャージし、ディジット線をプリチャージした後にメモリセルをディジット線と結合するためにワード線を活性化し、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させ、回路を通じて移動された電荷に少なくとも一部は基づいて、メモリセル上に記憶される論理状態を決定するように動作可能である。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線を第１のノードと結合したことに少なくとも一部は基づいて、回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、メモリセルがハイ論理状態を記憶するとき、第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスしたことに少なくとも一部は基づいて、感知コンポーネントを第１のノードと結合するために第１のスイッチング・コンポーネントを活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、回路の第２のスイッチング・コンポーネントによって、電荷と関連づけられた電圧を第３の電圧にダウンコンバートするためのプロセス、特徴、手段、または命令をさらに含んでよく、この第３の電圧は、第２のスイッチング・コンポーネントの閾値電圧に対応する量の分だけ、電荷と関連づけられた電圧よりも低い。
上記で説明された方法８００および装置のいくつかの実施例は、メモリセルがロー論理状態を記憶する際に、第１のスイッチング・コンポーネントのゲートが第２の電圧にバイアスされるとき、第１のスイッチング・コンポーネントを非活性化状態に維持するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例では、回路を通じてメモリセルと感知コンポーネントとの間で電荷を移動させることは、読み取り動作中にメモリセルが、ハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するために回路を活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、感知コンポーネントをメモリセルと結合するために回路を活性化したことに少なくとも一部は基づいて、感知コンポーネントのための第１の電荷と関連づけられた電圧をダウンコンバートするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例では、メモリセル上に記憶される論理状態を決定することは、回路を通じて移動された電荷と関連づけられた減少された電圧を感知コンポーネントの基準電圧と比較するためのプロセス、特徴、手段、または命令をさらに含んでよい。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線をプリチャージしたことに少なくとも一部は基づいて、第１のノードを第１の電圧にプリチャージするためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、第１のノードを第１の電圧にプリチャージしたことに少なくとも一部は基づいて、読み取り動作中に継続時間にわたってディジット線を第１のノードから絶縁するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルをディジット線と結合するためにワード線を活性化することは、ディジット線を第１のノードから絶縁することに少なくとも一部は基づくことがある。
上記で説明された方法８００および装置のいくつかの実施例は、ワード線を活性化したことに少なくとも一部は基づいて、読み取り動作中に継続時間の後でディジット線を第１のノードと再結合するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと再結合することに少なくとも一部は基づくことがある。上記で説明された方法８００および装置のいくつかの実施例は、ワード線を活性化したことに少なくとも一部は基づいて、第１の電圧にプリチャージされた可能性のある第１のノードとディジット線を結合するためのプロセス、特徴、手段、または命令をさらに含んでよく、メモリセルと感知コンポーネントとの間で電荷を移動させることは、ディジット線を第１のノードと結合することに少なくとも一部は基づくことがある。
上記で説明された方法８００および装置のいくつかの実施例は、ディジット線を第１のノードと結合することによって、メモリセル上に記憶された論理状態を示す、第１のノードにおける電圧を確立するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、メモリセルと感知コンポーネントとの間で電荷を移動させたことに少なくとも一部は基づいて、感知コンポーネントを活性化するためのプロセス、特徴、手段、または命令をさらに含んでよい。上記で説明された方法８００および装置のいくつかの実施例は、感知コンポーネントを活性化したことに少なくとも一部は基づいて、感知コンポーネントと関連づけられた第２のノードにおける第２の電圧を確立するためのプロセス、特徴、手段、または命令をさらに含んでよく、この第２の電圧は、メモリセル上に記憶された論理状態を示し得る。
上記で説明された方法は可能な実施例について説明するものであり、動作およびステップは、並べ替えられてもよいし、他の方法で修正されてもよく、他の実施例も可能であることが留意されるべきである。そのうえ、方法のうちの２つ以上からの特徴が組み合わされてよい。
デバイスが説明される。このデバイスは、論理状態を記憶するように構成されたメモリセルと、読み取り動作中にメモリセル上に記憶される論理状態を決定するように構成された感知コンポーネントと、第１のノードと結合された第１のスイッチング・コンポーネントと、この第１のスイッチング・コンポーネントおよび感知コンポーネントと結合された第２のスイッチング・コンポーネントとを備える回路とを含んでよく、この第２のスイッチング・コンポーネントのゲートは第１のノードと結合され、回路は、読み取り動作中にメモリセルと感知コンポーネントの間で移動される電荷の電圧を制限するように構成される。
いくつかの実施例では、第１のスイッチング・コンポーネントは、メモリセル上に記憶された論理状態に少なくとも一部は基づいて、読み取り動作中に感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第１のスイッチング・コンポーネントは、ハイ論理状態を示す第１の電荷をメモリセルが第１のノードに移動させた後で感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための電荷と関連づけられた電圧を減少させるように構成される。
いくつかの実施例では、第１のスイッチング・コンポーネントはＰＭＯＳ ＦＥＴを備え、第２のスイッチング・コンポーネントはＮＭＯＳ ＦＥＴを備え、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは直列構成で配列される。いくつかの実施例では、ＰＭＯＳ ＦＥＴは、メモリセル上に記憶された論理状態およびＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧がＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、メモリセルの電荷を感知コンポーネントに選択的に移動させるように構成される。
いくつかの実施例では、ＰＭＯＳ ＦＥＴは、ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が第１のノードに存在するときは活性化され、第４の電圧が第１のノードに存在するときは活性化されないように構成され、第１のノードにおける第３の電圧はメモリセルのハイ論理状態に対応し、第１のノードにおける第４の電圧はメモリセルのロー論理状態に対応する。いくつかの実施例では、ＮＭＯＳ ＦＥＴは、電荷と関連づけられた電圧を感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするためにソースフォロアとして構成され、この第２の電圧は、ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ電荷と関連づけられた電圧よりも低い。
いくつかの実施例では、回路は、感知コンポーネントおよび第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネントをさらに備え、この第３のスイッチング・コンポーネントは、感知コンポーネントと第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される。いくつかの実施例では、感知コンポーネントは、メモリセルが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される。いくつかの実施例では、回路は、メモリセルが、読み取り動作中にハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するように構成され、回路は、メモリセルが、読み取り動作中にロー論理状態を示す第２の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルから絶縁するように構成される。
デバイスが説明される。このデバイスは、論理状態を記憶するように構成されたメモリセルと、読み取り動作中にメモリセル上に記憶される論理状態を決定するように構成された感知コンポーネントと、第１のノードと結合された第１のスイッチング・コンポーネントと、この第１のスイッチング・コンポーネントおよび感知コンポーネントと結合された第２のスイッチング・コンポーネントとを含む回路であって、第２のスイッチング・コンポーネントのゲートは第１のノードと結合され、回路は、読み取り動作中にメモリセルと感知コンポーネントの間で移動される電荷の電圧を制限するように構成された、回路とを含むことがある。
いくつかの実施例では、第１のスイッチング・コンポーネントは、メモリセル上に記憶された論理状態に少なくとも一部は基づいて読み取り動作中に感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第１のスイッチング・コンポーネントは、メモリセルが、ハイ論理状態を示す第１の電荷を第１のノードに移動させた後で、感知コンポーネントを第１のノードと選択的に結合するように構成される。いくつかの実施例では、第２のスイッチング・コンポーネントは、読み取り動作中に感知コンポーネントのための電荷と関連づけられた電圧を減少させるように構成される。
いくつかの実施例では、第１のスイッチング・コンポーネントはＰＭＯＳ ＦＥＴを備え、第２のスイッチング・コンポーネントはＮＭＯＳ ＦＥＴを備え、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴは直列構成で配列される。いくつかの実施例では、ＰＭＯＳ ＦＥＴは、メモリセル上に記憶された論理状態およびＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧がＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、メモリセルの電荷を感知コンポーネントに選択的に移動させるように構成される。
いくつかの実施例では、ＰＭＯＳ ＦＥＴは、ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が第１のノードに存在するときは活性化され、第４の電圧が第１のノードに存在するときは活性化されないように構成され、第１のノードにおける第３の電圧はメモリセルのハイ論理状態に対応し、第１のノードにおける第４の電圧はメモリセルのロー論理状態に対応する。いくつかの実施例では、ＮＭＯＳ ＦＥＴは、電荷と関連づけられた電圧を、感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするために、ソースフォロアとして構成され、第２の電圧は、ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ、電荷と関連づけられた電圧よりも低い。
いくつかの実施例では、回路は、感知コンポーネントおよび第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネントをさらに備え、この第３のスイッチング・コンポーネントは、感知コンポーネントと第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される。いくつかの実施例では、感知コンポーネントは、メモリセルが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される。いくつかの実施例では、回路は、読み取り動作中にメモリセルが、ハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルと結合するように構成され、回路は、読み取り動作中にメモリセルが、ロー論理状態を示す第２の電荷を第１のノードに移動させるとき、感知コンポーネントをメモリセルから絶縁するように構成される。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。いくつかの図面は、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、バスはさまざまなビット幅を有することがあることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に保たれるが接地と直接的に接続されていない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻ることがある。仮想接地は、演算増幅器および抵抗器からなる電圧分割器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地すること」または「仮想的に接地される」は、約０Ｖに接続されることを意味する。
「電子通信」および「結合される」という用語は、コンポーネント間の電子流をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含んでもよいし、中間コンポーネントを含んでもよい。互いと電子通信するまたは互いに結合されたコンポーネントは、電子もしくは信号を（たとえば、通電された回路内で）能動的に交換することがあり、または、電子もしくは信号を（たとえば、遮断された回路内で）能動的に交換しないことがあるが、回路が通電されると電子もしく信号を交換するように構成され、そのように動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、電子通信をし、または、スイッチの状態（すなわち、開いているまたは閉じられている）にかかわらず結合されることがある。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するとなるように十分に近いことを意味する。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、場合によっては、メモリセルまたはメモリアレイの他のコンポーネントへの電気接点として用いられることがある。電極は、メモリアレイ１００の要素またはコンポーネント間の導電性経路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
「絶縁された」という用語は、電子がそれらの間を流れることが現在不可能であるコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、互いから絶縁される。たとえば、スイッチによって物理的に接続された２つのコンポーネントは、スイッチが開いているとき、互いから絶縁されることがある。
本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントの活性化を介してコンポーネント間に導電性経路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（または線）間の電荷の流れを可能にする動的な動作であることがある。
メモリアレイ１００を含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板上に形成されてよい。場合によっては、基板は、半導体ウェハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板の副領域の導電性は、限定するものではないが、リン、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、基板の初期形成または成長中に、イオン注入によって、または他の任意のドーピング手段によって、実行されてよい。
本明細書において論じられる１つまたは複数のトランジスタは、ＦＥＴを表し、ソースとドレインとゲートとを含む３つの端子デバイスを備えることがある。端子は、導電材料、たとえば金属を通して、他の電子要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングされた、たとえば縮退した、半導体領域を備えることがある。ソースとドレインは、軽度にドーピングされた半導体領域またはチャネルによって分離されることがある。チャネルがｎ型（すなわち、多数キャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型（すなわち、多数キャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁性ゲート酸化物によってキャップされることがある。チャネル導電性は、ゲートに電圧を印加することによって制御されることがある。たとえば、ｎ型ＦＥＴまたはｐ型ＦＥＴに正の電圧または負の電圧をそれぞれ印加すると、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタの閾値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」であるまたは「活性化される」ことがある。トランジスタは、トランジスタの閾値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」であるまたは「非活性化される」ことがある。
本明細書において、添付の図面に関連して記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内にあるすべての例を表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「実施例、事例、または例示として役立つ」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、よく知られている構造およびデバイスは、説明される例の概念を不明瞭にすることを避けるためにブロック図形式で示される。
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、ダッシュおよび類似のコンポーネントを区別する第２のラベルによって参照ラベルを追跡することによって、区別され得る。ただ第１の参照ラベルが本明細書において使用される場合、説明は、第２の参照ラベルには関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのいずれか１つに適用可能である。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェアコンポーネント、または本明細書において説明される機能を実行するように設計されたそれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（たとえば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実施されてもよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施されてよい。プロセッサによって実行されるソフトウェアにおいて実施される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲内である。たとえば、ソフトウェアの性質により、上記で説明された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、機能の部分が異なる物理的な場所において実施されるように分散されることを含めて、さまざまな位置に物理的に設置されてよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前に置かれる項目のリスト）内で使用される「または」は包括的なリストを示し、したがって、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストは、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及として解釈されるべきでない。たとえば、「Ａ条件に基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づいてよい。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるべきである。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む、非一時的なコンピュータ記憶媒体と通信媒体の両方を含む。非一時的な記憶媒体は、汎用コンピュータまたは特殊目的コンピュータによってアクセス可能である任意の利用可能な媒体であってよい。限定ではなく、例として、非一時的なコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコード手段を搬送もしくは記憶するために使用可能であり、汎用コンピュータもしくは特殊目的コンピュータ、または汎用プロセッサもしくは特殊目的プロセッサによってアクセス可能である他の任意の非一時的な媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と呼ばれるのが適切である。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用されるとき、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびＢｌｕ−ｒａｙディスクを含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザを用いて光学的にデータを再生する。上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれる。
本明細書における説明は、当業者が開示を作製または使用することを可能にするために提供される。本開示のさまざまな修正形態は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される例および設計に限定されず、本明細書で開示される原理および新規な特徴に合致する最も幅広い範囲が与えられるべきである。

Claims (25)

  1. 論理状態を記憶するように構成されたメモリセルと、
    読み取り動作中に前記メモリセル上に記憶される前記論理状態を決定するように構成された感知コンポーネントと、
    第１のノードと結合された第１のスイッチング・コンポーネントと前記第１のスイッチング・コンポーネントおよび前記感知コンポーネントと結合された第２のスイッチング・コンポーネントとを備える回路とを備え、前記第２のスイッチング・コンポーネントのゲートが前記第１のノードと結合され、前記回路が、前記読み取り動作中に前記メモリセルと前記感知コンポーネントとの間で移動される電荷の電圧を制限するように構成される、デバイス。
  2. 前記第１のスイッチング・コンポーネントが、前記メモリセル上に記憶された前記論理状態に少なくとも一部は基づいて前記読み取り動作中に前記感知コンポーネントを前記第１のノードと選択的に結合するように構成される、請求項１に記載のデバイス。
  3. 前記第１のスイッチング・コンポーネントが、前記メモリセルが、ハイ論理状態を示す第１の電荷を前記第１のノードに移動させた後で、前記感知コンポーネントを前記第１のノードと選択的に結合するように構成される、請求項２に記載のデバイス。
  4. 前記第２のスイッチング・コンポーネントが、前記読み取り動作中に前記感知コンポーネントのための電荷と関連づけられた前記電圧を減少させるように構成される、請求項１に記載のデバイス。
  5. 前記第１のスイッチング・コンポーネントがｐ型金属酸化物半導体（ＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備え、前記第２のスイッチング・コンポーネントがｎ型金属酸化物半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）を備え、
    前記ＰＭＯＳ ＦＥＴと前記ＮＭＯＳ ＦＥＴが直列構成で配列される、
    請求項１に記載のデバイス。
  6. 前記ＰＭＯＳ ＦＥＴが、前記メモリセル上に記憶された前記論理状態および前記ＰＭＯＳ ＦＥＴの閾値電圧に少なくとも一部は基づいて、第２の電圧が前記ＰＭＯＳ ＦＥＴのゲートに印加されたことに応答して、前記メモリセルの前記電荷を前記感知コンポーネントに選択的に移動させるように構成される、請求項５に記載のデバイス。
  7. 前記ＰＭＯＳ ＦＥＴが、前記ＰＭＯＳ ＦＥＴのゲートに印加された第２の電圧に少なくとも一部は基づいて、第３の電圧が前記第１のノードに存在するときは活性化され、第４の電圧が前記第１のノードに存在するときは活性化されないように構成され、
    前記第１のノードにおける前記第３の電圧が前記メモリセルのハイ論理状態に対応し、前記第１のノードにおける前記第４の電圧が前記メモリセルのロー論理状態に対応する、
    請求項５に記載のデバイス。
  8. 前記ＮＭＯＳ ＦＥＴが、前記電荷と関連づけられた前記電圧を、前記感知コンポーネントの動作電圧の範囲内である第２の電圧にダウンコンバートするために、ソースフォロアとして構成され、
    前記第２の電圧が、前記ＮＭＯＳ ＦＥＴの閾値電圧に対応する量の分だけ、前記電荷と関連づけられた前記電圧よりも低い、
    請求項５に記載のデバイス。
  9. 前記回路が、前記感知コンポーネントおよび前記第２のスイッチング・コンポーネントと結合された第３のスイッチング・コンポーネントをさらに備え、前記第３のスイッチング・コンポーネントが、前記感知コンポーネントと前記第２のスイッチング・コンポーネントとの間の結合ノイズを低下させるように構成される、請求項１に記載のデバイス。
  10. 前記感知コンポーネントが、前記メモリセルが動作するように構成された第２の電圧よりも低い第１の電圧で動作するように構成される、請求項１に記載のデバイス。
  11. 前記回路が、前記読み取り動作中に前記メモリセルが、ハイ論理状態を示す第１の電荷を前記第１のノードに移動させるとき、前記感知コンポーネントを前記メモリセルと結合するように構成され、
    前記回路が、前記読み取り動作中に前記メモリセルが、ロー論理状態を示す第２の電荷を前記第１のノードに移動させるとき、前記感知コンポーネントを前記メモリセルから絶縁するように構成される、
    請求項１に記載のデバイス。
  12. 読み取り動作中にディジット線をプリチャージすることと、
    前記ディジット線をプリチャージした後にメモリセルを前記ディジット線と結合するためにワード線を活性化することと、
    前記ワード線を活性化したことに少なくとも一部は基づいて、前記読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じて前記メモリセルと感知コンポーネントとの間で前記電荷を移動させることと、
    前記回路を通じて移動された前記電荷に少なくとも一部は基づいて前記メモリセル上に記憶される論理状態を決定することと
    を含む方法。
  13. 前記ディジット線を第１のノードと結合したことに少なくとも一部は基づいて、前記回路の第１のスイッチング・コンポーネントのゲートを第２の電圧にバイアスすることをさらに含む、請求項１２に記載の方法。
  14. 前記メモリセルがハイ論理状態を記憶するとき、前記第１のスイッチング・コンポーネントの前記ゲートを前記第２の電圧にバイアスしたことに少なくとも一部は基づいて、前記感知コンポーネントを前記第１のノードと結合するために前記第１のスイッチング・コンポーネントを活性化することをさらに含む、請求項１３に記載の方法。
  15. 前記回路の第２のスイッチング・コンポーネントによって、前記電荷と関連づけられた前記電圧を第３の電圧にダウンコンバートすることをさらに含み、前記第３の電圧が、前記第２のスイッチング・コンポーネントの閾値電圧に対応する量の分だけ、前記電荷と関連づけられた前記電圧よりも低い、請求項１４に記載の方法。
  16. 前記メモリセルがロー論理状態を記憶する際に、前記第１のスイッチング・コンポーネントの前記ゲートが前記第２の電圧にバイアスされるとき、前記第１のスイッチング・コンポーネントを非活性化状態に維持することをさらに含む、請求項１３に記載の方法。
  17. 前記回路を通じて前記メモリセルと前記感知コンポーネントとの間で前記電荷を移動させることが、
    前記読み取り動作中に前記メモリセルが、ハイ論理状態を示す第１の電荷を第１のノードに移動させるとき、前記感知コンポーネントを前記メモリセルと結合するために前記回路を活性化すること
    をさらに含む、請求項１２に記載の方法。
  18. 前記感知コンポーネントを前記メモリセルと結合するために前記回路を活性化したことに少なくとも一部は基づいて、前記感知コンポーネントのための前記第１の電荷と関連づけられた電圧をダウンコンバートすることをさらに含む、請求項１７に記載の方法。
  19. 前記メモリセル上に記憶される前記論理状態を決定することが、
    前記回路を通じて移動された前記電荷と関連づけられた減少された電圧を前記感知コンポーネントの基準電圧と比較すること
    をさらに含む、請求項１２に記載の方法。
  20. 前記ディジット線をプリチャージしたことに少なくとも一部は基づいて、第１のノードを第１の電圧にプリチャージすることと、
    前記第１のノードを前記第１の電圧にプリチャージしたことに少なくとも一部は基づいて、前記読み取り動作中に継続時間にわたって前記ディジット線を前記第１のノードから絶縁することとをさらに含み、前記メモリセルを前記ディジット線と結合するために前記ワード線を活性化することが、前記ディジット線を前記第１のノードから絶縁することに少なくとも一部は基づく、請求項１２に記載の方法。
  21. 前記ワード線を活性化したことに少なくとも一部は基づいて、前記読み取り動作中に前記継続時間の後で前記ディジット線を前記第１のノードと再結合することをさらに含み、前記メモリセルと前記感知コンポーネントとの間で前記電荷を移動させることが、前記ディジット線を前記第１のノードと再結合することに少なくとも一部は基づく、請求項２０に記載の方法。
  22. 前記ワード線を活性化したことに少なくとも一部は基づいて、第１の電圧にプリチャージされている第１のノードと前記ディジット線を結合することをさらに含み、前記メモリセルと前記感知コンポーネントとの間で前記電荷を移動させることが、前記ディジット線を前記第１のノードと結合することに少なくとも一部は基づく、請求項１２に記載の方法。
  23. 前記ディジット線を前記第１のノードと結合することが、前記メモリセル上に記憶された前記論理状態を示す、前記第１のノードにおける前記電圧を確立する、請求項２２に記載の方法。
  24. 前記メモリセルと前記感知コンポーネントとの間で前記電荷を移動させたことに少なくとも一部は基づいて、前記感知コンポーネントを活性化することと、
    前記感知コンポーネントを活性化したことに少なくとも一部は基づいて、前記感知コンポーネントと関連づけられた第２のノードにおける第２の電圧を確立することとをさらに含み、前記第２の電圧が、前記メモリセル上に記憶された前記論理状態を示す、請求項１２に記載の方法。
  25. ディジット線およびワード線と結合されたメモリセルを備えるメモリアレイと、
    前記メモリアレイと結合されたコントローラとを備え、前記コントローラが
    読み取り動作中に前記ディジット線をプリチャージし、
    前記ディジット線をプリチャージした後に前記メモリセルを前記ディジット線と結合するために前記ワード線を活性化し、
    前記ワード線を活性化したことに少なくとも一部は基づいて、前記読み取り動作中に電荷と関連づけられる電圧を減少させるように構成された回路を通じて前記メモリセルと感知コンポーネントとの間で前記電荷を移動させ、
    前記回路を通じて移動された前記電荷に少なくとも一部は基づいて前記メモリセル上に記憶される論理状態を決定するように動作可能である、
    メモリデバイス。
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