CN112041926A - 感测存储器单元 - Google Patents

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Abstract

本发明描述用于感测存储器单元的装置及方法。所述存储器单元可包含铁电存储器单元。在读取操作期间，第一切换组件可基于存储于所述存储器单元上的逻辑状态来选择性耦合感测组件与所述存储器单元以在所述存储器单元与所述感测组件之间转移电荷。可与所述第一切换组件耦合的第二切换组件可将与所述电荷相关联的电压降频转换到所述感测组件的操作电压内的另一电压。在一些情况中，所述感测组件可以比所述存储器单元操作的电压低的电压操作以减少功率消耗。

Description

感测存储器单元
交叉参考
本专利申请案主张维欧(Vo)等人于2018年4月25日申请的标题为“感测存储器单元(SENSING A MEMORY CELL)”的第15/962,938号美国专利申请案的优先权，所述申请案让与本发明的受让人且其全文以引用的方式明确并入本文中。
背景技术
以下内容大体上涉及操作存储器阵列，且更具体来说，涉及感测存储器单元。
存储器装置广泛用于将信息存储于各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)中。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有通常由逻辑“1”或逻辑“0”表示的两个状态。在其它系统中，可存储两个以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM (MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)即使在不存在外部电源的情况下也可维持其存储的逻辑状态达延长时间段。易失性存储器装置(例如，DRAM)可随时间丢失其经存储状态，除非其通过外部电源周期性地刷新。FeRAM可使用类似于易失性存储器的装置架构但可归因于使用铁电电容器作为存储器装置而具有非易失性性质。FeRAM装置可因此相较于其它非易失性及易失性存储器装置而具有改进的性能。
改进存储器装置通常可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保持、降低功率消耗或降低制造成本等。还期望提高存储器装置的感测组件的效率(例如减少功率消耗、扩大感测边限)。
附图说明
图1说明根据本发明的方面的支持感测存储器单元的存储器阵列的实例。
图2说明根据本发明的方面的支持用于感测存储器单元的技术的电路的实例。
图3说明根据本发明的方面的支持感测存储器单元的磁滞曲线的实例。
图4说明根据本发明的方面的支持感测存储器单元的电路的实例。
图5说明根据本发明的方面的支持感测存储器单元的时序图的实例。
图6到7展示根据本发明的方面的支持感测存储器单元的装置的框图。
图8说明根据本发明的方面的用于感测存储器单元的方法。
具体实施方式
在一些存储器装置中，可确定存储器单元的操作电压以利用存储器单元中所使用的材料(例如铁电材料)的电性质来存储信息。在一些情况中，存储器单元的操作电压可大于外围电路系统(例如感测组件)可操作的另一电压。当外围电路系统经设计以支持适合于存储器单元的较大操作电压时，外围电路系统可具有较大功率消耗、较差感测特性或其它不够理想方面。
本文描述电路(例如降频转换电路)及用于在存取操作(例如读取操作)期间使用所述电路来感测存储器单元的方法。电路(例如降频转换电路)可经配置以减小感测组件在读取操作期间遇到的电压或电荷。例如，当使用降频转换电路时，感测组件可经配置成以比其中未使用降频转换电路的感测组件低的功率操作。降频转换电路可基于存储于存储器单元上的逻辑状态来选择性耦合存储器单元与感测组件。另外，降频转换电路可将指示存储于存储器单元上的逻辑状态的电压限制(例如减小、降频转换)到较适合于感测组件的第二电压。降频转换电路可扩大读取操作期间的感测组件的感测窗且可促进感测组件以节能读取操作所期望的操作电压操作。
在一些情况中，降频转换电路可定位于存储器单元与感测组件之间。电路可包含可布置成串联配置的T1(例如第一切换组件)及T2(例如第二切换组件)。在一些实例中， T1可为p型金属氧化物半导体(PMOS)场效应晶体管(FET)且T2可为n型金属氧化物半导体(NMOS)场效应晶体管(FET)。此外，T1可与节点(例如第一节点)耦合，且T2可与 T1及感测组件耦合，其中T2的栅极可电连接到节点。在读取操作期间，存储器单元可与节点耦合，且可基于存储于存储器单元上的逻辑状态来建立节点处的不同电压。
降频转换电路的T1可经配置以在由于耦合节点与存储器单元而在节点处出现第一电压时接通(例如激活)。在一些情况中，第一电压可对应于存储于存储器单元上的“高”逻辑状态(例如逻辑状态“1”)。当由于耦合节点与存储器单元而在节点处出现不同于第一电压的第二电压时，T1可保持不激活。在一些情况中，第二电压可对应于存储于存储器单元上的“低”逻辑状态(例如逻辑状态“0”)。基于上述电路配置，可使用T1的阈值电压及施加到T1的栅极的电压来完成读取操作期间的T1的此操作。因而，T1可在读取操作期间基于指示存在于T1的节点处的存储器单元105-b的逻辑状态的电荷来将存储器单元的电荷选择性转移到感测组件。
另外，降频转换电路的T2可配置成源极跟随器配置，使得当节点处的第一电压(例如施加到T2的栅极的电压)大于T2的阈值电压时，T2可接通(例如激活)以使第一电压通过节点。因此，T2可通过T2的阈值电压来限制(例如减小、降频转换)节点处的第一电压，且使减小电压通过感测组件。因而，可通过选择T2的阈值电压来将节点处的第一电压减小到感测组件的操作电压内的电压。
T1可基于存储于存储器单元上的逻辑状态来选择性激活以耦合存储器单元(例如通过节点)与感测组件，例如，T1可在存储器单元存储“高”逻辑状态(例如逻辑状态“1”) 时激活，而在存储器单元存储“低”逻辑状态(例如逻辑状态“0”)时保持不激活。节点处的电压可指示读取操作期间的存储器单元的逻辑状态。另外，当激活T1时，T2可将节点处的电压限制(例如减小、降频转换)到可适合于感测组件操作的减小电压。如上文所描述，降频转换电路的操作可归因于感测组件的较低操作电压及扩大感测边限而提供更节能及可靠感测操作。
下文将在图1到3的上下文中进一步描述上文所引入的本发明的特征。接着，针对图4到5来描述具体实例。参考与感测存储器单元相关的设备图、系统图及流程图来进一步说明及描述本发明的这些及其它特征。
图1说明根据本发明的方面的支持感测存储器单元的存储器阵列100的实例。图1是存储器阵列100的各种组件及特征的说明性示意图。因而，应了解，图中展示说明功能相互关系而非其在存储器阵列100内的实际物理位置的存储器阵列100的组件及特征。存储器阵列100还可称为电子存储器设备或装置。存储器阵列100包含可编程以存储不同状态的存储器单元105。在一些情况中，每一存储器单元105可为铁电存储器单元，其可包含具有铁电材料作为绝缘材料的电容器。在一些情况中，电容器可称为铁电容器。每一存储器单元105可编程以存储表示为逻辑0及逻辑1的两个状态。每一存储器单元 105可彼此上下堆叠以导致双层存储器单元145。因此，图1中的实例可为描绘双层存储器阵列的实例。
在一些情况中，存储器单元105经配置以存储两个以上逻辑状态。存储器单元105可将表示可编程状态的电荷存储于电容器中；例如，带电及不带电电容器可分别表示两个逻辑状态。电荷可表示存在于组件或导体中或组件或导体上的电荷量。在一些情况中，电荷可对应于存储于存储器单元105的电容器中的逻辑状态。在一些情况中，电荷可对应于某一其它值及/或分量。如本文中所使用，电荷不受限于由单一质子或电子携带的特定值。DRAM架构通常可使用此设计，且所采用的电容器可包含具有顺电或线性极化性质的电介质材料作为绝缘体。相比来说，铁电存储器单元可包含具有铁电材料作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文将论述铁电存储器单元105的一些细节及优点。
可通过激活或选择字线110及数字线115来对存储器单元105执行例如读取及写入的操作，其可称为存取操作。字线110还可称为行线、感测线及存取线。数字线115还可称为位线、列线、存取线。字线及数字线或其类似物的指涉物可在不失理解或操作的情况下互换。字线110及数字线115可彼此垂直(或近乎垂直)以产生阵列。取决于存储器单元的类型(例如FeRAM、RRAM)，可存在例如(例如)板线的其它存取线。应了解，可基于存储器单元的类型及/或用于存储器装置中的特定存取线来更改存储器装置的准确操作。
激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由导电材料(例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或其类似者)制成。
存储器阵列100可为二维(2D)存储器阵列或三维(3D)存储器阵列。3D存储器阵列可包含彼此上下叠置的2D存储器阵列。与2D阵列相比，这可增加可放置或产生于单一裸片或衬底上的存储器单元的数目，其又可降低生产成本或提高存储器阵列的性能或两者。存储器阵列100可包含任何数目个层级。每一层级可经对准或定位使得存储器单元 105可跨每一层级彼此大致对准。存储器单元105的每一行可连接到单一字线110，且存储器单元105的每一列连接到单一数字线115。可通过激活字线110及数字线115(例如将电压施加到字线110或数字线115)来存取其相交处的单一存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110及数字线115的相交点可称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如电容器)可通过选择器装置来与数字线电隔离。字线110可连接到且可控制选择器装置。例如，选择器装置可为晶体管(例如薄膜晶体管(TFT))且字线110可连接到晶体管的栅极。激活字线110导致存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。另外，如下文图2中将描述，铁电存储器单元的存取操作需要经由板线来额外连接到铁电存储器单元的节点(即，单元板节点)。在一些情况中，可在读取操作期间对数字线115预充电。随后，可在对数字线115预充电之后激活字线110以耦合存储器单元105与数字线115。在一些情况中，可基于激活字线110来使电荷通过电路转移于存储器单元105与感测组件(例如感测组件125)之间，所述电路经配置以减小与读取操作期间的电荷相关联的电压。在一些情况中，可基于通过电路转移的电荷来确定存储于存储器单元105上的逻辑状态。
可通过行解码器120及类解码器130来控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址来激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。例如，存储器阵列100可包含标记为WL_1到WL_M的多个字线110及标记为DL_1到DL_N的多个数字线115，其中M及N取决于阵列大小。因此，可通过激活字线110及数字线 115(例如WL_2及DL_3)来存取其相交处的存储器单元105。另外，铁电存储器单元的存取操作需要激活与板线解码器相关联的存储器单元105的对应板线。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的存储状态。例如，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。使铁电电容器放电可由偏压或施加电压到铁电电容器所致。放电可引起数字线115的电压的变化，感测组件125可比较所述电压变化与参考电压以确定存储器单元105的存储状态。例如，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储于存储器单元105中的状态是逻辑1，且反之亦然。感测组件 125可包含各种晶体管或放大器以检测及放大信号差，其可称为锁存。接着，可通过列解码器130来输出存储器单元105的检测逻辑状态作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。
在一些情况中，电路可定位于存储器单元105与感测组件125之间。电路可经配置以在读取操作期间选择性耦合感测组件125与存储器单元105且在读取操作期间选择性降频转换从存储器单元105接收的信号。电路的第一切换组件可选择性耦合感测组件125 与存储器单元105以针对存储于存储器单元105上的特定逻辑状态基于存储于存储器单元105上的逻辑状态来使电荷转移感测组件125与存储器单元105之间。另外，电路的第二切换组件可针对存储于存储器单元105上的特定逻辑状态来减小与读取操作期间的感测组件125的电荷相关联的电压。
可通过类似地激活相关字线110及数字线115来设置或写入存储器单元105，即，可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受写入到存储器单元105的数据，例如输入/输出135。可通过跨铁电电容器施加电压来写入铁电存储器单元105。下文将更详细论述此过程。
在一些存储器架构中，存取存储器单元105会降级或破坏所存储的逻辑状态且可执行重写或刷新操作以使存储器单元105恢复原始逻辑状态。例如，在DRAM中，可在感测操作期间使电容器部分或完全放电损坏所存储的逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，激活单一字线110可导致行中所有存储器单元放电；因此，需要重写行中的若干或所有存储器单元105。
在包含DRAM的一些存储器架构中，存储器单元会随时间损失其存储状态，除非其由外部电源周期性刷新。例如，带充电容器可通过漏电流来随时间放电以导致存储信息损失。这些所谓易失性存储器装置的刷新率可相对较高(例如DRAM阵列每秒数十次刷新操作)，其可导致大量功率消耗。随着存储器阵列不断增大，增加功率消耗会抑制存储器阵列的部署或操作(例如电源供应、发热、材料限制)，依赖有限电源(例如电池)的移动装置尤其如此。如下文将论述，铁电存储器单元105可具有可导致相对于其它存储器架构的提高性能的有益性质。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125) 来控制存储器单元105的操作(例如读取、写入、重写、刷新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以激活所要字线110及数字线115。存储器控制器140还可产生及控制存储器阵列100的操作期间所使用的各种电压或电流。例如，其可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。
在一些情况中，存储器控制器140可控制读取操作的各个阶段。在一些情况中，存储器控制器140可控制与对选定数字线115预充电且在对数字线115预充电之后激活字线110以耦合存储器单元105与数字线115相关联的时序。在一些情况中，存储器控制器140可通过电路(例如降频转换电路)来控制在存储器单元105与感测组件(例如感测组件125)之间转移电荷，所述电路经配置以减小与读取操作期间转移的电荷相关联的电压。在一些情况中，存储器控制器140可基于将数字线耦合到第一节点来将电路的第一切换组件的栅极偏压到第二电压。在一些情况中，存储器控制器140可基于通过电路转移的电荷来确定存储于存储器单元上的逻辑状态。
一般来说，本文中所论述的施加电压或电流的振幅、形状或持续时间可经调整或变化且因操作存储器阵列100时所论述的各种操作而不同。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如，可在存取(或写入或编程)操作期间同时存取存储器阵列100的多个或所有单元，其中将所有存储器单元105或存储器单元105 的群组设置或复位为单一逻辑状态。应了解，可基于存储器单元的类型及/或存储器装置中所使用的特定存取线来更改存储器装置的准确操作。在其中可存在其它存取线(例如板线)的一些实例中，需要激活与字线及数字线合作的对应板线以存取存储器阵列的特定存储器单元105。应了解，存储器装置的准确操作可基于存储器单元的类型及/或存储器装置中所使用的特定存取线来变化。
图2说明根据本发明的方面的支持感测存储器单元的电路200的图式。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其可分别为存储器单元105、字线110、数字线115及感测组件125的实例，如参考图1所描述。存储器单元105-a可包含逻辑存储组件，例如具有第一板(单元板230)及第二板(单元底板215)的电容器205。单元板230及单元底板215可通过定位于其之间的铁电材料来电容性耦合。可翻转单元板230及单元底板215的定向且不改变存储器单元105-a的操作。电路200 还包含选择器装置220及参考线225。可经由板线210来存取单元板230且可经由数字线115-a来存取单元底板215。如上文所描述，可通过对电容器205充电或放电来存储各种状态。
可通过操作电路200中所表示的各种元件来读取或感测电容器205的存储状态。电容器205可与数字线115-a电子通信。例如，当不激活选择器装置220时，电容器205 可与数字线115-a隔离，且当激活选择器装置220时，电容器205可连接到数字线115-a。激活选择器装置220可称为选择存储器单元105-a。在一些情况中，选择器装置220是晶体管(例如薄膜晶体管(TFT))且其操作通过施加电压到晶体管栅极来控制，其中电压量值大于晶体管的阈值电压量值。字线110-a可激活选择器装置220；例如，将施加到字线110-a的电压施加到晶体管栅极以连接电容器205与数字线115-a。
在一些情况中，可在读取操作期间对数字线115-a预充电。随后，可加偏压于字线110-a以耦合存储器单元105-a与预充电数字线115-a。耦合存储器单元105-a与预充电数字线115-a可使电荷转移于存储器单元105-a与第一节点(例如节点A)之间，所述第一节点与预充电数字线115-a耦合。在一些情况中，经配置以限制电荷的电压的电路(例如降频转换电路)可定位于第一节点与感测组件125-a之间。在一些情况中，电路包含与第一节点耦合的第一切换组件及与第一切换组件及感测组件125-a耦合的第二切换组件，其中第二切换组件的栅极电连接到第一节点。在一些情况中，电路的第一切换组件经配置以基于存储器单元将指示高逻辑状态的第一电荷转移到第一节点来选择性耦合感测组件125-a与第一节点。在一些情况中，电路的第二切换组件经配置以减小与读取操作期间的感测组件的第一电荷相关联的电压。
在其它实例中，可交换选择器装置220及电容器205的位置，使得选择器装置220连接于板线210与单元板230之间且使得电容器205位于数字线115-a与选择器装置220 的另一端子之间。在此实例中，选择器装置220可通过电容器205来与数字线115-a保持电子通信。此配置可与读取及写入操作的交替时序及偏压相关联。
归因于电容器205的板之间的铁电材料，且如下文将更详细论述，电容器205可不在连接到数字线115-a之后放电。在一个方案中，为感测由铁电电容器205存储的逻辑状态，可加偏压于字线110-a以选择存储器单元105-a且可将电压施加到板线210。在一些情况中，在加偏压于板线210及字线110-a之前，数字线115-a虚拟接地且接着与虚拟接地隔离，其可称为“浮动”。加偏压于板线210可导致跨电容器205的电压差(例如板线210电压-数字线115-a电压)。电压差可导致存储于电容器205上的电荷的变化，其中存储电荷的变化的量值可取决于电容器205的初始状态，例如，初始状态存储逻辑 1或逻辑0。这可引起基于存储于电容器205上的电荷的数字线115-a的电压的变化。通过变化单元板230的电压来操作存储器单元105-a可称为“移动单元板”。
数字线115-a的电压变化可取决于其本质电容。即，随着电荷流动通过数字线115-a，一些有限电荷可存储于数字线115-a中且所得电压可取决于本质电容。本质电容可取决于数字线115-a的物理特性(其包含尺寸)。数字线115-a可连接许多存储器单元105，因此，数字线115-a可具有导致不可忽略电容(例如皮法(pF)数量级)的长度。接着，可由感测组件125-a比较数字线115-a的所得电压与参考(例如参考线225的电压)以确定存储于存储器单元105-a中的逻辑状态。可使用其它感测过程。
感测组件125-a可包含各种晶体管或放大器以检测及放大信号差，其可称为锁存。感测组件125-a可包含接收及比较数字线115-a的电压及参考线225的电压(其可为参考电压)的感测放大器。可基于比较来将感测放大器输出驱动到较高(例如正)或较低(例如负或接地)供应电压。例如，如果数字线115-a具有高于参考线225的电压，那么可将感测放大器输出驱动到正供应电压。在一些情况中，感测放大器还可将数字线115-a驱动到供应电压。接着，感测组件125-a可锁存感测放大器的输出及/或数字线115-a的电压，其可用于确定存储于存储器单元105-a中的状态，例如逻辑1。替代地，如果数字线115-a 具有低于参考线225的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件 125-a可类似地锁存感测放大器输出以确定存储于存储器单元105-a中的状态，例如逻辑 0。接着，参考图1，可(例如)通过列解码器130来输出存储器单元105-a的锁存逻辑状态作为输出135。
在一些情况中，感测组件125-a可经配置成以低于与存储器单元105-a相关联的第二电压的第一电压操作。例如，存储器单元105-a可经配置以在读取操作期间在节点A 上产生大于第一电压的信号。较低操作电压可促进将较薄栅极氧化物用于感测组件 125-a的各种晶体管或放大器。采用较薄栅极氧化物的晶体管或放大器除减少功率消耗之外，还可提供较简单感测操作(例如，归因于感测节点与参考节点之间的优选匹配特性)。此外，较低操作电压可促进通过相较于经配置成以与存储器单元105-a相关联的第二电压操作的各种感测组件减小与布局各种电路组件相关联的横向物理尺寸(例如晶体管的栅极长度、隔离空间)来按比例调整由感测组件125-a占据的面积。
为写入存储器单元105-a，可跨电容器205施加电压。可使用各种方法。在一个实例中，可通过字线110-a来激活选择器装置220以将电容器205电连接到数字线115-a。可通过控制单元板230(通过板线210)及单元底板215(通过数字线115-a)的电压来跨电容器205施加电压。为写入逻辑0，可使单元板230呈高态(即，可将正电压施加到板线 210)，且可使单元底板215呈低态(例如，虚拟接地或将负电压施加到数字线115-a)。执行相反过程以写入逻辑1，其中使单元板230呈低态且使单元底板215呈高态。
图3说明根据本发明的方面的用于支持感测存储器单元的铁电存储器单元的具有磁滞曲线300-a及300-b的非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如图2的电容器205)上的电荷Q。
铁电材料的特征在于从发电极化，即，其在缺少电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料表面的净电荷且通过电容器端子来吸引相反电荷。因此，电荷存储于铁电材料及电容器端子的界面处。因为可在缺少外部施加电场的情况下相对较长时间(甚至无限期地) 维持电极化，所以可比(例如)用于DRAM阵列中的电容器显著减少电荷泄漏。这可减少执行上文针对一些DRAM架构所描述的刷新操作的需要。
可从电容器的单一端子的视角了解磁滞曲线300-a及300-b。例如，如果铁电材料具有负极化，那么正电荷累积于端子处。同样地，如果铁电材料具有正极化，那么负电荷累积于端子处。另外，应了解，磁滞曲线300中的电压表示跨电容器的电压差且是定向的。例如，可通过将正电压施加到所论述的端子(例如单元板230)且使第二端子(例如单元底板215)维持接地(或约零伏特(0V))来实现正电压。可通过使所论述的端子维持接地且将正电压施加到第二端子来施加负电压，即，可施加正电压以使所论述的端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加到适当电容器端子以产生磁滞曲线300-a及300-b中所展示的电压差。
如磁滞曲线300-a中所描绘，铁电材料可维持具有零电压差的正或负极化以导致两个可能充电状态：充电状态305及充电状态310。根据图3的实例，充电状态305表示逻辑0且充电状态310表示逻辑1。在一些实例中，可使相应充电状态的逻辑值相反以适应用于操作存储器单元的其它方案。
可通过通过施加电压控制铁电材料的电极化且因此控制电容器端子上的电荷来将逻辑0或1写入到存储器单元。例如，跨电容器施加净正电压315导致电荷累积，直到达到充电状态305-a。在移除电压315之后，充电状态305-a跟随路径320，直到其在零电压处达到充电状态305。类似地，通过施加净负电压325来写入充电状态310，其导致充电状态310-a。在移除负电压325之后，充电状态310-a跟随路径330，直到其在零电压处达到充电状态310。充电状态305-a及310-a还可称为剩余极化(Pr)值，即，在移除外部偏压(例如电压)之后保留的极化(或电荷)。矫顽电压是电荷(或极化)为零时的电压。
为读取或感测铁电电容器的存储状态，可跨电容器施加电压。作为响应，存储电荷Q改变，且变化程度取决于初始充电状态，即，最终存储电荷(Q)取决于最初存储充电状态305-b或310-b。例如，磁滞曲线300-b说明两个可能存储充电状态305-b及310-b。可跨电容器施加电压335，如参考图2所论述。在其它情况中，可将固定电压施加到单元板，且尽管描绘为正电压，但电压335可为负的。响应于电压335，充电状态305-b 可跟随路径340。同样地，如果最初存储充电状态310-b，那么其跟随路径345。充电状态305-c及充电状态310-c的最终位置取决于包含特定感测方案及电路系统的许多因子。
在一些情况中，最终电荷可取决于连接到存储器单元的数字线的本质电容。例如，如果电容器电连接到数字线且施加电压335，那么数字线的电压可归因于其本质电容而上升。因此，感测组件处所量测的电压可不等于电压335，而是可取决于数字线的电压。在一些情况中，可在读取操作期间将电容器电连接到数字线之前对数字线预充电。因此，磁滞曲线300-b上的最终充电状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定，即，充电状态305-c及310-c可相对于数字线电容来界定。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。
可通过比较数字线电压与参考电压来确定电容器的初始状态。数字线电压可为电压 335与跨电容器的最终电压(电压350或电压355)之间的差，即，(电压335-电压350)或(电压335-电压355)。可产生参考电压，使得其量值介于两个可能数字线电压的两个可能电压之间以确定所存储的逻辑状态，即，数字线电压高于或低于参考电压。例如，参考电压可为两个量((电压335-电压350)及(电压335-电压355))的平均值。在由感测组件比较之后，可确定所感测的数字线电压高于或低于参考电压，且可确定铁电存储器单元的存储逻辑值(即，逻辑0或1)。
在一些情况中，定位于数字线与感测组件之间的电路可经配置以将数字线电压减小到感测组件的操作电压内的第二电压。在一些情况中，感测组件可包含使用薄栅极氧化物来制造以减少功率消耗且改进感测特性的各种晶体管及放大器。在一些情况中，电路的第一切换组件经配置以基于存储于铁电存储器单元上的逻辑状态来选择性耦合感测组件与数字线。另外，电路的第二切换组件可经配置以将数字线电压限制(例如减小、降频转换)为第二电压。
如上文所论述，读取未使用铁电电容器的存储器单元会降级或破坏所存储的逻辑状态。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。例如，如果存储充电状态305-b，那么充电状态可在读取操作期间跟随路径340达到充电状态305-c，且在移除电压335之后，充电状态可在相反方向上通过跟随路径340来恢复到初始充电状态 305-b。
图4说明根据本发明的方面的支持感测存储器单元的电路400的实例。电路400说明简化电路配置以突显共同促进存储器单元的感测的若干电路组件。电路400包含定位于感测组件125-b与另一感测电路420之间的降频转换电路410。感测组件125-b可为参考图1及2所描述的感测组件125或125-a的实例或某一部分。另外，感测电路420 可经配置以与存储器单元105-b耦合。存储器单元105-b可为参考图1或2所描述的存储器单元105或105-a的实例。电路400可经配置以在读取操作期间感测存储于存储器单元105-a上的逻辑状态，如参考图5所描述。
降频转换电路410可经配置以限制在读取操作期间转移于存储器单元105-b与感测组件125-b之间的电荷的电压。此外，降频转换电路410可经配置以基于存储于存储器单元105-b上的逻辑状态来选择性耦合存储器单元105-b与感测组件125-b(例如通过节点1)。存储器单元105-b与感测组件125-b之间的此选择性耦合可改进包含电路400的存储器装置的感测操作，例如读取操作期间的较大感测边限、较快感测操作、较少功率消耗。在一些情况中，降频转换电路410可称为电路。
降频转换电路410可包含T1(例如第一切换组件)及T2(例如第二切换组件)。T1可为PMOS FET且T2可为NMOS FET。在一些情况中，PMOS FET及NMOS FET可布置成串联配置。此外，T1可与节点1(例如第一节点)耦合，且T2可与T1及感测组件125-b 耦合，其中T2的栅极与节点1(例如第一节点)耦合。因而，感测电路420可经配置以限制在读取操作期间转移于存储器单元105-b与感测组件125-b之间的电荷的电压。在一些情况中，感测电路420可称为电路。
T1的操作(例如激活或不激活)可由T1的阈值电压、施加到T1的栅极的电压(即，ISObF)、节点1处的电压或其组合确定。T1可经配置以具有特定阈值电压。另外，与 ISObF相关联的电压量值(例如施加到T1的栅极的电压)可经配置以结合T1的特定阈值电压、取决于在读取操作期间建立于节点1处的电压而选择性接通(例如激活)T1。在读取操作期间，存储器单元105-b可与节点1耦合，且可基于存储于存储器单元105-b上的逻辑状态来在节点1处建立不同电压。以此方式，T1可基于存储于存储器单元105-b 上的逻辑状态来选择性接通(例如激活)以耦合存储器单元105-b与感测组件125-b。例如， T1可经配置以在将第一电压施加到T1的栅极且将第二电压(例如指示存储于存储器单元105-b上的高逻辑状态的电荷)施加到T1的节点时激活。另外，T1可经配置以在将第一电压施加到T1的栅极且将小于第二电压的第三电压(例如指示存储于存储器单元 105-b上的低逻辑状态的电荷)施加到T1的节点时保持不激活。
T2的操作可由T2的阈值电压及施加到T2的栅极的电压确定。施加到T2的栅极的电压对应于节点1处的电压，因为T2的栅极电连接到节点1。T2的操作可描述为源极跟随器配置中的NMOS FET的操作。即，当施加到T2的栅极的电压(例如节点1处的电压)大于T2的阈值电压时，T2可激活。换句话说，当激活T1及T2两者时，T2可限制(例如减小、降频转换)节点1处的电压，使得节点3处的电压可比节点1处的电压小至少 T2的阈值电压。T2的阈值电压可经配置使得节点3处的电压是在感测组件125-b的操作电压内。在一些情况中，感测组件125-b经配置成以低于第二电压的第一电压操作，存储器单元105-b经配置成以所述第二电压操作。
T1可基于存储于存储器单元105-b上的逻辑状态来选择性激活以耦合存储器单元105-b(例如通过节点1)与感测组件125-b，例如，当存储器单元105-b存储“高”逻辑状态(例如逻辑状态“1”)时，T1可激活，而当存储器单元105-b存储“低”逻辑状态(例如逻辑状态“0”)时，T1可保持不激活。归因于与存储于存储器单元105-b上的逻辑状态相关联的电压电平的较大差，T1的选择性激活可扩大感测组件125-b的读取电压窗(例如感测窗)。另外，当激活T1时，T2可将节点1处的电压限制(例如减小、降频转换)到可适合于感测组件125-b操作的第二电压。
在一些情况中，降频转换电路410可包含T3(例如第三切换组件)，其表示为虚线连接到节点3。虚线连接指示T3可为选用组件。T3可与感测组件125-b及T2耦合。
在一些情况中，感测组件125-b的参考节点(例如与VSAref信号相关联的节点)可与额外组件(例如NMOS FET)耦合以提供可靠参考电压。可在感测操作期间比较参考节点处的电压(例如VSAref信号)与节点3处的电压(例如信号电压)以确定存储器单元的逻辑状态。感测组件125-b的参考节点可为与参考图2所描述的参考线225相关联的节点的实例。在一些情况中，参考节点处的额外组件(例如NMOS FET)可引入额外寄生元件(例如与NMOSFET相关联的栅极电容)。因此，T3可经配置以匹配感测组件的参考节点的负载(例如电容性负载)以促进可靠及快速感测操作。
在一些情况中，施加到T1的栅极的电压(例如ISObF)可为恒定电压(例如0.6V到1V之间的电压)且T2的栅极可耦合到启用信号(例如ISOa)。在感测操作的一部分(例如参考图5所描述的阶段6)期间，施加到T2的栅极的启用信号(例如ISOa)可双态触发(例如从0V转变到1.5V，而非返回到0V)以激活T2，而非双态触发施加到T1的栅极的电压(例如，在阶段6期间，ISObF从VHSA转变到pPCASCEn，而非返回到VHSA)。因而，与双态触发启用信号(例如ISOa)相关联的电压变化可作为耦合噪声耦合到节点3。在一些情况中，T3的栅极可耦合到另一启用信号(例如ISOaF)(其可具有启用信号(例如ISOa) 的相反极性)，例如，在感测操作的部分期间，ISOaF从1.5V转变到0V，而非返回到 1.5V。T3可由另一启用信号(例如ISOaF)控制以抑制可在感测操作期间发生的耦合噪声。
存储器单元105-b可包含选择器装置T8及电容器(例如电容器205-a)。在一些情况中，电容器(例如电容器205-a)可为铁电电容器的实例。选择器装置T8可为参考图2所描述的选择器装置220的实例。电容器205-a可为参考图2所描述的电容器205的实例。此外，存储器单元105-b可与字线(WL)110-b相关联。字线110-b可为参考图1及2所描述的字线110的实例。在一些情况中，电容器205-a可为参考图1及2所描述的存储器单元105的FeRAM电容器。电容器205-a可存储逻辑状态(例如逻辑状态1或逻辑状态0)。在存取操作(例如读取存储于电容器205-a上的逻辑状态的读取操作)期间，可加偏压于(例如选择)字线110-b以激活选择器装置T8，使得电容器205-a可与数字线115-b 耦合。数字线115-b可为参考图1及2所描述的数字线115的实例。可将数字线选择信号(例如电压信号YL)施加到T9的栅极以激活T9，使得数字线115-b可耦合到节点2。
感测电路420可促进读取操作期间的各种信号时序。感测电路420可包含晶体管T4到T7。T4可经配置以响应于DL2VSS(例如施加到T4的栅极的电压)而将节点2连接到 Vss。在一些情况中，Vss可表示0V或虚拟接地。由于T4将节点2连接到Vss，所以可使节点2(例如连接到节点2的数字线)放电到Vss(例如0V)。T5可经配置以响应于 DL2VDD1(例如施加到T5的栅极的电压)而将节点1连接到VDLB节点。由于T5将节点1连接到VDLB节点，所以可将节点1预充电到对应于VDLB节点的电压电平的电压电平。T6可经配置以响应DLChF(例如施加到T6的栅极的电压)而将节点1连接到VHSA。由于T6将节点1连接到VHSA，所以可将节点1预充电到VHSA。在一些情况中，T5可激活以将节点1预充电到VDLB节点的电压电平，接着，T6可激活以进一步将节点1 预充电到VHSA。T7可经配置以响应CASCEn(例如施加到T7的栅极的电压)而将节点1 连接到节点2。T7可促进在读取操作的各个阶段期间在节点1及节点2处建立不同电压电平。
在一些情况中，第一切换组件(例如T1)经配置以在读取操作期间基于存储于存储器单元(例如存储器单元105-b)上的逻辑状态来选择性耦合感测组件(例如感测组件125-b) 与第一节点(例如节点1)。在一些情况中，第一切换组件经配置以在存储器单元将指示高逻辑状态(例如逻辑状态“1”)的第一电荷转移到第一节点之后选择性耦合感测组件与第一节点。在一些情况中，第二切换组件经配置以减小与读取操作期间的感测组件的电荷相关联的电压。
在一些情况中，第一切换组件包括PMOS FET且第二切换组件包括NMOS FET，且PMOS FET及NMOS FET布置成串联配置。在一些情况中，PMOS FET经配置以响应于施加到PMOS FET的栅极的第二电压而至少部分基于存储于存储器单元上的逻辑状态及PMOS FET的阈值电压来将存储器单元的电荷选择性转移到感测组件。在一些情况中，至少部分基于施加到PMOS FET的栅极的第二电压，PMOS FET经配置以在第三电压存在于第一节点处时激活及在第四电压存在于第一节点处时不激活。第一节点处的第三电压可对应于存储器单元的高逻辑状态，且第一节点处的第四电压可对应于存储器单元的低逻辑状态。
在一些情况中，NMOS FET经配置为源极跟随器以将与电荷相关联的电压降频转换到感测组件的操作电压内的第二电压，且第二电压比与电荷相关联的电压低对应于 NMOSFET的阈值电压的量。在一些情况中，电路(例如降频转换电路410)进一步包含与感测组件及第二切换组件耦合的第三切换组件(例如T3)，其中第三切换组件经配置以抑制感测组件与第二切换组件之间的耦合噪声。在一些情况中，感测组件经配置成以低于第二电压的第一电压操作，存储器单元经配置成以第二电压操作。在一些情况中，电路(例如降频转换电路410)经配置以在存储器单元在读取操作期间将指示高逻辑状态(例如逻辑状态“1”)的第一电荷转移到第一节点时耦合感测组件与存储器单元，且电路经配置以在存储器单元在读取操作期间将指示低逻辑状态(例如逻辑状态“0”)的第二电荷转移到第一节点时隔离感测组件与存储器单元。
进一步说明支持感测存储器单元的电路400的详细操作，其包含在读取操作的各个阶段期间操作降频转换电路410及感测电路420，如参考图5所描述。
图5说明根据本发明的方面的支持感测存储器单元的时序图500的实例。时序图500 说明在读取操作期间感测存储于存储器单元上的逻辑状态的过程。时序图500展示与参考图4所描述的电路400的组件及节点相关联的各种电压电平(例如依据时间而变化的电压信号)以说明可如何执行感测存储器单元。图5中所使用的时间及电压标度仅供说明，且在一些情况中可不精确描绘特定值。时序图500包含施加到T4的栅极的电压(即， DL2VSS)、施加到T5的栅极的电压(即，DL2VDD1)、施加到T6的栅极的电压(即，DLChF)、施加到T7的栅极的电压(即，CASCEn)、施加到T1的栅极的电压(即，ISObF)、施加到感测组件125-b的电压(例如ARNsa)、与字线110-b相关联的电压(即，V_WL)、节点1 处的电压(即，V_Node 1)、节点2处的电压(即，V_Node 2)及节点3处的电压(即，V_Node 3)。在一些情况中，节点3处的电压(即，V_Node 3)可对应于与感测组件125-b的参考电压(例如VSAref信号的参考电压)比较的感测组件125-b的信号电压。
在初始阶段510(例如阶段0)期间，可使节点1及节点2两者(例如数字线115-b)放电到Vss。在一些情况中，Vss对应于0V或虚拟接地。在初始阶段510期间，DL2VSS (例如施加到T4的栅极的电压)可经配置以处于VHSA以激活T4，使得T4可使节点2放电到Vss。在一些情况中，VHSA可介于2.5V到3V之间。另外，CASCEn(例如施加到 T7的栅极的电压)可经配置以处于pCASCEn以激活T7。在一些情况中，pCASCEn可介于2.5V到3V之间。由于激活T7，所以T7耦合节点2与节点1，且T4可在初始阶段 510期间使节点1放电到Vss。初始阶段510可对应于t0到t1之间的时段。
在时间t1处，第一阶段520(例如阶段1)可开始，其中可开始对电路400预充电。在t1处，DL2VSS(例如施加到T4的栅极的电压)可经配置以减小到Vss以不激活T4，使得节点2处的电压(例如对应于数字线115-b的电压)可不再连接到Vss。在第一阶段 520期间，T7保持激活(例如，CASCEn保持于pCASCEn处)，使得T7耦合节点1及节点2。在时间t1处，DL2VDD1(例如施加到T5的栅极的电压)可经配置以处于VCCP以激活T5。在一些情况中，VCCP可介于3.1V到3.4V之间。由于激活T5，所以T5将节点1(及与数字线115-b耦合的节点2)预充电到VDLB节点处的电压电平。在一些情况中，VDLB节点处的电压电平对应于VDD1且VDD1可介于1.5V到2V之间。因此，V_Node 2(例如节点2处的电压)可在第一阶段520期间上升到VDD1。同时，V_Node 1(例如节点1处的电压)还可上升到VDD1。因此，节点1及节点2两者可在第一阶段520期间预充电到VDD1。第一阶段520可对应于t1与t2之间的时段。
在时间t2处，第二阶段530(例如阶段2)可开始，其中继续对电路400预充电。在t2处，DLChF(例如施加到T6的栅极的电压)可经配置以从VHSA下降到Vss以激活T6。由于激活T6，所以T6可将节点1从VDD1进一步预充电到VHSA，如V_Node 1(例如节点1处的电压)中所说明。在一些情况中，pCASCEn(例如CASCEn的值(施加到T7的栅极的电压))可经配置使得V_Node 2(例如节点2处的电压)不会在阶段2期间超过VDD1。在一些情况中，由于激活T6，T6可将节点1处的电容器预充电到VHSA。在第二阶段530 期间，还可使感测组件125-b的参考节点(例如与VSAref信号相关联的节点)及信号节点 (例如与节点3耦合的节点)放电(例如刷新)。第二阶段530可对应于t2与t3之间的时段。
在时间t3处，第三阶段540(例如阶段3)可开始，其中可加偏压于字线110-b以耦合存储器单元105-b与感测电路420。在t3处，DLChF(例如施加到T6的栅极的电压) 可经配置以返回到VHSA以不激活T6。因此，未激活的T6隔离节点1(其已在第二阶段 530期间预充电到VHSA)与VHSA。另外，可在时间t3处将CASCEn减小到VDD1。此外，可将字线110-b偏压到VCCP以激活T8。在一些情况中，字线110-b可与寄生元件(例如寄生电阻及寄生电容，其组合可导致V_WL的延迟上升)相关联，且V_WL(例如与字线 110-b相关联的电压)可展现图5中所说明的上升时间。在一些情况中，此上升时间可变化且可取决于存储器单元与字线驱动器(例如与参考图1所描述的列解码器120相关联的字线驱动器)的特定物理位置。V_WL可在第三阶段540接近结束时上升到VCCP。第三阶段540可对应于t3与t4之间的时段。
在时间t4处，第四阶段550(例如阶段4)可开始，其中可开始存储器单元105-b与电路400中的剩余者之间的充电共享。在时间t4处，V_WL可达到VCCP以完全激活T8。由于激活T8，所以T8可耦合电容器205-a与数字线115-b，数字线115-b与已在第一阶段520期间预充电到VDD1的节点2耦合。耦合电容器205-a与经预充电DL115-b可导致归因于电容器205-a与经预充电数字线115-b之间的充电共享而减小节点2处的电压(例如V_Node 2)。由于电荷共享，所以节点2处的不同电压(例如V_Node 2)可基于存储于电容器205-a(例如存储器单元105-b)上的逻辑状态来产生。在一些情况中，电容器205-a 的“高”逻辑状态(例如逻辑状态“1”)可导致第四阶段550结束时的节点2处的电压，其高于对应于电容器205-a的“低”逻辑状态(例如逻辑状态“0”)的节点2处的另一电压，如V_Node 2(例如与节点2相关联的电压)中所说明。在第四阶段550期间，T7保持不激活以隔离节点2与节点1，使得可在节点2与节点1隔离时实现电荷共享(例如，基于电容器205-a的逻辑状态来在节点2处产生不同电压)。第四阶段550可对应于t4 与t5之间的时段。
在时间t5处，第五阶段560(例如阶段5)可开始且节点2处的电荷可与节点1共享。在时间t5处，CASCEn(例如施加到T7的栅极的电压)可经配置以增大到pCASCEn以激活T7。由于激活T7，所以T7可耦合节点1及节点2。在耦合节点1及节点2之后，V_Node 1(例如节点1处的电压或在一些情况中跨节点1处的电容器的电压)可减小，而V_Node 2(例如节点2处的电压)可增大到接近VDD1。节点1处的不同电压(例如V_Node 1)可基于节点2处的不同电压(例如V_Node 2)来产生，节点2处的不同电压指示存储于电容器 205-a(例如存储器单元105-b)上的逻辑状态。因此，节点1处的两个不同电压值(例如 V_Node 1)可在第五阶段560结束时产生，节点1处的两个不同电压值对应于存储于电容器205-a上的逻辑状态。第五阶段560可对应于t5与t6之间的时段。
在时间t6处，第六阶段570(例如阶段6)可开始且感测组件可使用降频转换电路410 来取样节点2处的电荷。在时间t6处，ISObF(例如施加到T1的栅极的电压)可经配置以下降到pPCASCEn。在一些情况中，pPCASCEn可介于0.6V到1V之间。如上文参考图4所论述，T1可基于存储于电容器205-a上的逻辑状态来选择性激活以耦合节点1 与节点3(例如感测组件125-b的信号节点)。换句话说，当存储器单元105-b存储“高”逻辑状态(例如逻辑状态“1”)时，T1可激活，而当存储器单元105-b存储“低”逻辑状态(例如逻辑状态“0”)时，T1可保持不激活。此外，当激活T1时，T2可将节点1处的电压限制(例如减小、降频转换)到可适合于感测组件125-b操作的第二电压(例如节点 3处的电压)。因此，第六阶段570期间所建立的V_Node 3(例如与感测组件125-b的信号节点耦合的节点3处的电压)可表示指示存储于电容器205-a(例如存储器单元105-b) 上的特定逻辑状态的减小(例如降频转换)电压。V_Node 3可对应于VDD2，其可在存储于电容器205-a上的逻辑状态对应于“高”逻辑状态(例如逻辑状态“1”)时等于或小于感测组件125-b的操作电压。在一些情况中，VDD2可介于1V到1.4V之间。第六阶段570 可对应于t6与t7之间的时段。
在一些情况中，当存储于存储器单元105-b上的逻辑状态(例如“低”逻辑状态、逻辑状态“0”)无法完全激活T1时，T1可转移少量电荷。此少量电荷转移可源自正常过程变化(例如T1的阈值电压的变化、电容器205-a的电容值的变化、与数字线115-b相关联的变化寄生电容)。少量电荷可导致V_Node 3小幅上升，如图5中所说明。对应于逻辑状态“0”的V_Node 3的上升在锁存操作(例如检测及放大信号差)期间可非常微小以确定存储器单元的逻辑状态。
在时间t7处，第七阶段580(例如阶段7)可开始。在时间t7处，ISObF(例如施加到T1的栅极的电压)可经配置以增大到VHSA以在V_Node 3(例如节点3的电压)稳定之后不激活T1。第七阶段580可对应于t7与t8之间的时段。
在时间t8处，锁存操作可开始(例如可触发锁存器)以比较节点3处的电荷与参考信号。在时间t8处，ARNsa(例如施加到感测组件125-b的电压)可经配置以上升到VDD2。在一些情况中，ARNsa可激活感测组件125-b的一部分以检测及放大V_Node 3与参考电压(例如VSAref信号的参考电压)之间的电压差以确定存储于存储器单元105-b(例如电容器205-a)上的逻辑状态，例如锁存操作。在一些情况中，t7与t8之间的时间间隔可非常短暂。
图6展示根据本发明的方面的支持感测存储器单元的存储器装置的框图600。存储器阵列100-a可称为电子存储器设备且包含存储器控制器140-a及存储器单元105-c，其可为参考图1所描述的存储器控制器140及存储器单元105的实例。存储器控制器140-a 可包含偏压组件650及时序组件655，且可如参考图1所描述那样操作存储器阵列100-a。存储器控制器140-a可与字线110-c、数字线115-c、板线210-b及感测组件125-c(其可为参考图1到4所描述的字线110、数字线115、板线210及感测组件125的实例)电子通信。存储器阵列100-a还可包含参考组件660及锁存器665。存储器阵列100-a的组件可彼此电子通信且可执行参考图1到5所描述的功能。在一些情况中，参考组件660、感测组件125-c及锁存器665可为存储器控制器140-a的组件。
存储器控制器140-a可经配置以通过施加电压到各个节点来激活字线110-c、板线210-b或数字线115-c。例如，偏压组件650可经配置以施加电压以操作存储器单元105-b 而读取或写入存储器单元105-b，如上文所描述。在一些情况中，存储器控制器140-a 可包含行解码器、列解码器或两者，如参考图1所描述。这可使存储器控制器140-a能够存取一或多个存储器单元105。偏压组件650还可提供电压电势到参考组件660以产生参考信号用于感测组件125-c。另外，偏压组件650可提供电压电势用于感测组件125-c 的操作。在一些情况中，存储器控制器140-a可控制读取操作的各个阶段。在一些情况中，存储器控制器140-a可在读取操作期间对数字线115-c预充电。在一些情况中，存储器控制器140-a可在对数字线115-c预充电之后激活字线110-c以耦合存储器单元 105-c与数字线115-c。在一些情况中，存储器控制器140-a可至少部分基于激活字线110-c 来使电荷通过电路转移于存储器单元105-c与感测组件125-c之间，所述电路经配置以减小与读取操作期间的电荷相关联的电压。在一些情况中，存储器控制器140-a可至少部分基于通过电路转移的电荷来确定存储于存储器单元105-c上的逻辑状态。
在一些情况中，存储器控制器140-a可使用时序组件655来执行其操作。例如，时序组件655可控制各种字线选择、数字线选择或板线偏压的时序，其包含用于执行本文中所论述的存储器功能(例如读取及写入)的切换及电压施加时序。在一些情况中，时序组件655可控制偏压组件650的操作。
在一些情况中，存储器阵列100-a可包含参考组件660。参考组件660可包含各种组件以产生感测组件125-c的参考信号。参考组件660可包含经配置以产生参考信号的电路。在一些情况中，参考组件660可包含其它存储器单元105。在一些实例中，参考组件660可经配置以输出具有两个感测电压之间的值的电压，如参考图3所描述。或者，参考组件660可经设计以输出虚拟接地电压(即，约0V)。
感测组件125-c可比较来自存储器单元105-c的信号(通过数字线115-c)与来自参考组件660的参考信号。在确定逻辑状态之后，感测组件可将输出存储于锁存器665中，其中可根据电子装置(存储器阵列100-a是其一部分)的操作来使用所述输出。在一些情况中，感测组件125-b可在与感测组件125-b相关联的第二节点(例如参考图4所描述的节点3)处建立第二电压(例如时间t8之后的V_Node 3，如参考图5所描述)，其中第二电压指示存储于存储器单元105-c上的逻辑状态。在一些情况中，感测组件125-b可经配置成以低于第二电压的第一电压操作，存储器单元105-c经配置成以第二电压操作。
在一些情况中，存储器装置(其可称为电子存储器装置)可包含存储器阵列(其包含与数字线及字线耦合的存储器单元)及与存储器阵列耦合的控制器。在一些情况中，控制器可经配置以：在读取操作期间对数字线预充电，在对数字线预充电之后激活字线以耦合存储器单元与数字线，至少部分基于激活字线来使电荷通过电路(其经配置以减小与读取操作期间的电荷相关联的电压)转移于存储器单元与感测组件之间，且至少部分基于通过电路转移的电荷来确定存储于存储器单元上的逻辑状态。
图7展示根据本发明的方面的支持感测存储器单元的存储器控制器715的框图700。存储器控制器715可为参考图1及6所描述的存储器控制器140的方面的实例。存储器控制器715可包含偏压组件720、时序组件725、预充电组件730、感测组件735及降频转换组件740。这些模块中的每一者可直接或间接彼此通信(例如经由一或多个总线)。
偏压组件720可在对数字线预充电之后激活字线以耦合存储器单元与数字线。在一些情况中，偏压组件720可基于耦合数字线与第一节点来将电路的第一切换组件的栅极偏压到第二电压。在一些情况中，当存储器单元存储高逻辑状态时，偏压组件720可基于将第一切换组件的栅极偏压到第二电压来激活第一切换组件以耦合感测组件与第一节点。在一些情况中，偏压组件720可基于将第一节点预充电到第一电压来使数字线与第一节点隔离在读取操作期间的持续时间，其中激活字线以耦合存储器单元与数字线是基于隔离数字线与第一节点。
在一些情况中，偏压组件720可在读取操作期间的持续时间之后基于激活字线来重新耦合数字线与第一节点，其中在存储器单元与感测组件之间转移电荷是基于重新耦合数字线与第一节点。在一些情况中，偏压组件720可基于激活字线来耦合数字线与已预充电到第一电压的第一节点，其中在存储器单元与感测组件之间转移电荷是基于耦合数字线与第一节点。在一些情况中，偏压组件720可耦合数字线与第一节点在第一节点处建立指示存储于存储器单元上的逻辑状态的电压。
预充电组件730可在读取操作期间对数字线预充电。在一些情况中，预充电组件730 可基于对数字线预充电来将第一节点预充电到第一电压。
感测组件735可基于激活字线来使电荷通过电路转移于存储器单元与感测组件之间，所述电路经配置以减小与读取操作期间的电荷相关联的电压。在一些情况中，感测组件735可基于通过电路转移的电荷来确定存储于存储器单元上的逻辑状态。在一些情况中，当存储器单元存储低逻辑状态时，感测组件735可在将第一切换组件的栅极偏压到第二电压时使第一切换组件维持不激活状态。在一些情况中，感测组件735可基于在存储器单元与感测组件之间转移电荷来激活感测组件。在一些情况中，感测组件735可基于激活感测组件来在与感测组件相关联的第二节点处建立第二电压，其中第二电压指示存储于存储器单元上的逻辑状态。
在一些情况中，使电荷通过电路来转移于存储器单元与感测组件之间进一步包含：当存储器单元在读取操作期间将指示高逻辑状态的第一电荷转移到第一节点时，激活电路以耦合感测组件与存储器单元。在一些情况中，确定存储于存储器单元上的逻辑状态进一步包含：比较与通过电路转移的电荷相关联的减小电压与感测组件的参考电压。
降频转换组件740可通过电路的第二切换组件来将与电荷相关联的电压降频转换到第三电压，其中第三电压比与电荷相关联的电压低对应于第二切换组件的阈值电压的量。在一些情况中，降频转换组件740可基于激活电路以耦合感测组件与存储器单元来降频转换与感测组件的第一电荷相关联的电压。
图8展示说明根据本发明的方面的用于感测存储器单元的方法800的流程图。方法800的操作可由本文中所描述的存储器阵列100或其组件实施。例如，方法800的操作可由参考图1、6及7所描述的存储器控制器执行。在一些实例中，存储器阵列100可执行一组过程代码以控制装置的功能元件执行下文将描述的功能。另外或替代地，存储器阵列100可使用专用硬件来执行下文将描述的功能的方面。
在805中，存储器阵列100可在读取操作期间对数字线预充电。可根据本文中所描述的方法来执行操作805。在特定实例中，操作805的方面可由参考图6及7所描述的预充电组件执行。
在810中，存储器阵列100可在对数字线预充电之后激活字线以耦合存储器单元与数字线。可根据本文中所描述的方法来执行操作810。在特定实例中，操作810的方面可由参考图6及7所描述的偏压组件执行。
在815中，存储器阵列100可至少部分基于激活字线来使电荷通过电路转移于存储器单元与感测组件之间，所述电路经配置以减小与读取操作期间的电荷相关联的电压。可根据本文中所描述的方法来执行操作815。在特定实例中，操作815的方面可由参考图7所描述的感测组件执行。
在820中，存储器阵列100可至少部分基于通过电路转移的电荷来确定存储于存储器单元上的逻辑状态。可根据本文中所描述的方法来执行操作820。在特定实例中，操作820的方面可由参考图7所描述的感测组件执行。
描述用于执行方法800的设备。所述设备可包含用于在读取操作期间对数字线预充电的构件、用于在对所述数字线预充电之后激活字线以耦合存储器单元与所述数字线的构件、用于至少部分基于激活所述字线来使电荷通过电路(其经配置以减小与所述读取操作期间的电荷相关联的电压)转移于所述存储器单元与感测组件之间的构件及用于至少部分基于通过所述电路转移的所述电荷来确定存储于所述存储器单元上的逻辑状态的构件。
描述用于执行方法800的另一设备。所述设备可包含存储器单元及与所述存储器单元电子通信的存储器控制器，其中所述存储器单元可操作以：在读取操作期间对数字线预充电，在对所述数字线预充电之后激活字线以耦合存储器单元与所述数字线，至少部分基于激活所述字线来使电荷通过电路(其经配置以减小与所述读取操作期间的电荷相关联的电压)转移于所述存储器单元与感测组件之间，且至少部分基于通过所述电路转移的所述电荷来确定存储于所述存储器单元上的逻辑状态。
上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于耦合所述数字线与第一节点来将所述电路的第一切换组件的栅极偏压到第二电压的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于在所述存储器单元存储高逻辑状态时至少部分基于将所述第一切换组件的所述栅极偏压到所述第二电压来激活所述第一切换组件以耦合所述感测组件与所述第一节点的过程、特征、构件或指令。
上文所描述的方法800及设备的一些实例可进一步包含用于通过所述电路的第二切换组件来将与所述电荷相关联的所述电压降频转换到第三电压的过程、特征、构件或指令，其中所述第三电压可比与所述电荷相关联的所述电压低对应于所述第二切换组件的阈值电压的量。
上文所描述的方法800及设备的一些实例可进一步包含用于在所述存储器单元存储低逻辑状态时使所述第一切换组件在可将所述第一切换组件的所述栅极偏压到所述第二电压时维持不激活状态的过程、特征、构件或指令。在上文所描述的方法800及设备的一些实例中，使所述电荷通过所述电路来转移于所述存储器单元与所述感测组件之间可进一步包含用于在所述存储器单元在所述读取操作期间将指示高逻辑状态的第一电荷转移到第一节点时激活所述电路以耦合所述感测组件与所述存储器单元的过程、特征、构件或指令。
上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于激活所述电路以耦合所述感测组件与所述存储器单元来降频转换与所述感测组件的所述第一电荷相关联的电压的过程、特征、构件或指令。在上文所描述的方法800及设备的一些实例中，确定存储于所述存储器单元上的所述逻辑状态可进一步包含用于比较与通过所述电路转移的所述电荷相关联的减小电压与所述感测组件的参考电压的过程、特征、构件或指令。
上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于对所述数字线预充电来将第一节点预充电到第一电压的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于将所述第一节点预充电到所述第一电压来使所述数字线与所述第一节点隔离在所述读取操作期间的持续时间的过程、特征、构件或指令，其中激活所述字线以耦合所述存储器单元与所述数字线可至少部分基于隔离所述数字线与所述第一节点。
上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于激活所述字线来在所述读取操作期间的所述持续时间之后重新耦合所述数字线与所述第一节点的过程、特征、构件或指令，其中在所述存储器单元与所述感测组件之间转移所述电荷可至少部分基于重新耦合所述数字线与所述第一节点。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于激活所述字线来耦合所述数字线与可能已预充电到第一电压的第一节点的过程、特征、构件或指令，其中在所述存储器单元与所述感测组件之间转移所述电荷可至少部分基于耦合所述数字线与所述第一节点。
上文所描述的方法800及设备的一些实例可进一步包含用于耦合所述数字线与所述第一节点以在所述第一节点处建立指示存储于所述存储器单元上的所述逻辑状态的所述电压的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于在所述存储器单元与所述感测组件之间转移所述电荷来激活所述感测组件的过程、特征、构件或指令。上文所描述的方法800及设备的一些实例可进一步包含用于至少部分基于激活所述感测组件来在与所述感测组件相关联的第二节点处建立第二电压的过程、特征、构件或指令，其中所述第二电压可指示存储于所述存储器单元上的所述逻辑状态。
应注意，上文所描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案是可能的。此外，可组合来自两个或两个以上方法的特征。
本发明描述一种装置。所述装置可包含：存储器单元，其经配置以存储逻辑状态；感测组件，其经配置以在读取操作期间确定存储于所述存储器单元上的所述逻辑状态；及电路，其包含与第一节点耦合的第一切换组件及与所述第一切换组件及所述感测组件耦合的第二切换组件，其中所述第二切换组件的栅极与所述第一节点耦合，所述电路经配置以限制在所述读取操作期间转移于所述存储器单元与所述感测组件之间的电荷的电压。
在一些实例中，所述第一切换组件经配置以在所述读取操作期间至少部分基于存储于所述存储器单元上的所述逻辑状态来选择性耦合所述感测组件与所述第一节点。在一些实例中，所述第一切换组件经配置以在所述存储器单元将指示高逻辑状态的第一电荷转移到所述第一节点之后选择性耦合所述感测组件与所述第一节点。在一些实例中，所述第二切换组件经配置以减小与所述读取操作期间的所述感测组件的所述电荷相关联的所述电压。
在一些实例中，所述第一切换组件包括PMOS FET且所述第二切换组件包括NMOSFET，且所述PMOS FET及所述NMOS FET布置成串联配置。在一些实例中，所述PMOS FET经配置以响应于将第二电压施加到所述PMOS FET的栅极而至少部分基于存储于所述存储器单元上的所述逻辑状态及所述PMOS FET的阈值电压来将所述存储器单元的所述电荷选择性转移到所述感测组件。
在一些实例中，至少部分基于施加到所述PMOS FET的栅极的第二电压，所述PMOSFET经配置以在第三电压存在于所述第一节点处时激活及在第四电压存在于所述第一节点处时不激活，且所述第一节点处的所述第三电压对应于所述存储器单元的高逻辑状态且所述第一节点处的所述第四电压对应于所述存储器单元的低逻辑状态。在一些实例中，所述NMOS FET经配置为源极跟随器以将与所述电荷相关联的所述电压降频转换到所述感测组件的操作电压内的第二电压，且所述第二电压比与所述电荷相关联的所述电压低对应于所述NMOS FET的阈值电压的量。
在一些实例中，所述电路进一步包括与所述感测组件及所述第二切换组件耦合的第三切换组件，其中所述第三切换组件经配置以抑制所述感测组件与所述第二切换组件之间的耦合噪声。在一些实例中，所述感测组件经配置成以低于第二电压的第一电压操作，所述存储器单元经配置成以所述第二电压操作。在一些实例中，所述电路经配置以在所述存储器单元在所述读取操作期间将指示高逻辑状态的第一电荷转移到所述第一节点时耦合所述感测组件与所述存储器单元，且所述电路经配置以在所述存储器单元在所述读取操作期间将指示低逻辑状态的第二电荷转移到所述第一节点时隔离所述感测组件与所述存储器单元。
可使用各种不同科技中的任何者来表示本文中所描述的信息及信号。例如，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示可在以上描述中提及的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员应了解，信号可表示信号总线，其中总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持约零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态中恢复到约0V。可使用各种电子电路元件(例如由运算放大器及电阻器组成的电压分压器)来实施虚拟接地。其它实施方案也可能。“虚拟接地”或“经虚拟接地”意谓连接到约0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电时交换电子或信号。举例来说，经由开关(例如，晶体管) 物理连接的两个组件电子通信或可耦合，而与所述开关的状态(即，断开或闭合)无关。
如本文中所使用，术语“大体上”意味着经修饰特征(例如，由术语大体上修饰的动词或形容词)无需是绝对的，但足够接近以便实现特征的优点。
如本文中所使用，术语“电极”可是指电导体，且在一些情况中，可用作存储器阵列的存储器单元或其它组件的电点。电极可包含提供存储器阵列100的元件或组件之间的导电路径的迹线、电线、导线、导电层或其类似者。
术语“隔离”是指其中电子目前无法流动于组件之间的组件之间的关系；如果组件之间存在开路，那么组件彼此隔离。例如，当开关打开时，通过开关物理连接的两个组件可彼此隔离。
如本文中所使用，术语“短接”是指组件之间的关系，其中经由激活所论述的两个组件之间的单一中间组件来在组件之间建立导电路径。例如，当两个组件之间的开关闭合时，短接到第二组件的第一组件可与第二组件交换电子。因此，短接可为使电荷能够流动于电子通信的组件(或线)之间的动态操作。
本文中所论述的装置(其包含存储器阵列100)可形成于一半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上。在一些情况中，衬底是一半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)或另一衬底上外延半导体材料层。可通过使用各种化学物种(其包含(但不限于)磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方式来执行掺杂。
本文中所论述的一或若干晶体管可表示FET且包括三端子装置，其包含源极、漏极与栅极。终端可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，退化)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“撤销激活”。
本文中所阐述的描述结合所附图式描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中使用的术语“实例”意味着“充当实例、例子或图解”且非“优选”或“比其它实例有利”。详细描述包含为了提供所描述技术的理解的目的的具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示熟知结构及装置以便避免使所描述实例的概念不清楚。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标记之后加上在类似组件当中区分的破折号及第二标记而区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者而不考虑第二参考标记。
可使用各种不同科技中的任何者来表示本文中所描述的信息及信号。例如，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示可在以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的揭示内容描述的各种阐释性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任意者的组合来实施上文描述的功能。实施功能的特征还可在物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中使用，包含权利要求书中，如在项目列表(例如，前面标有例如“中的至少一者”或“中的一或多者”的短语的项目列表)中使用的“或”指示包含列表使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应理解为对一组封闭条件的引用。举例来说，描述为“基于条件A”的实例步骤可基于条件A及条件B两者而不脱离本发明的范围。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”的相同方式理解。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。通过实例但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要过程代码装置且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，且本文中定义的一般原理可应用到其它变化而不脱离本发明的范围。因此，本发明不限于本文中描述的实例及设计，但符合与本文中揭示的原理及新颖特征一致的最广范围。

Claims (25)

1.一种装置，其包括：
存储器单元，其经配置以存储逻辑状态；
感测组件，其经配置以在读取操作期间确定存储于所述存储器单元上的所述逻辑状态；及
电路，其包括与第一节点耦合的第一切换组件及与所述第一切换组件及所述感测组件耦合的第二切换组件，其中所述第二切换组件的栅极与所述第一节点耦合，所述电路经配置以限制在所述读取操作期间转移于所述存储器单元与所述感测组件之间的电荷的电压。
2.根据权利要求1所述的装置，其中所述第一切换组件经配置以在所述读取操作期间至少部分基于存储于所述存储器单元上的所述逻辑状态来选择性耦合所述感测组件与所述第一节点。
3.根据权利要求2所述的装置，其中所述第一切换组件经配置以在所述存储器单元将指示高逻辑状态的第一电荷转移到所述第一节点之后选择性耦合所述感测组件与所述第一节点。
4.根据权利要求1所述的装置，其中所述第二切换组件经配置以减小与所述读取操作期间的所述感测组件的所述电荷相关联的所述电压。
5.根据权利要求1所述的装置，其中：
所述第一切换组件包括p型金属氧化物半导体PMOS场效应晶体管FET且所述第二切换组件包括n型金属氧化物半导体NMOS场效应晶体管FET；且
所述PMOS FET及所述NMOS FET布置成串联配置。
6.根据权利要求5所述的装置，其中所述PMOS FET经配置以响应于将第二电压施加到所述PMOS FET的栅极而至少部分基于存储于所述存储器单元上的所述逻辑状态及所述PMOS FET的阈值电压来将所述存储器单元的所述电荷选择性转移到所述感测组件。
7.根据权利要求5所述的装置，其中：
至少部分基于施加到所述PMOS FET的栅极的第二电压，所述PMOS FET经配置以在第三电压存在于所述第一节点处时激活及在第四电压存在于所述第一节点处时不激活；且
所述第一节点处的所述第三电压对应于所述存储器单元的高逻辑状态且所述第一节点处的所述第四电压对应于所述存储器单元的低逻辑状态。
8.根据权利要求5所述的装置，其中：
所述NMOS FET经配置为源极跟随器以将与所述电荷相关联的所述电压降频转换到所述感测组件的操作电压内的第二电压；且
所述第二电压比与所述电荷相关联的所述电压低对应于所述NMOS FET的阈值电压的量。
9.根据权利要求1所述的装置，其中所述电路进一步包括与所述感测组件及所述第二切换组件耦合的第三切换组件，其中所述第三切换组件经配置以抑制所述感测组件与所述第二切换组件之间的耦合噪声。
10.根据权利要求1所述的装置，其中所述感测组件经配置成以低于第二电压的第一电压操作，所述存储器单元经配置成以所述第二电压操作。
11.根据权利要求1所述的装置，其中：
所述电路经配置以在所述存储器单元在所述读取操作期间将指示高逻辑状态的第一电荷转移到所述第一节点时耦合所述感测组件与所述存储器单元；且
所述电路经配置以在所述存储器单元在所述读取操作期间将指示低逻辑状态的第二电荷转移到所述第一节点时隔离所述感测组件与所述存储器单元。
12.一种方法，其包括：
在读取操作期间对数字线预充电；
在对所述数字线预充电之后，激活字线以耦合存储器单元与所述数字线；
至少部分基于激活所述字线来使电荷通过电路转移于所述存储器单元与感测组件之间，所述电路经配置以减小与所述读取操作期间的所述电荷相关联的电压；及
至少部分基于通过所述电路转移的所述电荷来确定存储于所述存储器单元上的逻辑状态。
13.根据权利要求12所述的方法，其进一步包括：
至少部分基于耦合所述数字线与第一节点来将所述电路的第一切换组件的栅极偏压到第二电压。
14.根据权利要求13所述的方法，其进一步包括：
当所述存储器单元存储高逻辑状态时，至少部分基于将所述第一切换组件的所述栅极偏压到所述第二电压来激活所述第一切换组件以耦合所述感测组件与所述第一节点。
15.根据权利要求14所述的方法，其进一步包括：
由所述电路的第二切换组件将与所述电荷相关联的所述电压降频转换到第三电压，其中所述第三电压比与所述电荷相关联的所述电压低对应于所述第二切换组件的阈值电压的量。
16.根据权利要求13所述的方法，其进一步包括：
当所述存储器单元存储低逻辑状态时，使所述第一切换组件在将所述第一切换组件的所述栅极偏压到所述第二电压时维持不激活状态。
17.根据权利要求12所述的方法，其中使所述电荷通过所述电路转移于所述存储器单元与所述感测组件之间进一步包括：
当所述存储器单元在所述读取操作期间将指示高逻辑状态的第一电荷转移到第一节点时，激活所述电路以耦合所述感测组件与所述存储器单元。
18.根据权利要求17所述的方法，其进一步包括：
至少部分基于激活所述电路以耦合所述感测组件与所述存储器单元来降频转换与所述感测组件的所述第一电荷相关联的电压。
19.根据权利要求12所述的方法，其中确定存储于所述存储器单元上的所述逻辑状态进一步包括：
比较与通过所述电路转移的所述电荷相关联的减小电压与所述感测组件的参考电压。
20.根据权利要求12所述的方法，其进一步包括：
至少部分基于对所述数字线预充电来将第一节点预充电到第一电压；及
至少部分基于将所述第一节点预充电到所述第一电压来使所述数字线与所述第一节点隔离所述读取操作期间的一持续时间，其中激活所述字线以耦合所述存储器单元与所述数字线是至少部分基于隔离所述数字线与所述第一节点。
21.根据权利要求20所述的方法，其进一步包括：
在所述读取操作期间的所述持续时间之后，至少部分基于激活所述字线来重新耦合所述数字线与所述第一节点，其中在所述存储器单元与所述感测组件之间转移所述电荷是至少部分基于重新耦合所述数字线与所述第一节点。
22.根据权利要求12所述的方法，其进一步包括：
至少部分基于激活所述字线来耦合所述数字线与已预充电到第一电压的第一节点，其中在所述存储器单元与所述感测组件之间转移所述电荷是至少部分基于耦合所述数字线与所述第一节点。
23.根据权利要求22所述的方法，其中耦合所述数字线与所述第一节点在所述第一节点处建立指示存储于所述存储器单元上的所述逻辑状态的所述电压。
24.根据权利要求12所述的方法，其进一步包括：
至少部分基于在所述存储器单元与所述感测组件之间转移所述电荷来激活所述感测组件；及
至少部分基于激活所述感测组件来在与所述感测组件相关联的第二节点处建立第二电压，其中所述第二电压指示存储于所述存储器单元上的所述逻辑状态。
25.一种存储器装置，其包括：
存储器阵列，其包括与数字线及字线耦合的存储器单元；
控制器，其与所述存储器阵列耦合，所述控制器可操作以：
在读取操作期间对所述数字线预充电；
在对所述数字线预充电之后，激活所述字线以耦合所述存储器单元与所述数字线；
至少部分基于激活所述字线来使电荷通过电路转移于所述存储器单元与感测组件之间，所述电路经配置以减小与所述读取操作期间的所述电荷相关联的电压；及
至少部分基于通过所述电路转移的所述电荷来确定存储于所述存储器单元上的逻辑状态。
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