KR20220088512A - 메모리 셀 감지 - Google Patents

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KR20220088512A
KR20220088512A KR1020227020171A KR20227020171A KR20220088512A KR 20220088512 A KR20220088512 A KR 20220088512A KR 1020227020171 A KR1020227020171 A KR 1020227020171A KR 20227020171 A KR20227020171 A KR 20227020171A KR 20220088512 A KR20220088512 A KR 20220088512A
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후이 티. 보
아담 에스. 엘-만주리
수르야나라야나 비. 타타푸디
존 디. 포터
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마이크론 테크놀로지, 인크
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Abstract

메모리 셀을 감지하는 장치들 및 방법들이 설명된다. 메모리 셀은 강유전성 메모리 셀을 포함할 수 있다. 판독 동작 동안, 제1 스위칭 컴포넌트는 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하기 위해 메모리 셀에 저장된 논리 상태에 기초하여 감지 컴포넌트를 메모리 셀과 선택적으로 결합시킬 수 있다. 제1 스위칭 컴포넌트와 결합될 수 있는 제2 스위칭 컴포넌트는 전하와 연관된 전압을 감지 컴포넌트의 동작 전압 내에 있는 다른 전압으로 하향 변환시킬 수 있다. 감지 컴포넌트는 메모리 셀이 일부 경우에 전력 소모를 줄이도록 동작하는 전압보다 낮은 전압으로 동작할 수 있다.

Description

메모리 셀 감지{SENSING A MEMORY CELL}
상호 참조
특허를 위한 본 출원은 Vo 등에 의해 2018년 4월 25일자로 출원된, "SENSING A MEMORY CELL" 이라는 명칭의 미국 특허 출원 번호 제15/962,938호에 대한 우선권을 주장하는, Vo 등에 의해 2019년 4월 2일자로 출원된 "SENSING A MEMORY CELL"이라는 명칭의 PCT 출원 번호 제PCT/US2019/025379호에 대한 우선권을 주장하는 것으로, 그 각각은 그 양수인에게 양도되고 그 각각은 그 전체가 본원에 참조로서 명시적으로 통합된다.
이하는 일반적으로 메모리 어레이를 동작시키는 것에 관한 것으로, 보다 구체적으로는 메모리 셀을 감지하는 것에 관한 것이다.
메모리 디바이스들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 장치들은 두 가지 상태들을 가지며, 종종 논리 "1" 또는 논리 "0"으로 나타낸다. 다른 시스템들에서는, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 전자 장치의 컴포넌트는, 메모리 디바이스에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 이들이 외부 전원에 의해 주기적으로 리프레시(refreshed)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. FeRAM은 휘발성 메모리와 유사한 장치 아키텍처들을 사용할 수 있지만 저장 장치로서 강유전성 커패시터를 사용하기 때문에 비휘발성 특성들을 가질 수 있다. FeRAM은 따라서 다른 비휘발성 메모리 디바이스 및 휘발성 메모리 디바이스에 비해 개선된 성능을 가질 수 있다.
메모리 디바이스들을 개선하는 것에는, 일반적으로 다른 메트릭들 중에서, 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보존성 증가, 전력 소모 감소 또는 제조 비용 절감을 포함할 수 있다. 메모리 디바이스들의 감지 컴포넌트의 효율성(예를 들어, 전력 소비 감소, 감지 마진 개선)을 개선하는 것도 요구될 수 있다.
도 1은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 메모리 어레이의 예를 예시한다.
도 2는 본 개시의 측면들에 따른 메모리 셀을 감지하기 위한 기술들을 지원하는 회로의 예를 예시한다.
도 3은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 히스테리시스 곡선들의 예를 예시한다.
도 4는 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 회로의 예를 예시한다.
도 5는 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 타이밍도의 예를 예시한다.
도 6 내지 7은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 장치의 블록도들을 도시한다.
도 8은 본 개시의 측면들에 따른 메모리 셀을 감지하기 위한 방법을 예시한다.
일부 메모리 디바이스들에서, 메모리 셀의 동작 전압은 정보를 저장하기 위해 메모리 셀에서 사용되는 재료(예를 들어, 강유전성 재료)의 전기적 특성을 활용하도록 결정될 수 있다. 일부 경우에, 메모리 셀의 동작 전압은 주변 회로(예를 들어, 감지 컴포넌트)가 동작할 수 있는 다른 전압보다 클 수 있다. 주변 회로가 메모리 셀에 적합한 더 큰 동작 전압을 지원하도록 설계될 때, 주변 회로는 더 큰 전력 소모, 열등한 감지 특성들 또는 기타 덜 바람직한 측면들을 가질 수 있다.
액세스 동작(예를 들어, 판독 동작) 동안 회로를 사용하여 메모리 셀을 감지하기 위한 회로(예를 들어, 하향 변환 회로) 및 방법들이 본원에 개시된다. 회로, 예를 들어 하향 변환 회로는 판독 동작 동안 감지 컴포넌트에 의해 보이는 전압 또는 전하를 감소시키도록 구성될 수 있다. 하향 변환 회로가 사용되는 경우, 예를 들어, 감지 컴포넌트는 하향 변환 회로가 사용되지 않는 감지 컴포넌트보다 저전력으로 동작하도록 구성될 수 있다. 하향 변환 회로는 선택적으로 메모리 셀에 저장된 논리 상태에 기초하여 메모리 셀을 감지 컴포넌트와 결합시킬 수 있다. 추기로, 하향 변환 회로는 메모리 셀에 저장된 논리 상태를 나타내는 전압을 감지 컴포넌트에 더 좋은 제2 전압으로 제한(예를 들어, 감소, 하향 변환)할 수 있다. 하향 변환 회로는 판독 동작 동안 감지 컴포넌트의 감지 윈도우를 개선할 수 있으며, 에너지 효율적인 판독 동작을 위해 감지 컴포넌트가 원하는 동작 전압에서 동작하는 것을 가능하게 할 수 있다.
일부 경우에, 하향 변화 회로는 메모리 셀과 감지 컴포넌트 사이에 배치될 수 있다. 회로는 직렬 구성으로 배열될 수 있는 T1(예를 들어, 제1 스위칭 컴포넌트) 및 T2(예를 들어, 제2 스위칭 컴포넌트)를 포함할 수 있다. 일부 예들에서, T1은 p형 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터(FET)일 수 있으며, T2는 n형 금속 산화물 반도체(NMOS) FET일 수 있다. 또한, T1은 노드(예를 들어, 제1 노드)와 결합될 수 있고, T2는 T1 및 감지 컴포넌트와 결합될 수 있으며, T2의 게이트는 상기 노드에 전기적으로 연결될 수 있다. 판독 동작 동안, 메모리 셀은 상기 노드와 결합될 수 있으며, 다른 전압들이 메모리 셀에 저장된 논리 상태에 기초하여 상기 노드에서 설정될 수 있다.
하향 변환 회로의 T1은 노드를 메모리 셀과 결합시킨 결과 제1 전압이 노드에서 나타날 때 턴 온(예를 들어, 활성화)되도록 구성될 수 있다. 일부 경우에, 제1 전압은 메모리 셀에 저장된 "하이(high)" 논리 상태(예를 들어, 논리 상태 "1")에 대응될 수 있다. T1은 노드를 메모리 셀과 결합시킨 결과 제1 전압과 다른 제2 전압이 노드에서 나타날 때 비활성화된 상태를 유지할 수 있다. 일부 경우에, 제2 전압은 메모리 셀에 저장된 "로우(low)" 논리 상태(예를 들어, 논리 상태 "0")에 대응될 수 있다. 판독 동작 동안 이러한 T1의 동작은 상기에 설명된 회로 구성에 기초한 T1의 쓰레스홀드 전압 및 T1의 게이트에 인가된 전압을 사용하여 달성될 수 있다. 이와 같이, T1은 T1의 노드에 제시된 메모리 셀(105-b)의 논리 상태를 나타내는 전하에 기초하여 판독 동작 동안 메모리 셀의 전하를 감지 컴포넌트로 선택적으로 전송할 수 있다.
추가로, 하향 변환 회로의 T2는 노드의 제1 전압(예를 들어, T2의 게이트에 인가된 전압)이 T2의 쓰레스홀드 전압보다 클 때 T2가 노드의 제1 전압을 전송하기 위해 턴 온(예를 들어, 활성화)될 수 있도록 소스 팔로워 구성으로 구성될 수 있다. 따라서, T2는 T2의 쓰레스홀드 전압에 의해 노드의 제1 전압을 제한하고 감소된 전압을 감지 컴포넌트로 전송할 수 있다. 이와 같이, 노드의 제1 전압은 T2의 쓰레스홀드 전압을 선택함으로써 감지 컴포넌트의 동작 전압 내에 있는 전압으로 감소될 수 있다.
T1은 메모리 셀에 저장된 논리 상태에 기초하여 메모리 셀을 (예를 들어, 노드를 통해) 감지 컴포넌트와 결합하도록 선택적으로 활성화될 수 있다 - 예를 들어, T1은 메모리 셀이 "하이" 논리 상태(예를 들어, 논리 상태 "1")를 저장할 때 활성화될 수 있는 반면, T1은 메모리 셀이 "로우" 논리 상태(예를 들어, 논리 상태 "0")를 저장할 때 비활성화된 상태로 남아있을 수 있다. 노드의 전압은 판독 동작 동안 메모리 셀을 논리 상태를 나타낼 수 있다. 추가로, T1이 활성화되면, T2는 노드의 전압을 감지 컴포넌트가 동작하기에 적합할 수 있는 감소된 전압으로 제한(예를 들어, 감소, 하향 변환)할 수 있다. 상기에 설명된 바와 같은 하향 변환 회로의 동작은 감지 컴포넌트의 낮은 동작 전압뿐만 아니라 개선된 감지 마진으로 인해 더 에너지 효율적이고 신뢰할 수 있는 감지 동작을 제공할 수 있다.
상기에 소개된 개시의 특징들은 도 1 내지 3의 맥락에서 아래에 더 설명된다. 그런 다음, 특정 예들이 도 4 내지 5에 설명된다. 본 개시의 이들 및 다른 특징들은 메모리 셀을 감지하는 것에 관한 장치 도면들, 시스템 도면들 및 흐름도들에 의해 더 예시되고 이들에 대해 설명된다.
도 1은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 메모리 어레이(100)의 예를 예시한다. 도 1은 메모리 어레이(100)의 다양한 구성요소들 및 특징들의 예시적인 표현이다. 이와 같이, 메모리 어레이(100)의 구성요소들 및 특징들은 기능적 상호 관계들을 예시하도록 도시되며, 메모리 어레이(100) 내에서 이들의 실제 물리적 위치들을 나타내지 않을 수 있음을 이해해야 한다. 메모리 어레이(100)는 또한 전자 메모리 장치 또는 디바이스로도 불릴 수 있다. 메모리 어레이(100)는 다른 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 일부 경우에, 각 메모리 셀(105)은 절연 재료로서 강유전성 재료를 갖는 커패시터를 포함할 수 있는 강유전성 메모리 셀일 수 있다. 일부 경우에, 커패시터는 강유전성 용기(ferroelectric container)라고 할 수 있다. 각 메모리 셀(105)은 논리 0 및 논리 1로 표시되는, 두 상태들을 저장하도록 프로그래밍될 수 있다. 각 메모리 셀(105)은 서로의 상부에 적층되어 2개의 메모리 셀(145) 데크(deck)들을 생성할 수 있다. 따라서, 도 1의 예는 두 개의 메모리 어레이 데크들을 도시하는 예일 수 있다.
일부 경우에, 메모리 셀들(105)은 둘 이상의 논리 상태들을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 커패시터에 저장할 수 있다; 예를 들어, 충전식 및 비충전식 커패시터는 각각 두 개의 논리 상태들을 나타낼 수 있다. 전하는 컴포넌트 또는 컨덕터 내에 또는 상에 존재하는 전하의 양을 나타낼 수 있다. 일부 경우에, 전하는 메모리 셀(105)의 커패시터에 저장된 논리 상태에 대응될 수 있다. 일부 경우에, 전하는 일부 다른 값 및/또는 컴포넌트에 대응될 수 있다. 본원에 사용된 바와 같이, 전하는 단일 양성자 또는 전자에 의해 운반되는 특정 값으로 제한되지 않는다. DRAM 아키텍처는 일반적으로 이러한 설계를 사용할 수 있으며, 사용되는 커패시터는 절연체로서 상유전체(paraelectric) 또는 선형 분극 특성들을 갖는 유전체 재료를 포함할 수 있다. 반대로, 강유전성 메모리 셀은 절연 물질로서 강유전성 물질을 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 전하의 상이한 레벨들은 상이한 논리 상태들을 나타낼 수 있다. 강유전성 재료들은 비선형 분극 특성들을 가지며; 강유전성 메모리 셀(105)의 일부 세부사항들 및 이점들은 하기에 논의된다.
액세스 동작들로 지칭될 수 있는 판독 및 기록과 같은 동작들은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀들(105)에서 수행될 수 있다. 워드 라인들(110)은 또한 행 라인들, 감지 라인들 및 액세스 라인들로 알려져 있을 수 있다. 디지트 라인들(115)는 또한 비트 라인들, 열 라인들, 액세스 라인들로 알려져 있을 수 있다. 워드 라인들과 비트 라인들 또는 그 유사체들에 대한 참조들은 이해나 동작의 손실 없이 상호 교환 가능하다. 워드 라인들(110) 및 디지트 라인들(115)은 어레이를 생성하기 위해 서로에 대해 수직(또는 거의 수직)일 수 있다. 메모리 셀의 유형(예를 들어, FeRAM, RRAM)에 따라, 예를 들어 플레이트 라인들과 같은 다른 액세스 라인들이 존재할 수 있다. 메모리 디바이스의 정확한 동작은 메모리 셀의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인들에 기초하여 변경될 수 있음을 이해해야 한다.
워드 라인(110) 또는 디지트 라인(115)를 활성화시키거나 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 금속 합금, 카본, 전도성으로 도핑된 반도체들 또는 기타 전도성 재료들, 합금, 화합물 등과 같은 전도성 재료들로 만들어질 수 있다.
메모리 어레이(100)는 2차원(2D) 메모리 어레이 또는 3차원(3D) 메모리 어레이일 수 있다. 3D 메모리 어레이는 서로 위에 형성된 2D 메모리 어레이들을 포함할 수 있다. 이는 2D 어레이들과 비교하여 단일 다이 또는 기판에 배치되거나 생성될 수 있는 다수의 메모리 셀들을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다 할 수 있다. 메모리 어레이(100)는 임의 개수의 레벨들을 포함할 수 있다. 각 레벨은 메모리 셀들(105)이 각 레벨에 걸쳐 서로 대략 정렬될 수 있도록 정렬되거나 위치될 수 있다. 메모리 셀들(105)의 각 행은 단일 워드 라인(110)에 연결될 수 있고, 메모리 셀들(105)의 각 열은 단일 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화함(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함)으로써, 단일 메모리 셀(105)이 그들의 교차점에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 판독하거나 기록하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로 지칭될 수 있다.
일부 아키텍처에서, 메모리 셀의 논리 저장 장치, 예를 들어, 커패시터는 선택기 장치에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택기 장치에 연결될 수 있으며 선택기 장치를 제어할 수 있다. 예를 들어, 선택기 장치는 트랜지스터(예를 들어, 박막 트랜지스터(TFT))일 수 있으며, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화시키는 것을 통해 메모리 셀(105)의 커패시터와 그에 대응되는 디지트 라인(115) 사이에 전기적 연결 또는 폐쇄 회로가 생성된다. 그런 다음 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다. 추가로, 도 2에서 하기에 설명된 바와 같이, 강유전성 메모리 셀들의 액세스 동작은 강유전성 메모리 셀의 노드, 즉 플레이트 라인을 통한 셀 플레이트 노드에 대한 추가 연결을 필요로 할 수 있다. 일부 경우에, 디지트 라인(115)은 판독 동작 동안 프리 차지될 수 있다. 이후, 워드 라인(110)은 디지트 라인(115)을 프리 차지한 후 메모리 셀(105)을 디지트 라인(115)과 결합하도록 활성화될 수 있다. 일부 경우에, 전하는 워드 라인(110)을 활성화시키는 것에 기초하여 판독 동작 동안 전하와 연관된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀(105)과 감지 컴포넌트(예를 들어, 감지 컴포넌트(125)) 사이에서 전송될 수 있다. 일부 경우에, 메모리 셀(105)에 저장된 논리 상태는 회로를 통해 전송된 전하에 기초하여 결정될 수 있다.
메모리 셀들(105)에 액세스하는 것은 행(row) 디코더(120)와 열(column) 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 컨트롤러(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킬 수 있다. 마찬가지로, 열 디코더(130)는 메모리 컨트롤러(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화시킬 수 있다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(110), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 따라 다를 수 있다. 따라서, 워드 라인(110)과 디지트 라인(115)인, 예를 들어 WL_2과 DL_3를 활성화시킴으로써, 그 교차점에 있는 메모리 셀(105)이 액세스될 수 있다. 추가로, 강유전성 메모리 셀들의 액세스 동작은 플레이트 라인 디코더와 연관된 메모리 셀(105)에 대한 대응되는 플레이트 라인을 활성화시킬 필요가 있을 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 강유전성 커패시터는 대응되는 디지트 라인(115) 상으로 방전될 수 있다. 강유전성 커패시터를 방전시키는 것은 강유전성 커패시터에 바이어스 또는 전압을 인가함으로써 발생할 수 있다. 상기 방전은 감지 컴포넌트(125)가 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압과 비교될 수 있는 디지트 라인(115)의 전압의 변화를 야기할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 더 높은 전압을 갖는 경우, 감지 컴포넌트(125)는 메모리 셀(105)에 저장된 상태가 논리 1이라고 결정할 수 있으며 그 반대의 경우도 마찬가지이다. 감지 컴포넌트(125)는, 래칭(latching)으로 지칭될 수 있는, 신호들의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 그런 다음, 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 그와 전자 통신될 수 있다.
일부 경우에, 회로는 메모리 셀(105)과 감지 컴포넌트(125) 사이에 배치될 수 있다. 회로는 판독 동작 동안 감지 컴포넌트(125)를 메모리 셀(105)와 선택적으로 결합시키고, 판독 동작 동안 메모리 셀(105)로부터 수신된 신호를 선택적으로 하향 변환시키도록 구성될 수 있다. 회로의 제1 스위칭 컴포넌트는 메모리 셀(105)에 저장된 특정 논리 상태들에 대해 메모리 셀(105)에 저장된 논리 상태에 기초하여 그들 간에 전하를 전송하기 위해 감지 컴포넌트(125)를 메모리 셀(105)과 선택적으로 결합시킬 수 있다. 추가로, 회로의 제2 스위칭 컴포넌트는 메모리 셀(105)에 저장된 특정 논리 상태들에 대해 판독 동작 동안 감지 컴포넌트(125)에 대한 전하와 연관된 전압을 감소시킬 수 있다.
메모리 셀(105)은 관련 워드 라인(110)과 디지트 라인(115)을 유사하게 활성화시킴으로써 설정되거나 기록될 수 있다 - 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어, 입력/출력(135)을 받아들일 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터에 걸쳐 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 하기에 더욱 자세하게 논의된다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있으며, 메모리 셀(105)에 대한 원래의 논리 상태로 되돌리도록 재기록(re-write) 또는 새로 고침(refresh) 동작들이 수행될 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있어, 저장된 논리 상태를 손상시킬 수 있다. 그래서 논리 상태는 감지 동작 후 다시 기록될 수 있다. 추가로, 단일 워드 라인(110)을 활성화시키는 것은 행의 모든 메모리 셀들(105)이 방전될 수 있다; 따라서, 행의 몇몇 또는 모든 메모리 셀들(105)은 재기록될 필요가 있을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처들에서, 메모리 셀들은 이들이 외부 전원에 의해 주기적으로 새로 고침(refreshed)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어, 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스들의 새로 고침 비율은 상대적으로 높을 수 있으며, 예를 들어 DRAM 어레이의 경우 초당 수십 번의 새로 고침 동작들로 인해 상당한 전력 소비가 발생할 수 있다. 메모리 어레이들이 점점 커짐에 따라, 증가된 전력 소모는 특히 배터리와 같은 유한 전원에 의존하는 모바일 장치의들 경우, 메모리 어레이들(예를 들어, 전원 공급 장치들, 열 생성, 재료 제한)의 배치 또는 동작을 제한할 수 있다. 하기에 논의된 바와 같이, 강유전성 메모리 셀들(105)은 다른 메모리 아키텍처들에 비해 향상된 성능을 초래할 수 있는 유익한 특성들을 가질 수 있다.
메모리 컨트롤러(140)는 다양한 컴포넌트들, 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)를 통해 메모리 셀들(105)의 동작(예: 판독, 기록, 재기록, 새로 고침, 방전)을 제어할 수 있다. 일부 경우, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 컨트롤러(140)와 같은 장소에 배치될 수 있다. 메모리 컨트롤러(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 컨트롤러(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 예를 들어, 이는 하나 이상의 메모리 셀들(105)에 액세스한 후 워드 라인(110) 또는 디지트 라인(115)에 방전 전압들을 인가할 수 있다.
일부 경우에, 메모리 컨트롤러(140)는 판독 동작의 다양한 위상들을 제어할 수 있다. 일부 경우에, 메모리 컨트롤러(140)는 선택된 디지트 라인(115)를 프리 차징하는 것 및 디지트 라인(115)를 프리 차징한 후 메모리 셀(105)을 디지트 라인(115)과 결합시키기 위해 워드 라인(110)을 활성화시키는 것과 연관된 타이밍들을 제어할 수 있다. 일부 경우에, 메모리 컨트롤러(140)는 판독 동작 동안 전송된 전하와 연관된 전압을 감소시키도록 구성된 회로(예를 들어, 하향 변환 회로)를 통해 메모리 셀(105)과 감지 컴포넌트(예를 들어, 감지 컴포넌트(125)) 사이에서 전하를 전송하는 것을 제어할 수 있다. 일부 경우에, 메모리 컨트롤러(140)는 디지트 라인을 제1 노드와 결합시키는 것에 기초하여 회로의 제1 스위칭 컴포넌트의 게이트를 제2 전압으로 바이어싱할 수 있다. 일부 경우에, 메모리 컨트롤러(140)는 회로를 통해 전송된 전하에 기초하여 메모리 셀에 저장된 논리 상태를 결정할 수 있다.
일반적으로, 본원에 논의된 인가된 전압 또는 전류의 크기, 형태 또는 지속시간은 조정되거나 달라질 수 있으며, 메모리 어레이(100)을 구동하는데 있어 논의된 다양한 동작들에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내에서 하나, 다수 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀(105) 그룹이 단일 논리 상태로 설정되거나 재설정되는 액세스(또는 기록 또는 프로그램) 동작 동안 동시에 액세스될 수 있다. 메모리 디바이스의 정확한 동작은 메모리 셀의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인들에 기초하여 변경될 수 있음을 이해해야 한다. 다른 액세스 라인들, 예를 들어 플레이트 라인들이 존재할 수 있는 일부 예들에서, 워드 라인 및 디지트 라인과 협력하는 플레이트 라인은 메모리 어레이의 특정 메모리 셀(105)에 액세스하기 위해 활성화될 필요가 있을 수 있다. 메모리 디바이스의 정확한 동작은 메모리 셀의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인들에 기초하여 달라질 수 있음을 이해해야 한다.
도 2는 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 회로(200)의 예를 예시한다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a) 및 감지 컴포넌트(125-a)를 포함하며, 이는 도 1을 참조하여 설명된 바와 같이, 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 컴포넌트(125)의 예들일 수 있다. 메모리 셀(105-a)은 제1 플레이트, 셀 플레이트(230) 및 제2 플레이트, 셀 바닥(215)을 갖는 커패시터(205)와 같은, 논리 저장 컴포넌트를 포함할 수 있다. 셀 플레이트(230)와 셀 바닥(215)은 그들 사이에 위치된 강유전성 물질을 통해 용량 결합될 수 있다. 셀 플레이트(230) 및 셀 바닥(215)의 방향은 메모리 셀(105-a)의 동작을 변경하지 않고 플립될 수 있다. 회로(200)는 또한 선택기 장치(220) 및 기준 라인(225)을 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있으며 셀 바닥(215)은 디지트 라인(115-a)을 통해 액세스될 수 있다. 상기에 설명된 바와 같이, 커패시터(205)를 충전 또는 방전시킴로써 다양한 상태들이 저장될 수 있다.
회로(200)에 나타낸 다양한 요소들을 동작시킴으로써 커패시터(205)의 저장된 상태가 판독되거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신될 수 있다. 예를 들어, 커패시터(205)는 선택기 장치(220)가 비활성화될 때 디지트 라인(115-a)으로부터 절연될 수 있으며, 커패시터(205)는 선택기 장치(220)가 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 선택기 장치(220)를 활성화시키는 것은 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택기 장치(220)는 트랜지스터(예를 들어, 박막 트랜지스터(TFT))이고, 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어되며, 여기서 전압 크기는 트랜지스터의 쓰레스홀드 전압 크기보다 크다. 워드 라인(110-a)은 선택기 장치(220)을 활성화시킬 수 있다; 예를 들어, 워드 라인(110-a)에 인가된 전압이 트랜지스터 게이트에 인가되어, 커패시터(205)를 디지트 라인(115-a)과 연결한다.
일부 경우에, 디지트 라인(115-a)은 판독 동작 동안 프리 차지될 수 있다. 이후, 워드 라인(110-a)은 메모리 셀(105-a)을 프리 차지된 디지트 라인(115-a)과 결합시키도록 바이어싱될 수 있다. 메모리 셀(105-a)을 프리 차지된 디지트 라인(115-a)과 결합시키는 것은 메모리 셀(105-a)과 프리 차지된 디지트 라인(115-a)과 결합되는 제1 노드(예를 들어, 노드 A) 사이에서 전하를 전송할 수 있다. 일부 경우에, 전하의 전압을 제한하도록 구성된 회로(예를 들어, 하향 변환 회로)는 제1 노드와 감지 컴포넌트(125-a) 사이에 배치될 수 있다. 일부 경우, 회로는 제1 노드와 결합된 제1 스위칭 컴포넌트 및 제1 스위칭 컴포넌트와 감지 컴포넌트(125-a)와 결합된 제2 스위칭 컴포넌트를 포함하며, 제2 스위칭 컴포넌트의 게이트는 제1 노드에 전기적으로 연결된다. 일부 경우에, 회로의 제1 스위칭 컴포넌트는 하이 논리 상태를 나타내는 제1 전하를 제1 노드로 전송하는 메모리 셀에 기초하여 감지 컴포넌트(125-a)를 제1 노드와 선택적으로 결합시키도록 구성된다. 일부 경우에, 회로의 제2 스위칭 컴포넌트는 판독 동작 동안 감지 컴포넌트에 대한 제1 전하와 연관된 전압을 감소시키도록 구성된다.
다른 예들에서, 선택기 장치(220) 및 커패시터(205)의 위치들은 선택기 장치(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고 커패시터(205)가 디지트 라인(115-a)과 선택기 장치(220)의 다른 단자 사이에 있도록 스위칭될 수 있다. 이 예에서, 선택기 장치(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작들에 대한 대체 타이밍 및 바이어싱과 연관될 수 있다.
커패시터(205)의 플레이트들 사이의 강유전성 물질로 인해, 그리고 하기에 더 상세히 논의되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)과의 연결 시 방전되지 않을 수 있다. 한 방식에서, 강유전성 커패시터(205)에 의해 저장된 논리 상태를 감지하기 위해, 워드 라인(110-a)은 메모리 셀(105-a)을 선택하도록 바이어스될 수 있고 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우에, 디지트 라인(115-a)은 플레이트 라인 (210)및 워드 라인(110-a)을 바이어싱하기 전에 "플로팅(floating)"으로 지칭될 수 있는 가상 접지된 다음, 가상 접지로부터 절연된다. 플레이트 라인(210)을 바이어싱하는 것을 통해 커패시터(205)에 걸친 전압차(예를 들어, 플레이트 라인(210) 전압 마이너스 디지트 라인(115-a) 전압)가 발생할 수 있다. 전압차는 커패시터(205)에 저장된 전하의 변화를 초래할 수 있으며, 여기서 저장된 전하의 변화의 크기는 커패시터(205)의 초기 상태 - 예를 들어, 초기 상태가 논리 1로 저장되었는지 또는 논리 0으로 저장되었는지에 따라 달라질 수 있다. 이는 커패시터(205)에 저장된 전하에 기초하여 디지트 라인(115-a)의 전압의 변화를 야기할 수 있다. 셀 플레이트(230)에 대한 전압을 변화시킴으로써 메모리 셀(105-a)의 동작은 "움직이는 셀 플레이트"로 지칭될 수 있다.
디지트 라인(115-a)의 전압 변화는 고유 커패시턴스에 따라 달라질 수 있다. 즉, 전하가 디지트 라인(115-a)을 통과함에 따라, 일부 한정된 전하가 디지트 라인(115-a)에 저장될 수 있으며, 그 결과 발생되는 전압은 고유 커패시턴스에 따라 달라질 수 있다. 고유 커패시턴스는 디지트 라인(115-a)의 치수들을 포함하는 물리적 특성들에 따라 달라질 수 있다. 디지트 라인(115-a)은 디지트 라인(115-a)이 무시할 수 없는 커패시턴스(예를 들어, 피코 패러드(pF) 정도)를 초래하는 길이를 가질 수 있도록 많은 메모리 셀들(105)을 연결할 수 있다. 그런 다음, 디지트 라인(115-a)의 결과적인 전압은 메모리 셀(105-a)의 저장된 논리 상태를 결정하기 위해 감지 컴포넌트(125-a)에 의해 기준 전압(예를 들어, 기준 라인(225)의 전압)과 비교될 수 있다. 다른 감지 프로세스들이 사용될 수 있다.
감지 컴포넌트(125-a)는, 래칭(latching)으로 지칭될 수 있는, 신호들의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 감지 컴포넌트(125-a)는, 기준 전압일 수 있는, 디지트 라인(115-a)과 기준 라인(225)의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 상기 비교에 기초하여 더 높거나(예를 들어, 양) 또는 더 낮은(예를 들어, 음 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 기준 라인(225)보다 높은 전압을 갖는 경우, 감지 증폭기 출력은 양의 공급 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기는 공급 전압으로 디지트 라인(115-a)을 추가로 구동시킬 수 있다. 그런 다음, 감지 컴포넌트(125-a)는, 메모리 셀(105-a))의 저장된 상태를 예를 들어, 논리 '1'로 결정하는데 사용될 수 있는, 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있다. 대안으로, 디지트 라인(115-a)이 기준 라인(225)보다 작은 전압을 갖는 경우, 감지 증폭기 출력은 음의 전압 또는 접지 전압으로 구동될 수 있다. 감지 컴포넌트(125-a)는 메모리 셀(105-a)의 저장된 상태를 예를 들어, 논리 '0'으로 결정하기 위해 감지 증폭기 출력을 마찬가지로 래칭할 수 있다. 그런 다음, 래칭된 메모리 셀(105-a)의 논리 상태는 예를 들어, 도 1을 참조하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
일부 경우에, 감지 컴포넌트(125-a)는 메모리 셀(105-a)과 연관된 제2 전압보다 낮은 제1 전압에서 동작하도록 구성될 수 있다. 예를 들어, 메모리 셀(105-a)은 제1 전압보다 큰 판독 동작 동안 노드 A에서 신호를 발생시키도록 구성될 수 있다. 더 낮은 동작 전압은 감지 컴포넌트(125-a)의 다양한 트랜지스터들 또는 증폭기들에 대해 더 얇은 게이트 산화물을 사용하는 것을 가능하게 할 수 있다. 더 얇은 게이트 산화물을 사용하는 트랜지스터들 또는 증폭기들은 더 적은 전력 소모 외에도 (예를 들어, 감지 노드와 기준 노드 간의 더 나은 매칭 특성들로 인한) 더 간단한 감지 동작을 제공할 수 있다. 게다가, 더 낮은 동작 전압은 메모리 셀(105-a)과 관련된 제2 전압에서 동작하도록 구성되는 다양한 감지 컴포넌트들과 비교하여 다양한 회로 컴포넌트들을 배치하는 것과 관련된 측면 물리적 치수들(예를 들어, 트랜지스터의 게이트 길이, 절연을 위한 공간)을 줄임으로써 감지 컴포넌트(125-a)에 의해 차지되는 영역의 스케일링을 용이하게 할 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압이 커패시터(205)에 걸쳐 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택기 장치(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화될 수 있다. 전압은 (플레이트 라인(210)을 통한) 셀 플레이트(230) 및 (디지트 라인(115-a)을 통한) 셀 바닥(215)의 전압을 제어함으로써 커패시터(205)에 걸쳐 인가될 수 있다. 논리 0을 기록하기 위해, 셀 플레이트(230)는 높게 취해질 수 있으며, 즉 양의 전압이 플레이트 라인(210)에 인가될 수 있고, 셀 바닥(215)은 예를 들어 사실상 접지되거나 음의 전압을 디지트 라인(115-a)에 인가하는 것과 같이 낮게 취해질 수 있다. 셀 플레이트(230)가 로우(low)가 되고 셀 바닥(215)이 하이가 되는 논리 1을 기록하기 위해 반대 프로세스가 수행될 수 있다.
도 3은 본 개시의 실시예들에 따른 메모리 셀의 감지를 지원하는 강유전성 메모리 셀에 대한 히스테리시스 곡선들(300-a 및 300-b)로 된 비선형 전기적 특성들의 예를 예시한다. 히스테리시스 곡선들(300-a 및 300-b)은 각각 예시적인 강유전성 메모리 셀 기록 및 판독 프로세스를 예시한다. 히스테리시스 곡선들(300)은 전압차 V의 함수로서 강유전성 커패시터(예를 들어, 도 2의 커패시터(205))에 저장된 전하 Q를 도시한다.
강유전성 물질은 자발적인 전기 분극을 특징으로 하며, 즉 전기장이 없는 경우에도 0이 아닌 전기 분극을 유지한다. 예시적인 강유전성 물질들은 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 지르콘산 티탄산 납(PZT) 및 탄탈 산 스트론튬 비스무트(SBT)를 포함한다. 본원에 설명된 강유전성 커패시터들은 이들 또는 다른 강유전성 재료들을 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 물질의 표면에서 순 전하를 생성하고 커패시터 단자들을 통해 반대 전하를 끌어당긴다. 따라서, 전하는 강유전성 재료와 커패시터 단자들의 인터페이스에 저장된다. 전기 분극은 외부에서 인가되는 전계가 없는 경우 비교적 장기간 동안 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 사용되는 커패시터들와 비교하여 전하 누설이 크게 감소될 수 있다. 이는 일부 DRAM 아키텍처들에 대해 상기에 설명된 바와 같이 새로 고침 동작들을 수행할 필요성을 줄일 수 있다.
히스테리시스 곡선들(300-a 및 300-b)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예를 들어, 강유전성 재료가 음의 분극을 갖는 경우, 양전하가 단자에 축적된다. 마찬가지로, 강유전성 재료가 양의 분극을 갖는 경우, 음전하가 단자에 축적된다. 추가로, 히스테리시스 곡선들(300)의 전압들은 커패시터에 걸친 전압차를 나타내며 방향성이 있음을 이해해야 한다. 예를 들어, 양의 전압은 문제의 단자(예를 들어, 셀 플레이트(230))에 양의 전압을 인가하고 접지(또는 거의 제로 볼트(0V))에서 제2 단자(예를 들어, 셀 바닥(215))를 유지함으로써 실현될 수 있다. 음의 전압은 문제의 단자를 접지에서 유지하고 양의 전압을 제2 단자에 인가함으로써 적용될 수 있다 - 즉, 양의 전압들은 문제의 단자를 음으로 분극되도록 인가될 수 있다. 마찬가지로, 히스테리시스 곡선들(300-a 및 300-b)에 표시된 전압차를 생성하기 위해 2개의 양의 전압드, 2개의 음의 전압들 또는 양과 음의 전압들의 임의 조합이 적절한 커패시터 단자들에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 재료는 전압차가 0인 양 또는 음의 분극을 유지하여, 두 개의 가능한 전하 상태들, 전하 상태(305) 및 전하 상태(310)를 초래할 수 있다. 도 3의 예에 따르면, 전하 상태(305)는 논리 0을 나타내고, 전하 상태(310)는 논리 1을 나타낸다. 일부 예들에서, 각 전하 상태들의 논리 값들은 메모리 셀을 동작시키는 다른 방식들을 수용하기 위해 반전될 수 있다.
논리 0 또는 1은 강유전성 재료의 전기 분극, 및 이에 따라 전압을 인가함으로써 커패시터 단자들의 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터에 걸쳐 순 양의 전압 (315)을 인가하는 것은 전하 상태(305-a)에 도달될 때까지 전하 축적이 발생된다. 전압(315) 제거 시, 전하 상태(305-a)는 제로 전압에서 전하 상태(305)에 도달될 때까지 경로(320)를 따라 간다. 마찬가지로, 전하 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되며, 이는 전하 상태(310-a)를 초래한다. 음의 전압(225) 제거 후, 전하 상태(310-a)는 제로 전압에서 전하 상태(310)에 도달될 때까지 경로(330)를 따른다. 전하 상태들(305-a 및 310-a)은 또한 잔여 분극(Pr) 값들, 즉 외부 바이어스(예를 들어, 전압)를 제거 시 남아있는 분극(또는 전하)으로 지칭될 수 있다. 보자 전압(coercive voltage)은 전하(또는 분극)가 0인 전압이다.
강유전성 커패시터의 저장된 상태를 판독하나 감지하기 위해, 전압이 커패시터에 걸쳐 인가될 수 있다. 이에 응답하여, 저장 전하 Q, 변화 및 변화 정도는 초기 전하 상태에 따라 달라진다 - 즉, 최종 저장 전하(Q)는 전하 상태(305-b 또는 310-b)가 초기에 저장되었는지 여부에 따라 달라진다. 예를 들어, 히스테리시스 곡선(300-b)은 두 개의 가능한 저장된 전하 상태들(305-b 및 310-b)을 예시한다. 값(335)은 도 2를 참조하여 설명된 바와 같이 커패시터에 걸쳐 인가될 수 있다. 다른 경우에, 고정 전압이 셀 플레이트에 인가될 수 있으며, 양의 전압으로 도시되었지만 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 전하 상태(305-b)는 경로(340)를 따를 수 있다. 마찬가지로, 전하 상태(310-b)가 초기에 저장된 경우, 이는 경로(345)를 따른다. 전하 상태(305-c) 및 전하 상태(310-c)의 최종 위치는 특정 감지 방식 및 회로부를 포함한 여러 요인들에 따라 달라진다.
일부 경우에, 최종 전하는 메모리 셀에 연결된 디지트 라인의 고유 커패시턴스에 따라 달라질 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 고유 커패시턴스로 인해 상승할 수 있다. 따라서 감지 컴포넌트에서 측정된 전압은 전압(335)과 같지 않을 수 있으며, 대신 디지트 라인의 전압에 의존할 수 있다. 일부 경우에, 디지트 라인은 커패시터가 판독 동작 동안 디지트 라인에 전기적으로 연결되기 전에 프리 차지될 수 있다. 따라서, 히스테리시스 곡선(300-b)에서 최종 전하 상태들(305-c 및 310-c)의 위치는 디지트 라인의 커패시턴스에 의존할 수 있으며, 로드 라인 분석을 통해 결정될 수 있다 - 즉, 전하 상태들(305-c 및 310-c)은 디지트 라인 커패시턴스에 대해 정의될 수 있다. 그 결과, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있으며 커패시터의 초기 상태에 따라 달라질 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터에 걸친 제1 전압인 전압(350) 또는 전압(355) 간 차이 - 즉, (전압(335) - 전압(350)) 또는 (전압(335) - 전압(355))일 수 있다. 기준 전압은 저장된 논리 상태를 결정하기 위해 - 즉, 디지트 라인 전압이 기준 전압보다 높거나 낮은 경우 그 크기가 2개의 가능한 디지트 라인 전압들 중 2개의 가능한 전압들 사이에 있도록 생성될 수 있다. 예를 들어, 기준 전압은 두 개의 양들, 즉 (전압(335) -전압(350)) 및 (전압(335) -전압(355))의 평균일 수 있다. 감지 컴포넌트에 의한 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮도록 결정될 수 있으며, 강유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다.
일부 경우에, 디지트 라인과 감지 컴포넌트 사이에 배치된 회로는 디지트 라인 전압을 감지 컴포넌트의 동작 전압 내에 있는 제2 전압으로 감소시키도록 구성될 수 있다. 일부 경우에, 감지 컴포넌트는 전력 소모를 줄이고 감지 특성들을 개선하기 위해 박막 게이트 산화물을 사용하여 제조된 다양한 트랜지스터들 및 증폭기들을 포함할 수 있다. 일부 경우에, 회로의 제1 스위칭 컴포넌트는 강유전성 메모리 셀에 저장된 논리 상태에 기초하여 감지 컴포넌트를 디지트 라인과 선택적으로 결합하도록 구성된다. 추가로, 회로의 제2 스위칭 컴포넌트는 디지트 라인 전압을 제2 전압으로 제한(예를 들어, 감소, 하향 변환)하도록 구성될 수 있다.
상기에 논의된 바와 같이, 강유전성 커패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 논리 상태를 저하시키거나 파괴시킬 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후 초기 논리 상태를 유지할 수 있다. 예를 들어, 전하 상태(305-b)가 저장되면, 전하 상태는 판독 동작 동안 전하 상태(305-c)에 대한 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 전하 상태는 반대 방향으로 경로(340)를 따름으로써 초기 전하 상태(305-b)로 리턴될 수 있다.
도 4는 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 회로(400)의 예를 예시한다. 회로(400)는 메모리 셀의 감지를 용이하게 하기 위해 협력하는 몇몇 회로 컴포넌트들을 강조하도록 단순화된 회로 구성을 예시한다. 회로(400)는 하향 변환 회로(410)을 포함하며, 이는 감지 컴포넌트(125-b)와 다른 감지 회로(420) 사이에 배치된다. 감지 컴포넌트(125-b)는 도 1 및 2를 참조하여 설명된 감지 컴포넌트(125 또는 125-a)의 예 또는 그 일부일 수 있다. 추가로, 감지 회로(420)는 메모리 셀(105-b)과 결합되도록 구성될 수 있다. 메모리 셀(105-b)은 도 1 또는 2를 참조하여 설명된 메모리 셀(105 또는 105-a)의 예일 수 있다. 회로(400)는 도 5를 참조하여 설명된 바와 같은 판독 동작 동안 메모리 셀(105-a)에 저장된 논리 상태를 감지하도록 구성될 수 있다.
하향 변환 회로(410)는 판독 동작 동안 메모리 셀(105-b)과 감지 컴포넌트(125-b) 사이에서 전송되는 전하의 전압을 제한하도록 구성될 수 있다. 또한, 하향 변환 회로(410)는 메모리 셀(105-b)에 저장된 논리 상태에 기초하여 메모리 셀(105-b)을 감지 컴포넌트(125-b)(예를 들어, 노드 1을 통해)와 선택적으로 결합하도록 구성될 수 있다. 메모리 셀(105-b)과 감지 컴포넌트(125-b) 사이의 이러한 선택적 결합은 회로(400)를 포함하는 메모리 디바이스의 감지 동작 - 예를 들어, 예를 들어, 판독 동작 동안 더 큰 감지 마진, 더 빠른 감지 동작, 더 적은 전력 소모를 개선할 수 있다. 일부 경우에, 하향 변환 회로(410)는 회로로 지칭될 수 있다.
하향 변환 회로(410)는 T1(예를 들어, 제1 스위칭 컴포넌트) 및 T2(예를 들어, 제2 스위칭 컴포넌트)를 포함할 수 있다. T1은 PMOS FET일 수 있고, T2는 NMOS FET일 수 있다. 일부 경우에, PMOS FET 및 NMOS FET는 직렬 구성으로 배열될 수 있다. 또한, T1은 노드 1(예를 들어, 제1 노드)와 결합될 수 있고, T2는 T1 및 감지 컴포넌트(125-b)와 결합될 수 있으며, T2의 게이트는 노드 1(예를 들어, 제1 노드)와 결합된다. 이와 같이, 감지 회로(420)는 판독 동작 동안 메모리 셀(105-b)과 감지 컴포넌트(125-b) 사이에서 전송되는 전하의 전압을 제한하도록 구성될 수 있다. 일부 경우에, 감지 회로(420)는 회로로 지칭될 수 있다.
T1의 동작(예를 들어, 활성화 또는 비활성화)은 T1의 쓰레스홀드 전압, T1의 게이트(즉, ISObF)에 인가된 전압, 노드 1의 전압 또는 이들의 조합에 의해 결정될 수 있다. T1은 특정 쓰레스홀드 전압을 갖도록 구성될 수 있다. 추가로, ISObF와 연관된 전압 크기들(예를 들어, T1의 게이트에 인가된 전압)은 판독 동작 동안 노드 1에서 설정된 전압에 따라, T1의 특정 쓰레스홀드 전압과 함께, T1을 선택적으로 턴 온(예를 들어, 활성화)시키도록 구성될 수 있다. 판독 동작 동안, 메모리 셀(105-b)은 상기 노드 1과 결합될 수 있으며, 다른 전압들이 메모리 셀(105-b)에 저장된 논리 상태에 기초하여 노드 1에서 설정될 수 있다. 이러한 방식으로, T1은 메모리 셀(105-b)에 저장된 논리 상태에 기초하여 메모리 셀(105-b)을 감지 컴포넌트(125-b)와 결합하도록 선택적으로 턴 온(예를 들어, 활성화)될 수 있다. 예를 들어, T1은 제1 전압이 T1의 게이트에 인가되고 제2 전압(예를 들어, 메모리 셀(105-b)에 저장되는 하이 논리 상태를 나타내는 전하)이 T1의 노드에 인가될 때 활성화되도록 구성될 수 있다. 추가로, T1은 제1 전압이 T1의 게이트에 인가되고 제3 전압(예를 들어, 메모리 셀(105-b)에 저장된 로우 논리 상태를 나타내는 전하)이 T1의 노드에 인가되는 제2 전압보다 낮을 때 비활성화된 상태로 유지되도록 구성될 수 있다.
T2의 동작은 T2의 쓰레스홀드 전압 및 T2의 게이트에 인가된 전압에 의해 결정될 수 있다. T2의 게이트에 인가된 전압은 T2의 게이트가 노드 1에 전기적으로 연결되므로 노드 1의 전압에 대응된다. T2의 동작은 소스 팔로워 구성에서의 NMOS FET의 구성으로 설명될 수 있다. 즉, T2는 T2의 게이트에 인가된 전압(예를 들어, 노드 1에서의 전압)이 T2의 쓰레스홀드 전압보다 클 때 활성화될 수 있다. 다시 말해, T2는 노드 3의 전압이 적어도 T2의 쓰레스홀드 전압만큼 노드 1의 전압보다 낮을 수 있도록 T1과 T2 둘 다 활성화될 때 노드 1의 전압을 제한(예를 들어, 감소, 하향 변환)할 수 있다. T2의 쓰레스홀드 전압은 노드 3의 전압이 감지 컴포넌트(125-b)의 동작 전압 내에 있도록 구성될 수 있다. 일부 경우에, 감지 컴포넌트(125-b)는 메모리 셀(105-b)이 동작하도록 구성되는 제2 전압보다 낮은 제1 전압에서 동작하도록 구성된다.
T1은 메모리 셀(105-b)에 저장된 논리 상태에 기초하여 메모리 셀(105-b)을 (예를 들어, 노드 1을 통해) 감지 컴포넌트(125-b)와 결합하도록 선택적으로 활성화될 수 있다 - 예를 들어, T1은 메모리 셀(105-b)이 "하이" 논리 상태(예를 들어, 논리 상태 "1")를 저장할 때 활성화될 수 있는 반면, T1은 메모리 셀(105-b)이 "로우" 논리 상태(예를 들어, 논리 상태 "0")를 저장할 때 비활성화된 상태로 남아있을 수 있다. T1의 선택적 활성화는 메모리 셀(105-b)에 저장된 논리 상태들과 연관된 전압 레벨들의 큰 차이로 인해 감지 컴포넌트(125-b)의 판독 전압 윈도우(예를 들어, 감지 윈도우)를 개선할 수 있다. 추가로, T1이 활성화되면, T2는 노드 1의 전압을 감지 컴포넌트(125-b)가 동작하기에 적합할 수 있는 제2 전압으로 제한(예를 들어, 감소, 하향 변환)할 수 있다.
일부 경우에, 하향 변환 회로(410)는 T3(예를 들어, 제3 스위칭 컴포넌트)를 포함할 수 있으며, 이는 노드 3에 대한 점선 연결로 표현된다. 점선 연결은 T3가 선택적 컴포넌트일 수 있음을 나타낸다. T3는 감지 컴포넌트(125-b) 및 T2와 결합될 수 있다.
일부 경우에, 감지 컴포넌트(125-b)의 기준 노드(예를 들어, VSAref 신호와 연관된 노드)는 신뢰할 수 있는 기준 전압을 제공하기 위해 추가 컴포넌트(예를 들어, NMOS FET)와 결합될 수 있다. 기준 노드의 전압(예를 들어, VSAref 신호)은 감지 동작 동안 메모리 셀의 논리 상태를 결정하기 위해 노드 3의 전압(예를 들어, 신호 전압)과 비교될 수 있다. 감지 컴포넌트(125-b)의 기준 노드는 도 2를 참조하여 설명된 기준 라인(225)과 연관된 노드의 예일 수 있다. 일부 경우에, 기준 노드의 추가 컴포넌트(예를 들어, NMOS FET)는 추가 기생 요소(예를 들어, NMOS FET와 관련된 게이트 커패시턴스)를 도입할 수 있다. 따라서, T3는 신뢰할 수 있고 빠른 감지 동작을 가능하게 하기 위해 감지 컴포넌트의 기준 노드의 로드(예를 들어, 용량성 로드)를 매칭하도록 구성될 수 있다.
일부 경우에, T1(예를 들어, ISObF)의 게이트에 인가된 전압은 일정 전압(예를 들어, 0.6V와 1V 사이의 전압)일 수 있으며, T2의 게이트는 인에이블 신호(예를 들어, ISOa)에 결합될 수 있다. 감지 동작의 일부(예를 들어, 도 5를 참조하여 설명된 단계 6) 동안, T2의 게이트에 인가된 인에이블 신호(예를 들어, ISOa)는 T1의 게이트에 인가된 전압(예를 들어, 단계 6 동안 VHSA로 다시 트랜지션하는 것이 아니라, VHSA에서 pPCASCEn으로 전환되는 ISObF)을 토글링하는 대신 T2를 활성화시키도록 토글링(예를 들어, 다시 0V로 트랜지션하는 것이 아니라, 0V에서 1.5V로 트랜지션)할 수 있다. 이와 같이, 인에이블 신호(예를 들어, ISOa)를 토글하는 것과 관련된 전압 변화는 커플링 노이즈로 노드 3에 결합될 수 있다. 일부 경우에, T3의 게이트는 인에이블 신호(예를 들어, ISOa)의 반대 극성을 가질 수 있는 다른 인에이블 신호(예를 들어, ISOaF) - 예를 들어, 감지 동작의 일부 동안 1.5V에서 0V로, 그런 다음 다시 1.5V로 트랜지션하는 ISOaF에 결합될 수 있다. T3는 감지 작동 동안 발생할 수 있는 커플링 노이즈를 감쇠시키기 위해 다른 인에이블 신호(예를 들어, ISOaF)에 의해 제어될 수 있다.
메모리 셀(105-b)은 선택 장치(T8) 및 커패시터(예를 들어, 커패시터(205-a))를 포함할 수 있다. 일부 경우에, 커패시터(예를 들어, 커패시터(205-a))는 강유전성 커패시터의 예일 수 있다. 선택 장치(T8)는 도 2를 참조하여 설명된 선택 장치(220)의 예일 수 있다. 커패시터(205-a)는 도 2를 참조하여 설명된 커패시터(205)의 예일 수 있다. 또한, 메모리 셀(105-b)은 워드 라인(WL)(110-b)과 연관될 수 있다. 워드 라인(110-b)은 도 1 및 2를 참조하여 설명된 워드 라인(110)의 예일 수 있다. 일부 경우에, 커패시터(205-a)는 도 1 및 2를 참조하여 설명된 메모리 셀(105)의 FeRAM 커패시터일 수 있다. 커패시터(205-a)는 논리 상태(예를 들어, 논리 상태 1 또는 논리 상태 0)를 저장할 수 있다. 액세스 동작(예를 들어, 커패시터 (205-a)에 저장된 논리 상태를 판독하기 위한 판독 동작) 동안, 워드 라인(110-b)은 커패시터(205-a)가 디지트 라인(115-b)와 결합될 수 있도록 선택 장치(T8)를 활성화시키기 위해 바이어싱(예를 들어, 선택)될 수 있다. 디지트 라인(115-b)은 도 1 및 2를 참조하여 설명된 디지트 라인(115)의 예일 수 있다. 디지트 라인 선택 신호(예를 들어, 전압 신호(YL))는 디지트 라인(115-b)이 노드 2에 결합될 수 있도록 T9를 활성화시키기 위해 T9의 게이트에 인가될 수 있다.
감지 회로(420)는 판독 동작 동안 신호들의 다양한 타이밍들을 가능하게 할 수 있다. 감지 회로(420)는 트랜지스터들(T4 내지 T7)을 포함할 수 있다. T4는 DL2VSS(예를 들어, T4의 게이트에 인가된 전압)에 대한 응답으로 노드 2를 Vss에 연결하도록 구성될 수 있다. 일부 경우에, Vss는 0V 또는 가상 접지를 나타낼 수 있다. T4가 노드 2를 Vss에 연결한 결과, 노드 2(예를 들어, 노드 2에 연결된 디지트 라인)는 Vss(예를 들어, 0V)로 방전될 수 있다. T5는 DL2VDD1(예를 들어, T5의 게이트에 인가된 전압)에 대한 응답으로서 노드 1을 VDLB 노드에 연결하도록 구성될 수 있다. T5가 노드 1을 VDLB 노드에 연결한 결과, 노드 1은 VDLB 노드의 전압 레벨에 대응되는 전압 레벨로 프리 차지될 수 있다. T6는 DLChF(예를 들어, T6의 게이트에 인가된 전압)에 대한 응답으로 노드 1을 VHSA에 연결하도록 구성될 수 있다. T6가 노드 1을 VHSA에 결결한 결과, 노드 1은 VHSA로 프리 차지될 수 있다. 일부 경우에, T5는 노드 1을 VDLB 노드의 전압 레벨로 프리 차지하도록 활성화될 수 있으며, 그런 다음 T6은 노드 1을 VHSA로 추가로 프리 차지하도록 활성화될 수 있다. T7은 CASCEn(예를 들어, T7의 게이트에 인가된 전압)에 대한 응답으로 노드 1을 노드 2에 연결하도록 구성될 수 있다. T7은 판독 동작의 다양한 단계들 동안 노드 1과 노드 2에서 서로 다른 전압 레벨들을 설정하는 것을 용이하게 할 수 있다.
일부 경우에, 제1 스위칭 컴포넌트(예를 들어, T1)는 메모리 셀(예를 들어, 메모리 셀(105-b))에 저장된 논리 상태에 기초하여 판독 동작 동안 감지 컴포넌트(예를 들어, 감지 컴포넌트(125-b))를 제1 노드(예를 들어, 노드 1)와 선택적으로 결합하도록 구성된다. 일부 경우에, 제1 스위칭 컴포넌트는 메모리 셀이 하이 논리 상태(예를 들어, 논리 상태 "1")를 나타내는 제1 전하를 제1 노드로 전송한 후에 감지 컴포넌트를 제1 노드와 선택적으로 결합하도록 구성된다. 일부 경우에, 제2 스위칭 컴포넌트는 판독 동작 동안 감지 컴포넌트에 대한 전하와 연관된 전압을 감소시키도록 구성된다.
일부 경우에, 제1 스위칭 컴포넌트는 PMOS FET를 포함하고, 제2 스위칭 컴포넌트는 NMOS FET를 포함하며, PMOS FET와 NMOS FET는 직렬 구성으로 배열된다. 일부 경우에, PMOS FET는, 메모리 셀에 저장된 논리 상태와 PMOS FET의 쓰레스홀드 전압에 적어도 부분적으로 기초하여, PMOS FET의 게이트에 인가되는 제2 전압에 응답하여 메모리 셀의 전하를 감지 컴포넌트로 선택적으로 전송하도록 구성된다. 일부 경우에, PMOS FET는 PMOS FET의 게이트에 인가된 제2 전압에 적어도 부분적으로 기초하여, 제3 전압이 제1 노드에 존재할 때 활성화되고, 제4 전압이 제1 노드에 존재할 때 활성화되지 않도록 구성된다. 제1 노드에서의 제3 전압은 메모리 셀의 하이 논리 상태에 대응될 수 있으며, 제1 노드에서의 제4 전압은 메모리 셀의 로우 논리 상태에 대응될 수 있다.
일부 경우에, NMOS FET는 전하와 관련된 전압을 감지 컴포넌트의 동작 전압 내에 있는 제2 전압으로 하향 변환하는 소스 팔로워로 구성되며, 제2 전하와 연관된 전압보다 전압은 NMOS FET의 쓰레스홀드 전압에 대응되는 양만큼 낮다. 일부 경우에, 회로(예를 들어, 하향 변환 회로(410))는 감지 컴포넌트 및 제2 스위칭 컴포넌트와 결합된 제3 스위칭 컴포넌트(예를 들어, T3)를 더 포함하며, 제3 스위칭 컴포넌트는 감지 컴포넌트와 제2 스위칭 컴포넌트 사이의 커플링 노이즈를 감쇠시키도록 구성된다. 일부 경우에, 감지 컴포넌트는 메모리 셀이 동작하도록 구성되는 제2 전압보다 낮은 제1 전압에서 동작하도록 구성된다. 일부 경우에, 회로(예를 들어, 하향 변환 회로(410))는 메모리 셀이 판독 동작 동안 하이 논리 상태(예를 들어, 논리 상태 "1")를 나타내는 제1 전하를 제1 노드에 전송할 때 감지 컴포넌트를 메모리 셀과 결합하도록 구성되며, 회로는 메모리 셀이 판독 동작 동안 로우 논리 상태(예를 들어, 논리 상태 "0")를 나타내는 제2 전하를 제1 노드로 전송할 때 메모리 셀로부터 감지 컴포넌트를 절연시키도록 구성된다.
메모리 셀 감지를 지원하는 판독 동작의 다양한 단계들 동안 하향 변환 회로(410) 및 감지 회로(420)의 동작들을 포함하는 회로(400)의 세부 동작들은 도 5를 참조하여 설명된 바와 같이 더 예시된다.
도 5는 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 타이밍도(500)의 예를 예시한다. 타이밍도(500)는 메모리 셀에 저장된 논리 상태를 감지하기 위해 판독 동작 동안의 절차들을 예시한다. 타이밍도(500)는 메모리 셀의 감지가 수행될 수 있는 방법을 예시하기 위해 도 4를 참조하여 설명된 회로(400)의 컴포넌트들 및 노드들과 관련된 다양한 전압 레벨들(예를 들어, 시간의 함수로서의 전압 신호들)을 도시한다. 도 5에 사용된 시간 및 전압 스케일들은 예시만을 위한 것이며, 일부 경우에는 특정 값들을 정확하게 나타내지 않을 수 있다. 타이밍도(500)는 T4의 게이트에 인가되는 전압(즉, DL2VSS), T5의 게이트에 인가되는 전압(즉, DL2VDD1), T6의 게이트에 인가되는 전압(즉, DLChF), T7의 게이트에 인가되는 전압(즉, CASCEn), T1의 게이트에 인가되는 전압(즉, ISObF), 감지 컴포넌트(125-b)에 인가되는 전압(예를 들어, ARNsa), 워드 라인(110-b)에 인가되는 전압(즉, V_WL), 노드 1의 전압 (즉, V_Node 1), 노드 2의 전압(즉, V_Node 2) 및 노드 3의 전압(즉, V_Node 3)을 포함한다. 일부 경우에, 노드 3의 전압(즉, V_Node 3)은 감지 컴포넌트(125-b)의 기준 전압(예를 들어, VSAref 신호의 기준 전압)과 비교하여 감지 컴포넌트(125-b)의 신호 전압에 대응될 수 있다.
초기 단계(510)(예를 들어, 단계 0) 동안, 노드 1과 노드 2(예를 들어, 디지트 라인(115-b)) 둘 다 Vss로 방전될 수 있다. 일부 경우에, Vss는 0V 또는 가상 접지에 대응된다. 초기 단계(510) 동안, DL2VSS(예를 들어, T4의 게이트에 인가되는 전압)는 T4가 노드 2를 Vss로 방전할 수 있도록 T4를 활성화시키기 위해 VHSA에 있도록 구성될 수 있다. 일부 경우에, VHSA는 2.5V와 3V 사이에 있을 수 있다. 추가로, CASCEn(예를 들어, T7의 게이트에 인가되는 전압)은 T7을 활성화시키기 위해 pCASCEn에 있도록 구성될 수 있다. 일부 경우에, pCASCEn는 2.5V와 3V 사이에 있을 수 있다. T7을 활성화한 결과, T7은 노드 2를 노드 1과 결합시키고, T4는 초기 단계(510) 동안 노드 1을 Vss로 방전시킬 수 있다. 초기 단계(510)는 t0와 t1 사이의 시간 기간에 대응될 수 있다.
시간(t1)에서, 제1 단계(520)(예를 들어, 단계 1)는 회로(400)의 프리 차징이 시작될 수 있는 곳에서 시작할 수 있다. t1에서, DL2VSS(예를 들어, T4의 게이트에 인가되는 전압)는 노드 2의 전압(예를 들어, 디지트 라인(115-b)에 대응된는 전압)이 더 이상 Vss에 연결되지 않도록 T4를 비활성화시키기 위해 Vss로 감소하도록 구성될 수 있다. 제1 단계(520) 동안, T7은 T7이 노드 1과 노드2를 결합하도록 활성화된 상태로 유지한다(예를 들어, CASCEn은 pCASCEn으로 유지한다). 시간(t1)에서, DL2VDD1(예를 들어, T5의 게이트에 인가되는 전압)은 T5을 활성화시키기 위해 VCCP에 있도록 구성될 수 있다. 일부 경우에, VCCP는 3.1V 내지 3.4V 사이에 있을 수 있다. T5를 활성화시킨 결과, T5는 노드 1(및 디지트 라인(115-b)과 결합된 노드 2)을 VDLB 노드의 전압 레벨로 프리 차지한다. 일부 경우에, VDLB 노드의 전압 레벨은 VDD1에 대응되고, VDD1은 1.5와 2V 사이에 있을 수 있다. 따라서, V_Node 2(예를 들어, 노드 2의 전압)는 제1 단계(520) 동안 VDD1으로 상승할 수 있다. 동시에, V_Node 1(노드 1의 전압)도 VDD1으로 상승할 수 있다. 따라서, 노드 1과 노드 2 둘 다 제1 단계(520) 동안 VDD1으로 프리 차지될 수 있다. 제1 단계(520)는 t1과 t2 사이의 시간 기간에 대응될 수 있다.
시간(t2)에서, 제2 단계(530)(예를 들어, 단계 2)는 회로(400)의 프리 차징이 계속되는 곳에서 시작할 수 있다. t2에서, DLChF(예를 들어, T6의 게이트에 인가된 전압)는 T6을 활성화시키기 위해 VHSA에서 Vss로 감소하도록 구성될 수 있다. T6를 활성화시킨 결과, T6는 V_Node 1(예를 들어, 노드 1의 전압)에 예시된 바와 같이 노드 1을 VDD1에서 VHSA로 더 프리 차지할 수 있다. 일부 경우에, pCASCEn(예를 들어, CASCEn 값, T7의 게이트에 인가되는 전압)은 V_Node 2(예를 들어, 노드 2의 전압)가 단계 2 동안 VDD1을 초과하지 않도록 구성될 수 있다. 일부 경우에, T6를 활성화시킨 결과, T6는 노드 1의 커패시터를 VHSA로 프리 차지할 수 있다. 제2 단계(530) 동안, 기준 노드(예를 들어, VSAref 신호와 연관된 노드) 및 감지 컴포넌트(125-b)의 신호 노드(예를 들어, 노드 3과 결합된 노드)는 또한 방전(예를 들어, 리프레시)될 수 있다. 제2 단계(530)는 t2와 t3 사이의 시간 기간에 대응될 수 있다.
시간(t3)에서, 제3 단계(540)(예를 들어, 단계 3)는 워드 라인(110-b)이 메모리 셀(105-b)를 감지 회로(420)와 결합시키도록 바이어싱될 수 있는 곳에서 시작할 수 있다. t3에서, DLChF(예를 들어, T6의 게이트에 인가된 전압)는 T6을 비활성화시키기 위해 VHSA로 다시 가도록 구성될 수 있다. 따라서, 비활성화된 T6는 노드 1 - 이는 제2 단계(530) 동안 VHSA로 프리 차지됨 -을 VHSA로부터 절연시킨다. 추가로, CASCEn는 시간(t3)에서 VDD1으로 감소될 수 있다. 또한, 워드 라인(110-b)은 T8을 활성화시키기 위해 VCCP로 바이어스될 수 있다. 일부 경우에, 워드 라인(110-b)은 기생 요소들(예를 들어, 기생 저항 및 기생 커패시턴스, 이는 이 조합으로 인해 상승하는 데 V_WL에 대한 지연을 초래할 수 있음)과 연관될 수 있으며, V_WL(예를 들어, 워드 라인(110-b)과 연관된 전압)은 도 5에 예시된 바와 같이 상승 시간을 나타낼 수 있다. 일부 경우에, 이러한 상승 시간은 변할 수 있으며, 워드 라인 드라이버(예를 들어, 도 1을 참조하여 설명된 행 디코더(120)와 연관된 워드 라인 드라이버)로부터의 메모리 셀의 특정 물리적 위치에 따라 달라질 수 있다. V_WL은 제3 단계(540)의 끝을 향해 VCCP로 상승할 수 있다. 제3 단계(540)는 t3와 t4 사이의 시간 기간에 대응될 수 있다.
시간(t4)에서, 제4 단계(550)(예를 들어, 단계 4)는 메모리 셀(105-b)과 회로(400)의 나머지 사이에서 차징 공유가 시작될 수 있는 곳에서 시작할 수 있다. 시간(t4)에서, V_WL는 T8을 완전히 활성화시키기 위해 VCCP에 도달할 수 있다. T8을 활성화시킨 결과, T8은 커패시터(205-a)를 디지트 라인(115-b)와 결합시킬 수 있으며, 이는 제1 단계(520) 동안 VDD1으로 프리 차징된 노드 2와 결합된다. 커패시터(205-a)를 프리 차지된 DL115-b와 결합하는 것은 커패시터(205-a)와 프리 차지된 디지트 라인(115-b) 사이의 전하 공유로 인해 노드 2(예를 들어, V_Node 2)에서 전압이 감소될 수 있다. 노드 2(예를 들어, V_Node 2)에서 상이한 전압들은 전하 공유의 결과로서 커패시터(205-a)(예를 들어, 메모리 셀(105-b))에 저장된 논리 상태에 기초하여 발생할 수 있다. 일부 경우에, 커패시터(205-a)의 "하이" 논리 상태(예를 들어, 논리 상태 "1")는 V_ 노드 2(예를 들어, 노드 2와 관련된 전압)에 예시된 바와 같은 제4 단계(550) 끝에서의 커패시터(205-a)의 "로우" 논리 상태(예를 들어, 논리 상태 0)에 대응되는 노드 2의 다른 전압보다 높은 노드 2의 전압을 초래할 수 있다. 제4 단계(550) 동안, T7은 노드 2가 노드 1로부터 절연되는 동안 전하 공유(예를 들어, 커패시터(205-a)의 논리 상태에 기초하여 노드 2의 다른 전압들을 발생함)가 달성될 수 있도록 노드 2를 노드 1로부터 절연시키도록 비활성화된 상태로 유지된다. 제4 단계(550)는 t4와 t5 사이의 시간 기간에 대응될 수 있다.
시간(t5)에서, 제5 단계(560)(예를 들어, 단계 5)가 시작될 수 있으며, 노드 2의 전하는 노드 1과 공유될 수 있다. 시간(t5)에서, CASCEn(예를 들어, T7의 게이트에 인가되는 전압)은 T7을 활성화시키기 위해 pCASCEn를 증가시키도록 구성될 수 있다. T7을 활성화시킨 결과, T7은 노드 1과 노드 2를 결합시킬 수 있다. 노드 1과 노드 2를 결합 시, V_Node 1(예를 들어, 노드 1의 전압 또는 일부 경우에는 노드 1의 커패시터에 걸친 전압)은 감소될 수 있는 반면 V_Node 2(예를 들어, 노드 2의 전압)이 VDD1에 가깝게 증가될 수 있다. 노드 1(예를 들어, V_Node 1)에서의 서로 다른 전압들은 노드 2(예를 들어, V_Node 2)에서의 서로 다른 전압들에 기초하여 발생할 수 있으며, 이는 커패시터(205-a)(예를 들어, 메모리 셀(105-b))에 저장된 논리 상태를 나타낸다. 따라서, 노드 1(예를 들어, V_Node 1)에서의 두 개의 개별 전압 값들은 제5 단계(560)의 끝에서 발생할 수 있으며, 노드 1에서의 두 개의 개별 전압 값들은 커패시터(205-a)에 저장된 논리 상태들에 대응한다. 제5 단계(560)는 t5와 t6 사이의 시간 기간에 대응될 수 있다.
시간(t6)에서, 제6 단계(570)(예를 들어, 단계 6)가 시작될 수 있으며, 감지 컴포넌트는 하향 변환 회로(410)를 사용하여 노드 2의 전하를 샘플링할 수 있다. 시간(t6)에서, ISObF(예를 들어, T1의 게이트에 인가되는 전압)은 pPCASCEn을 감소시키도록 구성될 수 있다. 일부 경우에, pPCASCEn은 0.6V와 1V 사이에 있을 수 있다. 도 4를 참조하여 상기에 논의된 바와 같이, T1은 커패시터(205a)에 저장된 논리 상태에 기초하여 노드 1을 노드 3(예를 들어, 감지 컴포넌트(125-b)의 신호 노드)과 결합시키도록 선택적으로 활성화될 수 있다. 다시 말해, T1은 메모리 셀(105-b)이 "하이" 논리 상태(예를 들어, 논리 상태 "1")를 저장할 때 활성화될 수 있는 반면, T1은 메모리 셀(105-b)이 "로우" 논리 상태(예를 들어, 논리 상태 "0")를 저장할 때 비활성화된 상태로 유지될 수 있다. 또한, T1이 활성화되면, T2는 노드 1의 전압을 감지 컴포넌트(125-b)가 동작하기에 적합할 수 있는 제2 전압(예를 들어, 노드 3의 전압)으로 제한(예를 들어, 감소, 하향 변환)할 수 있다. 따라서, 제 6 단계 (570) 동안 설정된 V_Node 3(예를 들어, 감지 컴포넌트(125-b)의 신호 노드와 결합된 노드 3의 전압)은 커패시터(205-a)(예를 들어, 메모리 셀(105-b))에 저장된 특정 논리 상태를 나타내는 감소된(예를 들어, 하향 변환된) 전압을 나타낼 수 있다. V_Node 3은 VDD2에 대응될 수 있으며, 이는 커패시터(205-a)에 저장된 논리 상태가 "하이" 논리 상태(예를 들어, 논리 상태 "1")에 대응할 때 감지 컴포넌트(125-b)의 동작 전압 이하일 수 있다. 일부 경우에, VDD2는 1V와 1.4V 사이에 있을 수 있다. 제6 단계(570)는 t6와 t7 사이의 시간 기간에 대응될 수 있다.
일부 경우에, T1은 메모리 셀(105-b)에 저장된 논리 상태(예를 들어, "로우" 논리 상태인, 논리 상태 "0")가 T1을 완전히 활성화시키지 못할 때 소량의 전하를 전송할 수 있다. 이러한 소량 전하의 전송은 정상적인 공정 변동들(예를 들어, T1의 쓰레스홀드 전압의 변동들, 커패시터(205a)의 커패시턴스 값의 변동들, 디지트 라인(115-b)과 관련된 기생 커패시턴스의 변동들)에서 비롯될 수 있다. 소량의 전하는 도 5에 예시된 V_Node 3에서 소폭 상승이 발생될 수 있다. 논리 상태 "0"에 대응되는 V_Node 3의 상승은 메모리 셀의 논리 상태를 결정하기 위한 (예를 들어, 신호들의 차이를 검출 및 증폭하는) 래칭 동작 동안 미미할 수 있다.
시간(t7)에서, 제7 단계(580)(예를 들어, 단계 7)가 시작될 수 있다. 시간(t7)에서, ISObF(예를 들어, T1의 게이트에 인가된 전압)는 V_Node 3(예를 들어, Node 3의 전압)이 안정화된 후 T1을 비활성화시키기 위해 VHSA로 증가하도록 구성될 수 있다. 제7 단계(580)는 t7와 t8 사이의 시간 기간에 대응될 수 있다.
시간(t8)에서, 노드 3의 전하를 기준 신호와 비교하기 위해 래칭 동작이 시작될 수 있다(예를 들어, 래치가 실행될 수 있다). 시간(t8)에서, ARNsa(예를 들어, 감지 컴포넌트(125-b)에 인가되는 전압)는 VDD2로 상승하도록 구성될 수 있다. 일부 경우에, ARNsa는 V_Node 3과 기준 전압(예를 들어, VSAref 신호의 기준 전압) 사이의 전압차를 검출하고 증폭하여 메모리 셀(105-b)(예를 들어, 커패시터(205-a))에 저장된 논리 상태 - 예를 들어, 래칭 동작을 결정하기 위해 감지 컴포넌트(125-b)의 일부를 활성화시킬 수 있다. 일부 경우에, t7과 t8 사이의 간격은 매우 짧을 수 있다.
도 6은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 메모리 디바이스의 블록도(600)를 도시한다. 메모리 어레이(100-a)는 전자 메모리 디바이스로 지칭될 수 있으며, 도 1을 참조하여 설명된 메모리 컨트롤러(140) 및 메모리 셀(105)의 예들일 수 있는 메모리 컨트롤러(140-a) 및 메모리 셀(105-c)을 포함한다. 메모리 컨트롤러(140-a)는 바이어싱 컴포넌트(650) 및 타이밍 컴포넌트(655)를 포함할 수 있으며, 도 1을 참조하여 설명된 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다. 메모리 컨트롤러(140-a)는 워드 라인(110-c), 디지트 라인(115-c), 플레이트 라인(210-b) 및 감지 컴포넌트(125-c)와 전자 통신할 수 있으며, 이는 도 1 내지 4를 참조하여 설명된 워드 라인(110), 디지트 라인(115), 플레이트 라인(210) 및 감지 컴포넌트(125)의 예들일 수 있다. 메모리 어레이(100-a)는 또한 기준 컴포넌트(660) 및 래치(665)를 포함할 수 있다. 메모리 어레이(100-a)의 컴포넌트들은 서로 전자 통신할 수 있으며, 도 1 내지 5를 참조하여 설명된 기능들을 수행할 수 있다. 일부 경우에, 기준 컴포넌트(660), 감지 컴포넌트(125-c) 및 래치(665)는 메모리 컨트롤러(140-a)의 컴포넌트들일 수 있다.
메모리 컨트롤러(140-a)는 이러한 다양한 노드들에 전압들을 인가함으로써 워드 라인(110-c), 플레이트 라인(210-b) 또는 디지트 라인(115-c)을 활성화시키도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트(650)는 상기에 설명된 바와 같이 메모리 셀(105-b)을 판독 또는 기록하기 위해 메모리 셀(105-b)을 동작시키기 위한 전압을 인가하도록 구성될 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 도 1을 참조하여 설명된 바와 같은, 행 디코더, 열 디코더 또는 둘 다를 포함할 수 있다. 이는 메모리 컨트롤러(140-a)가 하나 이상의 메모리 셀들(105)에 액세스하도록 할 수 있다. 바이어싱 컴포넌트(650)는 또한 감지 컴포넌트(125-c)에 대한 기준 신호를 생성하기 위해 기준 컴포넌트(660)에 전위들을 제공할 수 있다. 추가로, 바이어싱 컴포넌트(650)는 감지 컴포넌트(125-c)의 동작을 위한 전위들을 제공할 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 판독 동작의 다양한 단계들을 제어할 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 판독 동작 동안 디지트 라인(115-c)을 프리 차지할 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 디지트 라인(115-c)을 프리 차지한 후에 메모리 셀(105-c)을 디지트 라인(115-c)과 결합시키기 위해 워드 라인(110-c)을 활성화시킬 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 워드 라인(110-c)을 활성화시키는 것에 적어도 부분적으로 기초하여, 판독 동작 동안의 전하와 연관된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀(105-c)과 감지 컴포넌트(125-c) 사이에서 전하를 전송할 수 있다. 일부 경우에, 메모리 컨트롤러(140-a)는 상기 회로를 통해 전송되는 전하에 적어도 부분적으로 기초하여 메모리 셀(105-c)에 저장된 논리 상태를 결정할 수 있다.
일부 경우에, 메모리 컨트롤러(140-a)는 타이밍 컴포넌트(655)를 사용하여 그 동작들을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트(655)는 본원에서 논의되는, 판독 및 기록과 같은 메모리 기능들을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하여, 다양한 워드 라인 선택, 디지트 라인 선택, 또는 플레이트 라인 바이어싱의 타이밍을 제어할 수 있다. 일부 경우에, 타이밍 컴포넌트(655)는 바이어싱 컴포넌트(650)의 동작들을 제어할 수 있다.
일부 경우에, 메모리 어레이(100-a)는 기준 컴포넌트(660)를 포함할 수 있다. 기준 컴포넌트(660)는 감지 컴포넌트(125-c)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트들을 포함할 수 있다. 기준 컴포넌트(660)는 기준 신호들을 생성하도록 구성된 회로부를 포함할 수 있다. 일부 경우에, 기준 컴포넌트(660)는 다른 메모리 셀들(105)을 포함할 수 있다. 일부 예들에서, 기준 컴포넌트(660)는 도 3을 참조하여 설명된 바와 같이, 두 개의 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 다른 컴포넌트(660)는 가상 접지 전압(즉, 대략 0V)을 출력하도록 설계될 수 있다.
감지 컴포넌트(125-c)는 (디지트 라인(115-c)을 통한) 메모리 셀(105-c))로부터의 신호와 기준 컴포넌트(660)로부터의 기준 신호를 비교할 수 있다. 그런 다음, 논리 상태 결정 시, 감지 컴포넌트는 메모리 어레이(100-a)가 그 일부인 전자 장치의 동작들에 따라 사용될 수 있는 래치(665)에 출력을 저장할 수 있다. 일부 경우에, 감지 컴포넌트(125-b)는 감지 컴포넌트(125-b)와 연관된 제2 노드(예를 들어, 도 4를 참조하여 설명된 노드 3)에서의 제2 전압(예를 들어, 도 5를 참조하여 설명된 바와 같은 시간(t8) 이후의 V_Node 3)을 설정할 수 있으며, 제2 전압은 메모리 셀(105-c)에 저장된 논리 상태를 나타낸다. 일부 경우에, 감지 컴포넌트(125-b)는 메모리 셀(105-c)이 동작하도록 구성되는 제2 전압보다 낮은 제1 전압에서 동작하도록 구성될 수 있다.
일부 경우에, 전자 메모리 디바이스로 지칭될 수 있는 메모리 디바이스는 디지트 라인 및 워드 라인과 결합된 메모리 셀 및 메모리 어레이와 결합된 컨트롤러를 포함하는 메모리 어레이를 포함할 수 있다. 일부 경우에, 컨트롤러는 판독 동작 동안 디지트 라인을 프리 차지하도록 구성될 수 있으며, 디지트 라인을 프리 차지한 후 메모리 셀을 디지트 라인과 결합하기 위해 워드 라인을 활성화시키고, 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여, 판독 동작 동안 전하와 연관된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀과 컴포넌트 사이에서 전하를 전송하고, 상기 회로를 통해 전송된 전하에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 결정하도록 구성될 수 있다.
도 7은 본 개시의 측면들에 따른 메모리 셀의 감지를 지원하는 메모리 컨트롤러(715)의 블록도(700)를 도시한다. 메모리 컨트롤러(715)는 도 1 및 6을 참조하여 설명된 메모리 컨트롤러(140)의 측면들의 예일 수 있다. 메모리 컨트롤러(715)는 바이어싱 컴포넌트(720), 타이밍 컴포넌트(725), 프리 차징 컴포넌트(730), 감지 컴포넌트(735) 및 하향 변환 컴포넌트(740)를 포함할 수 있다. 이러한 모듈들 각각은 (예를 들어, 하나 이상의 버스들을 통해) 직접 또는 간접적으로 서로 통신할 수 있다.
바이어싱 컴포넌트(720)는 디지트 라인을 프리 자칭한 후 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시킬 수 있다. 일부 경우, 바이어싱 컴포넌트(720)는 디지트 라인을 제1 노드와 결합시키는 것에 기초하여 회로의 제1 스위칭 컴포넌트의 게이트를 제2 전압으로 바이어스할 수 있다. 일부 경우에, 바이어싱 컴포넌트(720)는 메모리 셀이 하이 논리 상태를 저장할 때 제1 스위칭 컴포넌트의 게이트를 제2 전압으로 바이어싱하는 것에 기초하여 감지 컴포넌트를 제1 노드와 결합시키도록 제1 스위칭 컴포넌트를 활성화시킬 수 있다. 일부 경우에, 바이어싱 컴포넌트(720)는 제1 노드를 제1 전압으로 프리 차징하는 것에 기초하여 판독 동작 중 일정시간 동안 제1 노드로부터 디지트 라인을 절연시킬 수 있으며, 여기서 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시키는 것은 제1 노드로부터 디지트 라인을 절연시키는 것에 기초한다.
일부 경우에, 바이어싱 컴포넌트(720)는 워드 라인을 활성화시키는 것에 기초하여 판독 동작 동안 일정시간 이후 디지트 라인을 제1 노드와 재결합시킬 수 있으며, 여기서 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것은 디지트 라인을 제1 노드와 재결합시키는 것에 기초한다. 일부 경우에, 바이어싱 컴포넌트(720)는 워드 라인을 활성화시키는 것에 기초하여 디지트 라인을 제1 전압으로 프리 차지된 제1 노드와 결합시킬 수 있으며, 여기서 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것은 디지트 라인을 제1 노드와 결합시키는 것에 기초한다. 일부 경우에, 바이어싱 컴포넌트(720)는 디지트 라인을 메모리 셀에 저장된 논리 상태를 나타내는 제1 노드에서의 전압을 설정하는 제1 노드와 결합시킬 수 있다.
프리 차징 컴포넌트(730)는 판독 동작 동안 디지트 라인을 프리 차지할 수 있다. 일부 경우에, 프리 차징 컴포넌트(730)는 제1 노드를 프리 차징하는 것에 기초하는 제1 전압으로 프리 차지할 수 있다.
감지 컴포넌트(735)는 워드 라인을 활성화시키는 것에 기초하여, 판독 동작 동안 전하와 관련된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송할 수 있다. 일부 경우에, 감지 컴포넌트(735)는 상기 회로를 통해 전송된 전하에 기초하여 메모리 셀에 저장된 논리 상태를 결정할 수 있다. 일부 경우에, 감지 컴포넌트(735)는 제1 스위치 컴포넌트의 게이트가 메모리 셀이 로우 논리 상태를 저장할 때의 제2 전압으로 바이어싱될 경우 비활성화된 상태로 제1 스위칭 컴포넌트를 유지할 수 있다. 일부 경우에, 감지 컴포넌트(735)는 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것에 기초하여 감지 컴포넌트를 활성화시킬 수 있다. 일부 경우에, 감지 컴포넌트(735)는 감지 컴포넌트를 활성화시키는 것에 기초하여 감지 컴포넌트와 연관된 제2 노드에서의 제2 전압을 설정할 수 있으며, 여기서 제1 전압은 메모리 셀에 저장된 논리 상태를 나타낸다.
일부 경우에, 회로를 통해 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것은 메모리 셀이 판독 동작 동안 하이 논리 상태를 나타내는 제1 전하를 제1 노드에 전송할 때 감지 컴포넌트를 메모리 셀과 결합시키기 위해 회로를 활성화시키는 단계를 더 포함한다. 일부 경우에, 메모리 셀에 저장된 논리 상태를 결정하는 것은 회로를 통해 전송된 전하와 연관된 감소된 전압을 감지 컴포넌트의 기준 전압과 비고하는 것을 더 포함한다.
하향 변환 컴포넌트(740)는 회로의 제2 스위칭 컴포넌트에 의해, 전하와 연관된 전압을 제3 전압으로 하향 변환시킬 수 있으며, 여기서 제3 전압은 전하와 연관된 전압보다 제2 스위칭 컴포넌트의 쓰레스홀드 전압에 대응되는 양만큼 낮다. 일부 경우에, 하향 변환 컴포넌트(740)는 감지 컴포넌트를 메모리 셀과 결합시키기 위해 회로를 활성화시키는 것에 기초하여 감지 컴포넌트에 대한 제1 전하와 연관된 전압을 하향 변환시킬 수 있다.
도 8은 본 개시의 측면들에 따른 메모리 셀을 감지하기 위한 방법(800)을 설명하는 흐름도를 도시한다. 방법(800)의 동작들은 본원에 설명된 바와 같은 메모리 어레이(100) 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(800)의 동작들은 도 1, 6 및 7을 참조하여 설명된 바와 같은 메모리 컨트롤러에 의해 수행될 수 있다. 일부 예들에서, 메모리 어레이(100)는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 어레이(100)는 특수 목적 하드웨어를 사용하여 아래에 설명된 기능들의 측면들을 수행할 수 있다.
805에서, 메모리 어레이(100)는 판독 동작 동안 디지트 라인을 프리 차지할 수 있다. 805의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 805의 동작들의 측면들은 도 6 및 7를 참조하여 설명된 바와 같은 프리 차징 컴포넌트에 의해 수행될 수 있다.
810에서, 메모리 어레이(100)는 디지트 라인을 프리 자칭한 후 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시킬 수 있다. 810의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 810의 동작들의 측면들은 도 6 및 7을 참조하여 설명된 바와 같은 바이어싱 컴포넌트에 의해 수행될 수 있다.
815에서, 메모리 어레이(100)는 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여, 판독 동작 동안 전하와 관련된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송할 수 있다. 815의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 815의 동작들의 측면들은 도 7을 참조하여 설명된 바와 같은 감지 컴포넌트에 의해 수행될 수 있다.
820에서, 메모리 어레이(100)는 상기 회로를 통해 전송되는 전하에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 결정할 수 있다. 820의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 820의 동작들의 측면들은 도 7을 참조하여 설명된 바와 같은 감지 컴포넌트에 의해 수행될 수 있다.
방법(800)을 수행하기 위한 장치가 설명된다. 장치는 판독 동작 동안 디지트 라인을 프리 차징하는 수단, 디지트 라인을 프리 차징한 후 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시키는 수단, 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여, 판독 동작 동안 전하와 연관된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀과 컴포넌트 사이에서 전하를 전송하는 수단, 및 상기 회로를 통해 전송된 전하에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 결정하는 수단을 포함할 수 있다.
방법(800)을 수행하기 위한 또 따른 장치가 설명된다. 장치는 메모리 셀 및 메모리 셀과 전자 통신하는 메모리 컨트롤러를 포함할 수 있으며, 메모리 셀은 판독 동작 동안 디지트 라인을 프리 차지시키고, 디지트 라인을 프리 차징한 후 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시키고, 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여, 판독 동작 동안 전하와 연관된 전압을 감소시키도록 구성된 회로를 통해 메모리 셀과 컴포넌트 사이에서 전하를 전송하고, 상기 회로를 통해 전송된 전하에 적어도 부분적으로 기초하여 메모리 셀에 저장된 논리 상태를 결정하도록 동작 가능하다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 회로의 제1 스위칭 컴포넌트의 게이트를 디지트 라인을 제1 노드와 결합시키는 것에 적어도 부분적으로 기초한 제2 전압으로 바이어싱하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들은 메모리 셀이 하이 논리 상태를 저장할 때 제1 스위칭 컴포넌트의 게이트를 제2 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 제1 노드와 결합시키기 위해 제1 스위칭 컴포넌트를 활성화시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 회로의 제2 스위칭 컴포넌트에 의해 전하와 연관된 전압을 제3 전압으로 하향 변환시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 제3 전압은 전하와 연관된 전하보다 제2 스위칭 컴포넌트의 쓰레스홀드 전압에 대응되는 양만큼 낮을 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 메모리 셀이 로우 논리 상태를 저장할 때 제1 스위칭 컴포넌트의 게이트가 제2 전압으로 바이어싱될 수 있을 경우 비활성화된 상태로 제1 스위칭 컴포넌트를 유지하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들에서, 회로를 통해 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것은 메모리 셀이 판독 동작 동안 하이 논리 상태를 나타내는 제1 전하를 제1 노드로 전송할 때 감지 컴포넌트를 메모리 셀과 결합시키기 위해 회로를 활성화시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 감지 컴포넌트를 메모리 셀과 결합시키기 위해 회로를 활성화시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트에 대한 제1 전하와 연관된 전압을 하향 변환하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들에서, 메모리 셀에 저장된 논리 상태를 결정하는 것은 회로를 통해 전송된 전하와 연관된 감수된 전압을 감지 컴포넌트의 기준 전압과 비교하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 디지트 라인을 프리 차징하는 것에 적어도 부분적으로 기초하여 제1 노드를 제1 전압으로 프리 차징하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들은 제1 노드를 제1 전압으로 프리 차징하는 것에 적어도 부분적으로 기초하여 판독 동작 중 일정 시간 동안 제1 노드로부터 디지트 라인을 절연시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있으며, 메모리 셀을 디지트 라인과 결합시키기 위해 워드 라인을 활성화시키는 것은 제1 노드로부터 디지트 라인을 절연시키는 것에 적어도 부분적으로 기초할 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여 판독 동작 중 일정 시간 후에 디지트 라인을 제1 노드와 재결합시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들은 디지트 라인을 워드 라인을 활성화시키는 것에 적어도 부분적으로 기초하여 제1 전압을 프리 차지할 수 있는 제1 노드와 결합시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법(800) 및 장치의 일부 예들은 디지트 라인을 메모리 셀에 저장된 논리 상태를 나타내는 제1 노드의 전압을 설정하는 제1 노드와 결합시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치는 메모리 셀과 감지 컴포넌트 사이에서 전하를 전송하는 것에 적어도 부분적으로 기초하여 감지 컴포넌트를 활성화시키기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다. 상기에 설명된 방법(800) 및 장치의 일부 예들은 감지 컴포넌트를 활성화시키는 것에 적어도 부분적으로 기초하여 감지 컴포넌트와 연관된 제2 노드의 제2 전압을 설정하기 위한 프로세스들, 특징들, 수단들 또는 인스트럭션들을 더 포함할 수 있다.
상기에 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 아니면 수정될 수 있으며 다른 구현예들이 가능하다는 것에 유의해야 한다. 게다가, 둘 이상의 방법들로부터의 특징들이 조합될 수 있다.
장치가 설명된다. 장치는 논리 상태를 저장하도록 구성된 메모리 셀, 판독 동작 동안 메모리 셀에 저장된 논리 상태를 결정하도록 구성된 감지 컴포넌트, 및 제1 노드와 결합된 제1 스위칭 컴포넌트 및 제1 스위칭 컴포넌트와 감지 컴포넌트에 결합된 제2 스위칭 컴포넌트를 포함하는 회로를 포함할 수 있으며, 제2 스위치 컴포넌트의 게이트는 제1 노드와 결합되며, 회로는 판독 동작 동안 메모리 셀과 감지 컴포넌트 사이에 전송되는 전하의 전압을 제한하도록 구성된다.
일부 예들에서, 제1 스위칭 컴포넌트는 메모리 셀에 저장된 논리 상태에 적어도 부분적으로 기초하여 판독 동작 동안 감지 컴포넌트를 제1 노드와 선택적으로 결합시키도록 구성된다. 일부 예들에서, 제1 스위칭 컴포넌트는 메모리 셀이 하이 논리 상태를 나타내는 제1 전하를 제1 노드로 전송한 후 감지 컴포넌트를 제1 노드와 선택적으로 결합시키도록 구성된다. 일부 예들에서, 제2 스위칭 컴포넌트는 판독 동작 동안 감지 컴포넌트에 대한 전하와 연관된 전압을 감소시키도록 구성된다.
일부 예들에서, 제1 스위칭 컴포넌트는 PMOS FET를 포함하고, 제2 스위칭 컴포넌트는 NMOS FET를 포함하며, PMOS FET와 NMOS FET는 직렬 구성으로 배열된다. 일부 예들에서, PMOS FET는, 메모리 셀에 저장된 논리 상태와 PMOS FET의 쓰레스홀드 전압에 적어도 부분적으로 기초하여, PMOS FET의 게이트에 인가되는 제2 전압에 응답하여 메모리 셀의 전하를 감지 컴포넌트로 선택적으로 전송하도록 구성된다.
일부 예들에서, PMOS FET는 PMOS FET의 게이트에 인가된 제2 전압에 적어도 부분적으로 기초하여, 제3 전압이 제1 노드에 존재할 때 활성화되고 제4 전압이 제1 노드에 존재할 때 활성화되지 않도록 구성되며, 제1 노드의 제3 전압은 메모리 셀의 하이 논리 상태에 대응되고, 제1 노드의 제4 전압은 메모리 셀의 로우 논리 상태에 대응된다. 일부 예들에서, NMOS FET는 전하와 관련된 전압을 감지 컴포넌트의 동작 전압 내에 있는 제2 전압으로 하향 변환하는 소스 팔로워로 구성되며, 제2 전압은 전하와 연관된 전압보다 NMOS FET의 쓰레스홀드 전압에 대응되는 양만큼 낮다.
일부 예들에서, 회로는 감지 컴포넌트와 제2 스위칭 컴포넌트에 결합된 제3 스위칭 컴포넌트를 더 포함하며, 제3 스위칭 컴포넌트는 감지 컴포넌트와 제2 스위칭 컴포넌트 사이의 커플링 노이즈를 감쇠시키도록 구성된다. 일부 예들에서, 감지 컴포넌트는 메모리 셀이 동작하도록 구성되는 제2 전압보다 낮은 제1 전압에서 동작하도록 구성된다. 일부 예들에서, 회로는 메모리 셀이 판독 동작 동안 하이 논리 상태를 나타내는 제1 전하를 제1 노드로 전송할 때 감지 컴포넌트를 메모리 셀과 결합시키도록 구성되며, 회로는 메모리 셀이 판독 동작 동안 로우 논리 상태를 나타내는 제2 전하를 제1 노드로 전송할 때 메모리 셀로부터 감지 컴포넌트를 절연시키도록 구성된다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면들은 단일 신호로서 신호들을 예시할 수 있다; 그러나, 신호는 신호 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
본원에 사용된 바와 같이, "가상 접지(virtual ground)"라는 용어는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않은 전기 회로의 노드를 지칭한다. 따라서, 가상 접지의 전압이 일시적으로 변동하고 정상 상태에서 대략 약 0V로 리턴될 수 있다. 가상 접지는 연산 증폭기들 및 저항들로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현예들도 가능하다. "가상 접지(Virtual grounding)" 또는 "사실상 접지(virtually grounded)"는 약 0V에 연결된 것을 의미한다.
"전자 통신(electronic communication)" 및 "결합된(coupled)"이라는 용어는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이는 컴포넌트들 간의 직접 연결을 포함하거나 중간 컴포넌트들(intermediate components)을 포함할 수 있다. 서로 전자 통신하거나 결합된 컴포넌트들은 (예를 들어, 통전 회로에서의) 전자들 또는 신호들을 능동적으로 교환하거나, (예를 들어, 무전압 회로(de-energized circuit)에서의) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 시 전자들 또는 신호들을 교환하도록 구성되어 동작할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 컴포넌트들은 전자 통신되거나 스위치의 상태(즉, 개방 또는 폐쇄)와 관계없이 결합될 수 있다.
본원에 사용된 바와 같이, "실질적으로(substantially)"라는 용어는 수정된 특성들(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까울 수 있다는 것을 의미한다.
본원에 사용된 바와 같이, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우에는, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 콘택으로서 사용될 수 있다. 전극은 메모리 디바이스(100)의 소자들 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
"절연된(isolated)"이라는 용어는 전자들이 현재 그들 사이에 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 컴포넌트들 간에 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위칭에 의해 물리적으로 연결된 2 개의 컴포넌트들은 스위치가 개방될 때 서로 절연될 수 있다.
본원에 사용된 바와 같이, "단락(shorting)"이라는 용어는 문제의 두 컴포넌트들 사이에서 단일 중개자 컴포넌트의 활성화를 통해 컴포넌트들 사이에 전도성 경로가 확립되는 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 대해 단락된 제1 컴포넌트는 2개의 컴포넌트들 사이의 스위치가 닫힐 때 제2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 중에 있는 컴포넌트들(또는 라인들) 사이의 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
메모리 어레이(100)를 포함하는 본원에 논의된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-유리(silicon-on-glass; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOS)와 같은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 또는 다른 기판 상의 반도체 물질들의 에피택셜 층들(epitaxial layers)일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은, 제한하는 것은 아니나, 인, 붕소 또는 비소를 포함하는, 다양한 화학 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에 논의된 트랜지스터 또는 트랜지스터들은 FET를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 단자 장치를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어들이 전자들인 경우), FET는 n형 FET로 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어들이 홀(hole)들인 경우), FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될(capped) 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.
첨부된 도면들과 관련하여 본원에 명시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 "예시적인(exemplary)" 이라는 용어는 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따라 구별될 수 있다. 명세서에서 제1 기준 라벨만 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 명령들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 모듈들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 반도체(ASIC), 필드 프로그래밍 가능한 게이트 어레이(FPGA) 또는 기타 프로그래밍 가능한 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성)의 조합으로 구현될 수 있다.
본원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능들의 일부가 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(즉, A 및 B 및 C)를 나타낸다. 또한, 본원에 사용된 바와 같은, "~에 기초하는(based on)"이라는 문구는 폐쇄된 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에 사용된 바와 같이, "~에 기초하는"이라는 구문은 "~에 적어도 부분적으로 기초하는(based at least in part on)" 이라는 구문과 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 둘 다를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 제한하는 것은 아니나, 비일시적 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치들, 또는 인스트럭션들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반 또는 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 어떠한 연결도 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로파 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 라디오, 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에 사용된 바와 같은, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크들(disks)은 일반적으로 자기적으로 데이터를 재생하는 반면, 디스크들(discs)는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본원의 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (20)

  1. 장치에 있어서,
    논리 상태를 저장하도록 구성된 메모리 셀;
    판독 동작 동안 상기 메모리 셀에 저장된 상기 논리 상태를 결정하도록 구성된 감지 컴포넌트; 및
    제1 노드와 결합된 제1 스위칭 컴포넌트와, 상기 제1 스위칭 컴포넌트 및 상기 감지 컴포넌트와 결합된 제2 스위칭 컴포넌트를 포함하는 회로로서, 상기 제1 스위칭 컴포넌트의 게이트는 신호 라인과 결합되고 상기 제2 스위칭 컴포넌트의 게이트는 상기 제1 노드와 결합되는, 상기 회로를 포함하며,
    상기 회로는 상기 제1 노드에서 상기 논리 상태와 연관된 상기 메모리 셀로부터 제1 전압 및 상기 제1 스위칭 컴포넌트의 상기 게이트에서 제2 전압을 수신하고, 상기 제1 노드에서 상기 제1 전압을 수신하는 것 및 상기 제1 스위칭 컴포넌트의 상기 게이트에서 상기 제2 전압을 수신하는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트로 제3 전압을 출력하도록 구성되며,
    상기 제3 전압은 상기 제1 전압보다 낮은, 장치.
  2. 제1항에 있어서, 상기 제1 스위칭 컴포넌트는 상기 메모리 셀에 저장된 상기 논리 상태에 적어도 부분적으로 기초하여 상기 판독 동작 동안 상기 감지 컴포넌트를 상기 제1 노드와 선택적으로 결합시키도록 구성되는, 장치.
  3. 제2항에 있어서, 상기 제1 스위칭 컴포넌트는 상기 메모리 셀이 하이 논리 상태를 나타내는 제1 전하를 상기 제1 노드로 전송한 후 상기 감지 컴포넌트를 상기 제1 노드와 선택적으로 결합시키도록 구성되는, 장치.
  4. 제1항에 있어서, 상기 제2 스위칭 컴포넌트는 상기 판독 동작 동안 상기 감지 컴포넌트에 대한 상기 논리 상태와 연관된 상기 제1 전압을 감소시도록 구성되는, 장치.
  5. 제1항에 있어서,
    상기 제1 스위칭 컴포넌트는 p형 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터(FET)를 포함하고, 상기 제2 스위칭 컴포넌트는 n형 금속 산화물 반도체(NMOS) 전계 효과 트랜지스터(FET)를 포함하며;
    상기 PMOS FET 및 상기 NMOF FET는 직렬 구성으로 배열되는, 장치.
  6. 제5항에 있어서, 상기 PMOS FET는 상기 메모리 셀에 저장된 상기 논리 상태 및 상기 PMOS FET의 쓰레스홀드(threshold) 전압에 적어도 부분적으로 기초하여, 상기 메모리 셀의 전하를 상기 PMOS FET의 게이트에 인가되는 상기 제2 전압에 응답하여 상기 감지 컴포넌트로 선택적으로 전송하도록 구성되는, 장치.
  7. 제5항에 있어서,
    상기 PMOS FET는 상기 PMOS FET의 게이트에 인가된 상기 제2 전압에 적어도 부분적으로 기초하여, 제4 전압이 상기 제1 노드에 존재할 때 활성화되고 제5 전압이 상기 제1 노드에 존재할 때 활성화되지 않도록 구성되고;
    상기 제1 노드의 상기 제4 전압은 상기 메모리 셀의 하이 논리 상태에 대응되고, 상기 제1 노드의 상기 제5 전압은 상기 메모리 셀의 로우 논리 상태에 대응되는, 장치.
  8. 제5항에 있어서,
    상기 NMOS FET는 상기 논리 상태와 연관된 상기 제1 전압을 상기 감지 컴포넌트의 동작 전압 내에 있는 상기 제3 전압으로 하향 변환시키는 소스 팔로워(source-follower)로 구성되고;
    상기 제3 전압은 상기 논리 상태와 연관된 상기 제1 전압보다 상기 NMOS FET의 쓰레스홀드 전압에 대응되는 양만큼 낮은, 장치.
  9. 제1항에 있어서, 상기 회로는 상기 감지 컴포넌트 및 상기 제2 스위칭 컴포넌트와 결합된 제3 스위칭 컴포넌트를 더 포함하며, 상기 제3 스위칭 컴포넌트는 상기 감지 컴포넌트와 상기 제2 스위칭 컴포넌트 사이의 커플링 노이즈를 감쇠시키도록 구성되는, 장치.
  10. 제1항에 있어서, 상기 감지 컴포넌트는 상기 메모리 셀이 동작하도록 구성되는 제5 전압보다 낮은 제4 전압에서 동작하도록 구성되는, 장치.
  11. 제1항에 있어서,
    상기 회로는 상기 메모리 셀이 상기 판독 동작 동안 하이 논리 상태를 나타내는 제1 전하를 상기 제1 노드로 전송할 때 상기 감지 컴포넌트를 상기 메모리 셀과 결합시키도록 구성되고;
    상기 회로는 상기 메모리 셀이 상기 판독 동작 동안 로우 논리 상태를 나타내는 제2 전압을 상기 제1 노드로 전송할 때 상기 메모리 셀로부터 상기 감지 컴포넌트를 절연시도록 구성되는, 장치.
  12. 방법에 있어서,
    판독 동작 동안 메모리 셀로부터 제1 스위칭 컴포넌트 및 제2 스위칭 컴포넌트를 포함하는 회로로 제1 전압을 전송하는 단계;
    상기 회로로 상기 제1 전압을 전송하는 것에 적어도 부분적으로 기초하여, 상기 제1 스위칭 컴포넌트의 게이트에 제2 전압을 인가하고 상기 제2 스위칭 컴포넌트의 게이트에 상기 제1 전압을 인가하는 단계;
    상기 제1 스위칭 컴포넌트의 게이트에 상기 제2 전압을 인가하고 상기 제2 스위칭 컴포넌트의 게이트에 상기 제1 전압을 인가하는 것에 적어도 부분적으로 기초하여, 상기 회로로부터 감지 컴포넌트로 상기 제1 전압보다 낮은 제3 전압을 출력하는 단계; 및
    상기 감지 컴포넌트로 제3 전압을 출력하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 저장된 논리 상태를 결정하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 메모리 셀에 저장된 상기 논리 상태에 적어도 부분적으로 기초하여 상기 판독 동작 동안 상기 회로에 의해 상기 감지 컴포넌트를 상기 메모리 셀과 선택적으로 결합하는 단계를 더 포함하는, 방법.
  14. 제13항에 있어서,
    상기 제1 전압을 전송하는 것에 적어도 부분적으로 기초하여 상기 판독 동작 동안 하이 논리 상태를 나타내는 제1 전하를 상기 메모리 셀로부터 상기 회로로 전송하는 단계; 및
    상기 하이 논리 상태를 나타내는 상기 제1 전하에 적어도 부분적으로 기초하여 상기 회로에 의해 상기 메모리 셀과 상기 감지 컴포넌트를 결합시키는 단계 및 상기 제1 스위칭 컴포넌트의 상기 게이트에 상기 제2 전압을 인가하는 단계를 더 포함하며, 상기 제3 전압을 출력하는 단계는 상기 결합시키는 단계에 적어도 부분적으로 기초하는, 방법.
  15. 제13항에 있어서,
    상기 제1 전압을 전송하는 것에 적어도 부분적으로 기초하여 상기 판독 동작 동안 로우 논리 상태를 나타내는 제2 전하를 상기 메모리 셀로부터 상기 회로로 전송하는 단계; 및
    상기 로우 논리 상태를 나타내는 상기 제2 전하에 적어도 부분적으로 기초하여 상기 회로에 의해 상기 메모리 셀로부터 상기 감지 컴포넌트를 절연시키는 단계 및 상기 제1 스위칭 컴포넌트의 상기 게이트에 상기 제2 전압을 인가하는 단계를 더 포함하며, 상기 제3 전압을 출력하는 단계는 상기 절연시키는 단계에 적어도 부분적으로 기초하는, 방법.
  16. 제13항에 있어서,
    상기 선택적으로 결합하는 단계는,
    상기 제1 스위칭 컴포넌트의 상기 게이트에 상기 제2 전압을 인가하는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트를 상기 메모리 셀과 결합시키도록 상기 제1 스위칭 컴포넌트를 선택적으로 활성화하는 단계를 더 포함하는, 방법.
  17. 제12항에 있어서,
    상기 판독 동작 동안 상기 제2 스위칭 컴포넌트에 의해 상기 감지 컴포넌트를 위해 상기 메모리 셀로부터 상기 제1 전압을 상기 제3 전압으로 감소시키는 단계를 더 포함하는, 방법.
  18. 제12항에 있어서, 상기 회로의 제3 스위칭 컴포넌트에 의해,상기 감지 컴포넌트와 상기 제2 스위칭 컴포넌트 사이의 커플링 노이즈를 감쇠시키는 단계를 더 포함하는, 방법.
  19. 제12항에 있어서,
    상기 감지 컴포넌트를 제4 전압으로 작동시키는 단계; 및
    상기 메모리 셀을 제5 전압으로 작동시키는 단계를 더 포함하며;
    상기 제4 전압은 상기 제5 전압보다 낮은, 방법.
  20. 메모리 장치에 있어서,
    논리 상태를 저장하도록 구성된 메모리 셀;
    판독 동작 동안 상기 메모리 셀에 저장된 상기 논리 상태를 결정하도록 구성된 감지 컴포넌트;
    제1 스위칭 컴포넌트와 제2 스위칭 컴포넌트를 포함하는 회로; 및
    상기 메모리 셀, 상기 감지 컴포넌트, 상기 회로와 결합된 컨트롤러를 포함하며; 상기 컨트롤러는:
    판독 동작 동안 상기 메모리 셀로부터 상기 회로로 제1 전압을 전송하고;
    상기 회로로 상기 제1 전압을 전송하는 것에 적어도 부분적으로 기초하여, 상기 제1 스위칭 컴포넌트의 게이트에 제2 전압을 인가하고 상기 제2 스위칭 컴포넌트의 게이트에 상기 제1 전압을 인가하고;
    상기 제1 스위칭 컴포넌트의 게이트에 상기 제2 전압을 인가하고 상기 제2 스위칭 컴포넌트의 게이트에 상기 제1 전압을 인가하는 것에 적어도 부분적으로 기초하여, 상기 회로로부터 상기 감지 컴포넌트로 상기 제1 전압보다 낮은 제3 전압을 출력하고; 및
    상기 감지 컴포넌트로 제3 전압을 출력하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 저장된 논리 상태를 결정하도록 작동 가능한, 메모리 장치.
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