CN101656101A - 半导体存储装置 - Google Patents

Abstract

传统上很难使电路更快地进行操作。本发明是半导体存储装置，其包括基准电压电路，提供基准电压；以及第一和第二存储器电路，当第一和第二存储器电路中的一个被选择时执行读取/写入操作，其中第一和第二存储器电路均包括多个存储器单元；多个位线对；预充电电路，将基准电压电路连接至多条位线；读出放大器电路，当进行选择时该读出放大器电路放大多个位线对；以及下拉电路，将多个位线对中的任何一个降低到低于基准电压，在第一和第二存储器电路被选择或者未被选择期间的读取/写入操作时段，第二存储器电路的下拉电路降低位线对并且在预充电时段期间第一和第二存储器电路的预充电电路将多个位线对分别连接至基准电压电路。

Description

半导体存储装置

技术领域

本发明涉及一种半导体存储装置。

背景技术

传统上，存在采用电源电势VDD的1/2电压作为位线的预充电电压的半VDD(HVDD)预充电方案。图7示出基于常规的HVDD预充电方案的DRAM(动态随机存取存储器)的电路构造。如图7中所示，DRAM电路1具有存储器单元(memory cell)2、预充电电路3、读出放大器(sense amplifier)4、HVDD电源5以及位线对D、DB。提供电源电势VDD的1/2电势(在下文中被描述为“1/2VDD”)的HVDD电源5被连接至预充电电路3。在预充电操作期间预充电电路3将位线对D、DB预充电到1/2VDD。假设该1/2VDD是基准电压。

将会使用图8简明扼要地描述DRAM电路1的操作。在本示例中，假设高电平数据被存储在存储器单元2中。为了方便起见，假设符号“WL0”、“SE”以及“PDL”表示它们各自的布线名称并且同时表示被输出至布线的信号名称。假设同样适用于下文中的其它布线。

首先，在时间t1之前，字线信号WLO、读出放大器控制信号SE以及预充电控制信号PDL分别处于低电平。因此，存储器单元2的存储器单元晶体管Tr0截止并且读出放大器4和预充电电路5的操作被停止。此外，位线对DO、DBO已经被均衡并且预充电并且它们各自的电势被设置为1/2VDD。

在时间t1，字线信号WLO被驱动为高。这使得存储器单元晶体管Tr0导通并且使得存储器单元电容器C0的电荷被传输到位线DO。然后位线DO的电势稍微地高于基准电压。在这样的情况下高于电源电压VDD的电压VPP被提供作为字线信号WLO的电势。这意在确保存储器单元晶体管TrO被保持在导通状态。

在时间t2，读出放大器控制信号SE被驱动为高并且读出放大器4进行操作。这使得位线对DO、DBO之间的电势差被放大。通过外部电路读取该电势差并且将其变成DRAM电路1的输出数据。

在时间t3，字线信号WLO被驱动为低并且预充电控制信号PDL被驱动为高。这使得存储器单元晶体管TrO截止并且使得预充电电路3开始预充电操作。

在时间t4，预充电电路3的预充电操作使得位线对DO、DBO被均衡和预充电并且它们各自的电势变为1/2VDD。

然而，基于此种HVDD预充电方案的DRAM电路1存在下述问题。首先，单元晶体管C0被连接至单元晶体管TrO的漏极和源极中的一个。因此，当高电平数据被保持在存储器单元中时，单元晶体管C0的充电的电荷在单元晶体管TrO的反偏压(通常，接地电势)侧泄漏。因此，当存储器单元晶体管TrO导通时，从位线DO的1/2VDD上升的电势变小了被泄露的电荷的量。随着近年来电路微型化，此问题已经变得日益显著。相反地，当低电平数据被保持在存储器单元中时，上述的电荷泄漏不会发生，并因此不存在关于数据保持特性的问题。即，存储器单元的数据保持特性的裕量取决于当读取高电平数据时位线的电势从基准电压的上升的程度。通过降低基准电压增加此裕量。

接下来，制作工艺的微型化使得存储器单元晶体管TrO的栅极击穿电压减少。这防止当字线信号WLO被驱动为高时电压VPP的电势增加。这导致当高电平数据被写入存储器单元2时高电平电势到单元电容器CO的不充分的写入。

此外，在读出放大器4的操作期间，构成读出放大器4的PMOS晶体管和NMOS晶体管都仅被给予1/2VDD作为它们的栅极电压。因此，当电源电压VDD下降时，其接近于晶体管的阈值电压，使得读出放大器4的操作电压变得不足。这使得读出放大器4很难进行操作。这构成了对于近年来趋向于减少的电源电压来说的缺点。

为了处理此问题，正在开发用于使基准电压低于1/2VDD的方案。当保持高电平数据时降低基准电压允许存储器单元的数据保持特性的裕量增加。此种技术的一个示例是在日本专利特开No.8-297974中描述的技术。图9示出日本专利特开No.8-297974中的半导体存储装置10的构造。如图9中所示，半导体存储装置10具有预充电电路21至24、存储器单元31至34以及读出放大器41至44。预充电控制信号VBP分别被输入至预充电电路21至24。字线信号WLO分别被输入至存储器单元31至34。读出放大器控制信号SE分别被输入至读出放大器41至44。预充电电路21、存储器单元31以及读出放大器41均被连接至位线对D1、DB1。预充电电路22至24、存储器单元32至34以及读出放大器42至44被同样地分别连接至位线对D2、DB2至D4、DB4。然而，只有预充电电路21具有下拉电路51。下拉电路51具有NMOS晶体管Tr11和Tr12。NMOS晶体管Tr11和Tr12分别被连接在位线对D1和接地电压GND之间和DB1和接地电压GND之间。通过被输入到它们的栅极的均衡控制信号VEQ控制NMOS晶体管Tr11和Tr12的导通/截止。

将会使用图10简明扼要地解释半导体存储装置10的操作。在本示例中，假设高电平数据被保持在存储器单元电容器C11中。在时间t1，预充电控制信号VBP被驱动为低。这时，各位线对D1、DB1至D4、DB4已经被预充电到电压VBL。

在时间t2至t4期间，字线信号WLO被保持为高。这使得被保持在存储器单元31至34中的数据被读取到位线对D1、DB1至D4、DB4。在时间t3至t5期间，读出放大器控制信号SE被保持为高，这使得读出放大器41至44进行操作。读出放大器41至44放大被读取到各位线的数据。在读取的数据中，被选择的位线对的数据被读取到外部电路并且变成半导体存储装置10的输出数据。

在时间t6至t7(时段TEQG)，均衡控制信号VEQ被保持为高。这导致位线对D1、DB1的电势变成接地电势GND。在时间t8，预充电控制信号VBP被驱动为高。这使得预充电和均衡被执行。预充电和均衡操作使得所有的位线对D1、DB1至D4、DB4，即，经由预充电控制信号线连接总共八条位线并且使得电荷被共享。结果，由于位线对D1、DB1被放电，所以八条位线的电势变成3/8VDD，其低于1/2VDD。使用此3/8VDD作为基准电压避免上述问题。

为了使得基准电压下降到1/2VDD以下，日本专利特开No.8-297974的半导体存储装置10将位线对D1、DB1连接至接地电势GND以便于产生放电。这要求除了通常的读取/写入的一个周期操作之外还要求图10中的时段TEQG并且提供了在使半导体存储装置更快地进行操作方面的缺点。

发明内容

本发明的一个方面是半导体存储装置，该半导体存储装置包括基准电压电路，该基准电压电路提供基准电压；第一存储器电路，该第一存储器电路被连接至第一字线；以及第二存储器电路，该第二存储器电路被连接至第二字线，当第一存储器电路和第二存储器电路中的任何一个被选择时执行读取/写入操作，其中第一存储器电路和第二存储器电路均包括多个存储器单元；多个位线对，所述多个位线对用于读取被存储在多个存储器单元中的数据；预充电电路，该预充电电路连接基准电压电路和多条位线以预充电多个位线对；读出放大器电路，当进行选择时该读出放大器电路放大多个位线对当中的电势差；以及下拉电路，该下拉电路将多个位线对中的任何一个降低到低于基准电压的下拉电压，在第一存储器电路被选择并且第二存储器电路没有被选择的期间的读取/写入操作期间，第二存储器电路的下拉电路将位线对下降到下拉电压，并且在读取/写入操作时段之后的预充电时段，第一存储器电路和第二存储器电路的预充电电路将多个位线对分别连接至基准电压电路。

本发明的另一方面是半导体存储装置，该半导体存储装置被提供有被选择的第一读出放大器；第一位线对，该第一位线对与第一读出放大器耦接；第一存储器单元，该第一存储器单元与第一位线对中的任何一个耦接；第一字线，该第一字线与第一存储器单元耦接；第一均衡电路，该第一均衡电路与第一位线对耦接；未选择的第二读出放大器；第二位线对，该第二位线对与第二读出放大器耦接；第二存储器单元，该第二存储器单元与第二位线对中的任何一个耦接；第二字线，该第二字线与第二存储器单元耦接；第二均衡电路，该第二均衡电路被耦接在第二位线对之间；下拉电路，该下拉电路与第二位线对耦接；以及控制电路，该控制电路在第一读出放大器被激活之前激活下拉电路并且在除了下拉电路被激活期间的时段之外的任何时段同时激活第一均衡电路和第二均衡电路。

根据根据本发明的半导体存储装置，在读取/写入操作时段未选择的第二存储器电路的位线对的电压被降低到下拉电压。在预充电时段所选择的第一存储器电路的位线对被连接至未选择的第二存储器电路的位线对并且进行电荷共享。这消除了被选择的第一存储器电路执行将位线对降低到下拉电压的操作的必要性。

本发明能够改进数据保持特性同时防止半导体存储装置的速度减少。

附图说明

图1是根据实施例1的半导体存储装置的构造的示例；

图2是根据实施例1的半导体存储装置的操作的时序图；

图3是根据实施例1的半导体存储装置的操作的波形图；

图4是根据实施例2的半导体存储装置的构造的示例；

图5是根据实施例2的半导体存储装置的构造的示例；

图6是根据另一个实施例的半导体存储装置的构造的示例；

图7是传统的半导体存储装置的构造的示例；

图8是传统的半导体存储装置的操作的波形图；

图9是传统的半导体存储装置的构造的示例；以及

图10是传统的半导体存储装置的操作的时序图。

具体实施方式

实施例1

在下文中，将会参考附图详细地描述应用了本发明的具体实施例1。本实施例1是本发明被应用于DRAM电路的情况。图1示出本实施例1的半导体存储装置100的构造的示例。

如图1中所示，半导体存储装置100具有存储器电路单元MC1和MC2，以及基准电压控制电路500。基准电压控制电路500具有基准电压提供电路300。此外，基准电压控制电路500将预充电控制信号PDL11、PDL12、PDL21以及PDL22输出至预充电电路130、140、240以及230，稍后将会对其分别进行描述。此外，基准电压控制电路500将下拉控制信号PDG11和PDL22分别输出至下拉电路150和250，稍后将会对其进行描述。

存储器电路单元MC1具有读出放大器区域SAEG11和SAE12，以及单元阵列板CAP10。存储器电路单元MC2具有读出放大器区域SAE21和SAEG22，以及单元阵列板CAP20。基准电压提供电路300输出Vref作为基准电压并且通过基准电压提供布线310将基准电压Vref提供给各个读出放大器区域。假设电阻器R301至R320是基准电压提供布线310所拥有的布线电阻器并且假定所述电阻器在本实施例1中只有可忽略的大小的电阻值。

在这里，假设“单元阵列板”指被连接至一条所选择的字线的存储单元组。因此，例如，当被连接至单元阵列板CAP10的字线WL10被选择(字线信号WL10被驱动为高)时，被连接至单元阵列板CAP20的字线WL20是未选择的(字线信号WL20保持低)。在下文中，被连接至被选择的字线的单元阵列板将会被称为“选择的单元阵列板”并且被连接至任何其它的未选择的字线的单元阵列板将会被称为“未选择的单元阵列板”。

读出放大器区域SAEG11具有读出放大器110、预充电电路130以及下拉电路150。读出放大器110、预充电电路130、下拉电路150以及单元阵列板CAP10被连接至位线对D11、DB11。

读出放大器区域SAE12具有读出放大器120和预充电电路140。读出放大器120、预充电电路140以及单元阵列板CAP10被连接至位线对D12、DB12。

单元阵列板CAP10具有存储器单元161和162。存储器单元161具有单元晶体管Tr161和单元电容器C161。存储器单元162具有单元晶体管Tr162和单元电容器C162。单元晶体管Tr161被连接在位线D11和单元电容器C161之间。单元晶体管Tr162被连接在位线D12和单元电容器C162之间。字线信号WL10被输入至单元晶体管Tr161和Tr162的各自的栅极。当字线信号WL10被驱动为高时，存储器单元161和162将保持的数据分别传输到位线D11和D12。字线信号WL10是其高电平对应于高于电源电压VDD的电压VPP并且其低电平对应于接地电压GND的信号。此外，假设同样适用于其它的字线信号。

读出放大器110根据读出放大器控制信号SE11将由从存储器单元161传输的数据引起的位线对D11、DB11之间的电势差从电源电压VDD放大到接地电压GND。读出放大器120根据读出放大器控制信号SE12将由从存储器单元162传输的数据引起的位线对D12、DB12之间的电势差从电源电压VDD放大到接地电压GND。读出放大器控制信号SE11是其高电平对应于电源电压VDD并且其低电平对应于接地电压GND的信号。假设同样适用于其它的读出放大器控制信号。

预充电电路130具有NMOS晶体管Tr131至Tr133。NMOS晶体管Tr131被连接在位线对D11、DB 11之间。NMOS晶体管Tr132被连接在位线D11和基准电压提供布线310之间。NMOS晶体管Tr133被连接在位线DB11和基准电压提供布线310之间。预充电控制信号PDL11被输入至NMOS晶体管Tr131至Tr133的各自的栅极。预充电控制信号PDL11是其高电平对应于电源电压VDD并且其低电平对应于接地电压GND的信号。此外，假设同样适用于其它的预充电控制信号。

当预充电控制信号PDL11被驱动为高时，NMOS晶体管Tr131至Tr133导通。因此，位线D11和DB11、以及基准电压提供布线310被短路，并且预充电操作和均衡操作被执行。因此，预充电电路130还同时具有作为均衡电路的功能。这也同样适用于其它的预充电电路。

预充电电路140具有NMOS晶体管Tr141至Tr143。NMOS晶体管Tr141被连接在位线对D12、DB12之间。NMOS晶体管Tr142被连接在位线D12和基准电压提供布线310之间。NMOS晶体管Tr143被连接在位线DB12和基准电压提供布线310之间。预充电控制信号PDL12被输入至NMOS晶体管Tr141至Tr143的各自的栅极。

当预充电控制信号PDL12被驱动为高时，NMOS晶体管Tr141至Tr143导通。因此，位线D12和DB12、以及基准电压提供布线310被短路并且预充电操作和均衡操作被执行。

下拉电路150具有NMOS晶体管Tr151和Tr152。NMOS晶体管Tr151被连接在位线D11和接地电压GND之间。NMOS晶体管Tr152被连接在位线DB11和接地电压GND之间。下拉控制信号PDG11被输入至NMOS晶体管Tr151和Tr152的各自的栅极。下拉控制信号PDG11是其高电平对应于电源电压VDD并且其低电平对应于接地电压GND的信号。此外，假设同样适用于其它的下拉控制信号。

当下拉控制信号PDG11被驱动为高时，NMOS晶体管Tr151和Tr152导通。因此，位线D11和DB11被连接至接地电压GND并且被固定在接地电压GND。即，被保持在位线D11和DB11的寄生电容中的电荷被放电。

为了简化附图和操作的说明，在图1中的单元阵列板CAP10中仅描述了被连接至字线WL10的存储器单元161和162。但是，在字线WL10的延伸方向上不仅可以提供存储器单元161和162而且可以进一步提供多个存储器单元。在这样的情况下，存在分别被连接至这些存储器单元的位线对、读出放大器、预充电电路以及下拉电路。

读出放大器区域SAEG22具有读出放大器210、预充电电路230以及下拉电路250。读出放大器210、预充电电路230、下拉电路250以及单元阵列板CAP20被连接至位线对D22、DB22。

读出放大器区域SAE21具有读出放大器220和预充电电路240。读出放大器220、预充电电路240以及单元阵列板CAP20被连接至位线对D21、DB21。

单元阵列板CAP20具有存储器单元261和262。存储器单元261具有单元晶体管Tr261和单元电容器C261。存储器单元262具有单元晶体管Tr262和单元电容器C262。单元晶体管Tr261被连接在位线D21和单元电容器C261之间。单元晶体管Tr262被连接在位线DB22和单元电容器C262之间。字线信号WL20被输入至单元晶体管Tr261和Tr262的各自的栅极。当字线信号WL20被驱动为高时，存储器单元261和262将保持的数据分别传输到位线D21和D22。

读出放大器210根据读出放大器控制信号SE22将由从存储器单元262传输的数据引起的位线对D22、DB22之间的电势差从电源电压VDD放大到接地电压GND。读出放大器220根据读出放大器控制信号SE21将由从存储器单元261传输的数据引起的位线对D21、DB21之间的电势差从电源电压VDD放大到接地电压GND。

预充电电路230具有NMOS晶体管Tr231至Tr233。NMOS晶体管Tr231被连接在位线对D22、DB22。NMOS晶体管Tr232被连接在位线D22和基准电压提供布线310之间。NMOS晶体管Tr233被连接位线DB22和基准电压提供布线310之间。预充电控制信号PDL22被输入至NMOS晶体管Tr231至Tr233的各自的栅极。

当预充电控制信号PDL22被驱动为高时，NMOS晶体管Tr231至Tr233导通。因此，位线D22和DB22，以及基准电压提供布线310被短路，并且预充电操作和均衡操作被执行。

预充电电路240具有NMOS晶体管Tr241至Tr243。NMOS晶体管Tr241被连接在位线对D21、DB21之间。NMOS晶体管Tr242被连接在位线D21与基准电压提供布线310之间。NMOS晶体管Tr243被连接在位线DB21与基准电压提供布线310之间。预充电控制信号PDL21被输入至NMOS晶体管Tr1241至Tr243的各自的栅极。

当预充电控制信号PDL21被驱动为高时，NMOS晶体管Tr241至Tr243导通。因此，位线D21和DB21，以及基准电压提供布线310被短路，并且预充电操作和均衡操作被执行。

下拉电路250具有NMOS晶体管Tr251和Tr252。NMOS晶体管Tr251被连接在位线D22和接地电压GND之间。NMOS晶体管Tr252被连接在位线DB22和接地电压GND之间。下拉控制信号PDG22被输入至NMOS晶体管Tr251和Tr252的各自的栅极。

当下拉控制信号PDG22被驱动为高时，NMOS晶体管Tr251和Tr252导通。因此，位线D22和DB22被连接至接地电压GND并且被固定为接地电压GND。即，在位线D22和DB22的寄生电容中保持的电荷被放电。

单元阵列板CAP20和单元阵列板CAP10除了存储器单元261和262之外还可以在字线WL20的延伸方向具有多个存储器单元，并且还可以存在被连接至这些存储器单元的位线对、读出放大器等等。

接下来，将会参考附图详细地描述半导体存储装置100的操作。图2和图3示出半导体存储装置100的操作时序图。图2示出各信号的时序图并且图3示出位线D11、DB11、D12、DB12、D22以及DB22的电势电平。假设图2和图3中的具有相同的附图标记的时间表示相同的时间。此外，假设图3中的电源电压VDD表示“高”的逻辑电平并且接地电压GND表示“低”的逻辑电平。此外，在本实施例中，存储器单元161和162保持高电平数据。

首先，在时间t1之前，所有的预充电控制信号PDL11、PDL12、PDL21以及PDL22被保持高。因此，所有的预充电电路130、140、230以及240正在执行预充电操作并且均衡操作。因此，位线对D11、DB11、D21、DB21以及D22、DB22的所有的电势是基准电压Vref。

在时间t1，预充电控制信号PDL11、PDL12、以及PDL22被驱动为低。因此，预充电电路130、140以及240停止预充电操作和均衡操作。

在时间t2，字线信号WL10被驱动为高。因此，存储器单元161和162传输高电平数据。即，单元电容器C161和C162中保持的电荷被传输到位线D11和D12并且位线D11和D12的电势稍微地上升。由于字线信号WL20保持低所以位线D21和D22的电势没有改变。此外，下拉控制信号22被驱动为高。因此，位线对D22、DB22和接地电势GND被连接在一起。因此，位线对D22、DB22的电势下降到接地电压GND。字线信号WL10和下拉控制信号22被驱动为高的时序不特别需要相同。

在时间t3，读出放大器控制信号SE11和SE12被驱动为高。因此，读出放大器110和120操作并且位线对D11、DB11之间和D12、DB12之间的电势差被放大。由于高电平数据被保持在存储器单元161和162中，因此位线D11和D12的电势上升到电源电压VDD，而位线DB11和DB 12的电势下降到接地电势GND。

在时间t4，字线信号WL10被驱动为低。因此，位线D11和D12、以及存储器单元161和162被切断。此外，读出放大器控制信号PDL11和PDL12被驱动为低。因此，读出放大器110和120停止操作。此外，下拉控制信号22被驱动为低。因此，位线对D22、DB22和接地电势GND被切断。字线信号WL10、读出放大器控制信号PDL11和PDL12，以及下拉控制信号22被驱动为低的时序不特别需要相同。

在时间t5，预充电控制信号PDL11、PDL12以及PDL22被再次驱动为高。因此，预充电电路130、140以及230执行预充电操作和均衡操作。因此，位线对D11、DB11、D12、DB12、D21、DB21以及D22、DB22被连接至基准电压提供布线310。因此，在位线对D11、DB11、D12、DB12、D21、DB21以及D22、DB22当中共享电荷。此共享的电荷导致位线D11、DB11、D12、DB12、D22以及DB22的电势变成1/3VDD。所有的字线信号WL20、读出放大器控制信号SE21以及预充电控制信号PDL21在时间t1至t5的时间段没有发生变化。因此，位线对D21、DB21保持在原始的预充电电压，即，基准电压Vref。因此，如果基准电压Vref被设置为1/3VDD，那么位线对D21、DB21与上述电荷共享无关并且在电势中也没有变化。

与上述操作相反，如果选择字线WL20，即，选择了单元阵列板CAP20，则通过下拉电路150将未选择的单元阵列板CAP10的位线对D11、DB11设置为接地电势GND。然后，预充电电路230、240以及130执行预充电操作和均衡操作并且以与上述操作相同的方式在位线对D11、DB11、D12、DB12、D21、DB21以及D22、DB22当中共享电荷。结果，位线D11、DB11、D12、DB12、D22以及DB22的电势以与上述操作相同的方式变成1/3VDD。

如上所述，在传统的半导体存储装置10中，在通过一个被选择的单元阵列板进行预充电和均衡操作的期间，在被下拉到接地电势GND的位线对和其它的位线对之间共享电荷。因此，要求诸如图10中的时段TEQG的时段。然而，本实施例1的半导体存储装置100将不同于其字线信号被驱动为高的被选择的单元阵列板的未选择的单元阵列板的预定的位线对固定在接地电势。当被预充电并被均衡时，被选择的单元阵列板的位线对被连接至被固定在接地电势的未选择的单元阵列板的预定的位线对。这消除了传统的半导体存储装置10的诸如图10中的时段TEQG的时段的必要性并且使得能够在位线对当中共享电荷并且将位线预充电到低于1/2VDD的电势。即，半导体存储装置100不需要执行通过被选择的单元阵列板将预定的位线对的电压降低到接地电压的操作。因此，消除了可能引起读取/写入的一个周期操作中的延迟的诸如时段TEQG的时段并且在使半导体存储装置100在高速度下进行操作方面也不再存在任何问题。此外，这样将位线预充电到低电势允许存储器单元的高电平数据保持特性得以改进。

此外，在图1的电路构造中，下拉电路150和250使得位线对通过两个晶体管下降到接地电压GND，但是可以使得位线对中的一个通过一个晶体管下降到接地电压GND。在这样的情况下，当通过预充电操作和均衡操作在位线对D11、DB11、D12、DB12、D21、DB21以及D22、DB22当中共享电荷时，每条位线的电势被预充电到2/5VDD。因此，更改电路构造使得更加容易地更改各条位线的预充电电势的设置。

此外，传统的半导体存储装置10具有下述关于设备的电路布局的问题。在传统的半导体存储装置10中，为每个预定数目的读出放大器和预充电组设置图9中的下拉电路51和用于下拉电路51的控制电路。在这里，在普通的半导体存储装置中，多个相同形状的读出放大器和预充电电路被顺序地安排在字线的延伸方向。因此，如果与半导体存储装置10的情况相同在某些预充电电路中存在下拉电路51，那么可以在不具有下拉电路的其它预充电电路中生成盲区(dead space)。这导致产生关于半导体存储装置10的电路的问题，即芯片的电路的面积效率劣化并且电路规模增加。

然而，在本实施例1的半导体存储装置100中，能够在字线的延伸方向上顺序地安排包括图1中的下拉电路150和250的相同形状的读出放大器区域SAEG11和SAEG22。这防止生成上述盲区。因此，能够防止芯片的面积效率劣化并且避免电路规模增加。

此外，在上述实施例中，由于与芯片布局有关的原因，位线对的延伸方向中的单元阵列板的位线对元件被连接在一起以执行上述电荷共享操作。然而，代替位线对的延伸方向，字线的延伸方向中的单元阵列板的位线可以被连接在一起以执行电荷共享。因此，本实施例1的半导体存储装置100没有关于芯片布局的涉及未选择的单元阵列板的位线对应被设置为接地电势GND以执行与被选择的单元阵列板的位线对的电荷共享的问题。

实施例2

在下文中，将会参考附图详细地描述本发明被应用到的具体实施例2。本实施例2和实施例1是本发明被应用于DRAM电路的情况。图4示出本实施例2的半导体存储装置200的构造的示例。如图4中所示，半导体存储装置200具有存储体(Bank)BK1、基准电压控制电路500以及解码器400。将会使用是单一存储体的存储体BK1说明本实施例2。

基准电压控制电路500以与实施例1相同的方式具有基准电压提供电路300。此外，基准电压控制电路500以与实施例1中相同的方式将下拉控制信号PDG11和PDG22输出至读出放大器区域SAEG11和SAEG22的下拉电路。此外，基准电压控制电路500还将控制信号PDL11、PDL12、PDL21、PDL22、PDL31、PDL32、PDL41以及PDL42输出到读出放大器区域SAEG11、SAE12、SAE21、SAEG22的预充电电路，并且进一步输出到读出放大器区域SAE31、SAE32、SAE41以及SAE42的预充电电路，将会稍后对其进行描述。被分配了与图1中相同的附图标记的图4中所示的构造表示与图1中所示的构造相同或者相似。

存储体BK1具有存储器电路单元MC1至MC4。存储电路单元MC1和MC2的构造和连接关系与实施例1中的相类似。存储器电路单元MC3具有读出放大器区域SAE31和SAE32、以及单元阵列板CAP30。存储器电路单元MC4具有读出放大器区域SAE41和SAE42、以及单元阵列板CAP40。基准电压提供布线310以与实施例1相同的方式将基准电压Vref提供给各个读出放大器区域。此外，假设电阻器R301至R340是基准电压提供布线310所拥有的布线电阻器并且与还以与半导体存储装置100中相同的方式在本实施例2中只有可忽略的大小的电阻值。

单元阵列板CAP30和CAP40以与单元阵列板CAP10或者CAP20相同的方式具有带有多个存储器单元的电路构造。例如，单元阵列板CAP30具有存储器单元361和362。单元阵列板CAP40具有存储器单元461和462。

读出放大器区域SAE31、SAE32、SAE41、以及SAE42具有与不具有下拉电路的读出放大器区域SAE12或者SAE21的构造相类似的电路构造。因此，读出放大器区域SAE31、SAE32以及SAE41、SAE42所拥有的各自的预充电电路(未示出)也被连接至基准电压提供布线310并且被提供有基准电压Vref。此外，假设从基准电压控制电路500输出的并且被输入用于读出放大器区域SAE31、SAE32、SAE41以及SAE42所拥有的预充电电路(未示出)以执行预充电操作的预充电控制信号分别是PDL31、PDL32、PDL41以及PDL42。

被连接至单元阵列板CAP30的存储器单元361的位线对D31、DB31被连接至读出放大器区域SAE31的预充电电路(未示出)以及读出放大器(未示出)。此外，被连接至存储器单元362的位线对D32、DB32被连接至读出放大器区域SAE32的读出放大器和预充电电路。同样地，被连接至单元阵列板CAP40的存储器单元461的位线对D41、DB41被连接至读出放大器区域SAE41的读出放大器(未示出)和预充电电路(未示出)。此外，被连接至存储器单元462的位线对D42、DB42被连接至读出放大器区域SAE42的读出放大器和预充电电路。

字线驱动器WLD1将字线信号WL10至WL40中的任何一个驱动为高以在单元阵列板CAP10至CAP40中选择预定的存储器单元。在下文中，已经被驱动为高的字线将会被根据要求被称为“被选择的字线”。

如上所述，假设本申请中的“存储体”指具有多个单元阵列板和它们各自的读出放大器区域的电路单元，其中当存储体中的多条字线中的一条被选择时，所有其它的字线没有被选择。因此，在一个存储体中除了被选择的单元阵列板之外的所有单元阵列板是未选择的单元阵列板。

解码器400根据单元阵列板选择信号A[1:0]将控制信号传输到基准电压控制电路并且控制下拉电路150或者250中应被操作的下拉电路。在这里，单元阵列板选择信号A[1:0]是具有两位值的控制信号以指定存储体BK1中的四个单元阵列板CAP10至CAP40中的一个以指定存储器单元的地址。例如，当字线WL10被选择时(当字线信号WL10被保持为高时)，单元阵列板选择信号A[1:0]变成“00”。同样地，假设当字线WL30被选择时单元阵列板选择信号A[1:0]变成“01”，当字线WL40被选择时变成“10”并且当字线WL20被选择时变成“11”。在这样的情况下，解码器400基于单元阵列板选择信号A[1:0]的低位判断下拉电路150或者250中的哪一个应进行操作。例如，当字线WL10或者WL40被选择时，单元阵列板选择信号A[1:0]的低位的值是“0”。在这样的情况下，解码器400使得下拉电路250进行操作。相反地，当字线WL30或者WL20被选择时，单元阵列板选择信号A[1:0]的低位的值是“1”。在这样的情况下，解码器400使得下拉电路150进行操作。

在下文中，将会说明半导体存储装置200的操作。首先，当字线WL10被选择时，单元阵列板选择信号A[1:0]的值是“00”。在这样的情况下，由于单元阵列板选择信号A[1:0]的低位是“0”，所以解码器400使得下拉电路250进行操作。即，当执行均衡操作和预充电操作时，在位线D11、DB11、D12、DB12、D22以及DB22当中共享电荷。这种情况下的操作与实施例1中说明的操作相类似。

当字线WL40被选择时，单元阵列板选择信号A[1:0]的值是“10”。在这样的情况下，由于单元阵列板选择信号A[1:0]的低位是“0”，所以解码器400以与当字线WL10被选择时相同的方式使得下拉电路250进行操作。即，当执行均衡操作和预充电操作时，在位线D41、DB41、D42、DB42、D22以及DB22当中共享电荷。

接下来，当字线WL30被选择时，单元阵列板选择信号A[1:0]的值是“01”。在这样的情况下，由于单元阵列板选择信号A[1:0]的低位是“1”，所以解码器400使得下拉电路150进行操作。即，当执行均衡操作和预充电操作时，在位线D31、DB31、D32、DB32、D11以及DB11当中共享电荷。

当字线WL20被选择时，单元阵列板选择信号A[1:0]的值是“11”。在这样的情况下，由于单元阵列板选择信号A[1:0]的低位是“1”，所以解码器400以与当字线WL30被选择时相同的方式使得下拉电路150进行操作。即，当执行均衡操作和预充电操作时，在位线D21、DB21、D22、DB22、D11以及DB11当中共享电荷。

如上所述，在实施例2的半导体存储装置200中，一个单元阵列板不需要与实施例1的半导体存储装置100的情况一样被提供有具有一个下拉电路的读出放大器区域。即，多个单元阵列板，即，每存储体两个或者更多单元阵列板仅需要被提供有具有下拉电路的两个读出放大器区域，与半导体存储装置200的情况相同。

此外，当均等地选择字线WL10至WL40时，解码器400能够防止操作被偏置于两个下拉电路中的一个，即，图4中的下拉电路150或者250。例如，如果下拉电路250在除了字线WL40被选择的情况之外的所有情况下执行下拉操作，那么位线对D22、DB22的电势频繁地变成接地电势GND，或者更具体地说，几率为3/4。在这样的情况下，被连接至位线对D22、DB22的存储器单元262被频繁地“干扰”。为此，当存储器单元262保持高电平数据时，数据保持特性可能被劣化。但是，如上所述，解码器的400的存在允许下拉电路150和250均等地操作并且能够防止被偏置于一对位线中的任何一个的干扰比率。

在这里，图4示出在一个存储体中存在四个单元阵列板的情况，但是一个存储体可以包括多个单元阵列板。在这样的情况下每个存储体也需要仅具有包括下拉电路的两个读出放大器区域。这使得能够将电路规模的增加抑制到最小。例如，与实施例1的半导体存储装置100相比较，本实施例2的半导体存储装置200的单元阵列板的每单位数量的下拉电路占用的面积比率是1/2。此外，当每存储体的单元阵列板的数目是8时，上述面积比率是1/4。这意味着与传统的半导体存储装置10相比较本实施例在防止电路规模的增加方面有着较大的优势。

通过执行电荷共享的预充电电路之间的布线电阻的最大值确定，或者更具体地说，通过图4中的布线电阻器R310至R340的合计电阻的电阻值确定每存储体能够安排的单元阵列板和读出放大器区域的数目。在下面将会描述其理由。当执行电荷共享的预充电电路之间的布线增加并且布线电阻增加时，不管位线当中的共享的电荷而在位线的电势中产生差。为此，需要时间使低于基准电压Vref的位线的电压上升到基准电压Vref。因此，取决于与该时间相对应的延迟的容许范围确定单元阵列板的数目。例如，由于布线电阻R310至R340的电阻值通常非常的小，与半导体存储装置200的情况一样在一个存储体中至少能够安排四个单元阵列板的程度。

此外，在图4中，由于与这里的芯片布局有关的原因，在存储体的两端安排了包括下拉电路150和250的读出放大器区域SAEG11和SAEG22。这具有下述优点。在诸如DRAM电路的半导体存储装置中，通常规则地安排每存储体相同电路构造的单元阵列板和读出放大器区域。例如，如图4中所示，彼此相邻地安排与读出放大器区域SAE12和单元阵列板CAP10相类似的电路(读出放大器区域SAE12至SAE42、单元阵列板CAP20至CAP40)。然而，与读出放大器区域SAE12等等不同，读出放大器区域SAEG11和SAEG22具有下拉电路150和250。因此，在外部而不是在内部安排读出放大器区域SAEG11和SAEG22，能够提高设计的容易性。

此外，与图4相反，如图5中所示，在存储体的中心可以安排包括下拉电路150和250的读出放大器区域SAEG11和SAEG22。当一个存储体中的单元阵列板的数目增加时，这允许执行电荷共享的预充电电路之间的布线短于图4中的电路构造，或者更具体地说，最大1/2的量级。因此，尽管上述设计的容易性的优点变小，但是能够减少执行电荷共享的预充电电路之间的布线电阻器R310至R340的不利影响。这样，与图4中的构造相比较能够缩短预充电时间或者与图4中的构造相比较能够增加一个存储体中的单元阵列板的数目。

本发明不限于上述实施例，而是在不脱离本发明的精神和/或范围的情况下可以适当地进行修改。例如，实施例2已经说明了具有单一存储体的构造，但是如图6中所示，还能够采用具有多个存储体(图6中的n个存储体)的构造，其进一步被提供有具有与一个芯片CP1上的存储体BK1的构造相类似的构造的多个存储体。当存储体之间的布线电阻足够小时，可以在不仅在存储体当中而且在存储体之间的上述预充电期间共享电荷。

Claims (8)

1.一种半导体存储装置，包括：

基准电压电路，所述基准电压电路提供基准电压；

第一存储器电路，所述第一存储器电路被连接至第一字线；以及

第二存储器电路，所述第二存储器电路被连接至第二字线，当所述第一存储器电路和所述第二存储器电路中的任何一个被选择时执行读取/写入操作，

其中所述第一存储器电路和所述第二存储器电路均包括：

多个存储器单元；

多个位线对，所述多个位线对用于读取被存储在所述多个存储器单元中的数据；

预充电电路，所述预充电电路连接所述基准电压电路和多条位线以预充电所述多个位线对；

读出放大器电路，当进行选择时所述读出放大器电路放大所述多个位线对当中的电势差；以及

下拉电路，所述下拉电路将所述多个位线对中的任何一个降低到低于所述基准电压的下拉电压，

在所述第一存储器电路被选择并且所述第二存储器电路没有被选择的期间的读取/写入操作时段，所述第二存储器电路的下拉电路将所述位线对下降到所述下拉电压，并且

在所述读取/写入操作时段之后的预充电时段，所述第一存储器电路和所述第二存储器电路的预充电电路将所述多个位线对分别连接至所述基准电压电路。

2.根据权利要求1所述的半导体存储装置，其中在所述读取/写入操作时段之后的所述预充电时段，当所述第一存储器电路和所述第二存储器电路的两个预充电电路将多个位线对连接至所述基准电压电路时，所述位线对中的至少一条位线被连接至所述基准电压电路。

3.根据权利要求1所述的半导体存储装置，其中所述下拉电压是接地电压。

4.根据权利要求1中的任何一项所述的半导体存储装置，所述半导体存储装置进一步包括第三存储器电路，所述第三存储器电路被连接至第三字线，

其中所述第三存储器电路包括：

多个存储器单元；

多个位线对，所述多个位线对读取被存储在所述多个存储器单元中的数据；

预充电电路，所述预充电电路将所述基准电压电路连接至多条位线并且预充电所述多个位线对；以及

读出放大器电路，当进行选择时，放大所述多个位线对当中的电势差，

在所述第三存储器电路被选择并且所述第一存储器电路和所述第二存储器电路没有被选择的期间的读取/写入操作时段，所述第一存储器电路和所述第二存储器电路的下拉电路中的一个将所述位线对降低到所述下拉电压，并且

在所述读取/写入操作时段之后的所述预充电时段，所述第三存储器电路、所述第一存储器电路以及所述第二存储器电路中的所述预充电电路中的一个将多个位线对连接至所述基准电压电路。

5.根据权利要求4所述的半导体存储装置，所述半导体存储装置进一步包括控制电路，

其中所述控制电路选择所述第一存储器电路和所述第二存储器电路的所述下拉电路中的一个，并且被选择的下拉电路将所述位线对降低到所述下拉电压。

6.根据权利要求4所述的半导体存储装置，其中所述第一存储器电路、所述第二存储器电路以及所述第三存储器电路被安排在同一条线上，

所述第一存储器电路在与与所述第三存储器电路相接的边相对的区域中被提供有下拉电路，并且

所述第二存储器电路在与与所述第三存储器电路相接的边相对的区域中被提供有下拉电路。

7.根据权利要求4所述的半导体存储装置，进一步包括：

多个存储器单元；

多个位线对，所述多个位线对读取被存储在所述多个存储器单元中的数据；

预充电电路，所述预充电电路将所述基准电压电路连接至所述多条位线并且预充电所述多个位线对；以及

第四存储器电路，所述第四存储器电路被提供有读出放大器电路，当进行选择时所述读出放大器电路放大所述多个位线对当中的电势差，

其中所述第一存储器电路、所述第二存储器电路、所述第三存储器电路以及所述第四存储器电路被安排在同一条线上，

经由包括下拉电路的区域分别排列所述第一存储器电路和所述第二存储器电路，并且

所述第一存储器电路和所述第二存储器电路进一步被安排在所述第三存储器电路和所述第四存储器电路之间。

8.一种半导体存储装置，包括：

被选择的第一读出放大器；

第一位线对，所述第一位线对与所述第一读出放大器耦接；

第一存储器单元，所述第一存储器单元与所述第一位线对中的任何一个耦接；

第一字线，所述第一字线与所述第一存储器单元耦接；

第一均衡电路，所述第一均衡电路与所述第一位线对耦接；

未选择的第二读出放大器；

第二位线对，所述第二位线对与所述第二读出放大器耦接；

第二存储器单元，所述第二存储器单元与所述第二位线对中的任何一个耦接；

第二字线，所述第二字线与所述第二存储器单元耦接；

第二均衡电路，所述第二均衡电路被耦接在所述第二位线对之间；

下拉电路，所述下拉电路与所述第二位线对耦接；以及

控制电路，所述控制电路在所述第一读出放大器被激活之前激活所述下拉电路，并且在除了激活所述下拉电路期间的时段之外的任何时段同时激活所述第一均衡电路和所述第二均衡电路。

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