JP2008084529A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明の代表的な解決手段は、以下の通りである。メモリセルの接続されるビット線BLとローカルビット線LBLの間にスイッチ手段を設け分離結合できるようにし、BLをVDL/2プリチャージとし、LBLをVDLプリチャージとする。VDLはビット線BLの最大振幅電圧である。SAにはBLに結合されたゲート受けの差動MOS対を含む第1回路とLBLに結合されフル振幅増幅及びデータ保持のための第2回路を含むようにする。BLとLBLをキャパシタを介して容量結合させた際にはSAはLBLに接続したラッチ形SAを用いると良い。
【選択図】図1
Description
時刻T0でプリチャージ信号EQをネゲートし、時刻T1でワード線WL[m]をアサートしている。これによりそのワード線によって選択されたメモリセル内の転送MOSトランジスタM100がオンし、メモリセル内のキャパシタC100に溜まっている電荷と、ビット線BL[n]、/BL[n]に付加している寄生容量とのチャージシェアが起こり、ビット線BL[n]、/BL[n]にメモリセル内の情報を反映する電位差Vsが生じる。
時刻T2でセンスアンプ起動信号CSPおよびCSNをそれぞれ1.0Vおよび0Vに駆動することで、ビット線電位BL[n]、/BL[n]を1.0Vおよび0Vまで増幅している。この図ではYS[k]をアサートしているので、Yスイッチはオンしており、ビット線BL[n]、/BL[n]が増幅されると同時にグローバルビット線GBL[p]、/GBL[p]も増幅されている。
(A1)電源電圧が低電圧化されるに従い、センス時間(tSENSE)が著しく遅くなる。
(A2)電源電圧が約1.2V以下では高温の場合の方が低温の場合と比較してセンス時間が速い。これはセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、ドリフト電流ではなくて拡散電流が支配的になっているからである。一般に拡散電流は温度やMOSトランジスタのしきい値に対して非常に敏感に変化する。したがって、このようにドリフト電流ではなくて拡散電流が支配的な領域でセンスアンプを使用すると、LSIの製造プロセスばらつきやLSIの動作環境ばらつきに対してセンス時間が大きく変化することになる。これはLSIの回路的な歩留り低下をもたらすという問題に発展し、結果的にこのような構成の回路のDRAMを使用したLSIのコストを高くすることになる。
また、図20(C)は一般的なCMOSロジック回路の遅延時間特性(tDLAY)の例として、CMOSインバータの遅延時間の電源電圧依存性を示したものである。温度は図20(A)と同様に、ジャンクション温度Tjで−40度と125度の2種類を仮定した。
(B1)電源電圧が低電圧化した場合の動作速度劣化が、図18に示した従来のDRAMのセンス系の場合よりも著しく小さい。
(B2)低電圧時の温度特性が、CMOSインバータと図18に示した従来のDRAMのセンス系の特性とで異なる。
そこで本願発明の目的は、低電圧でも安定に動作するセンスアンプを提供することにある。
(1)本発明のセンス系回路を用いることで、センス時間、再書き込み時間、書き込み時間のそれぞれの電源電圧依存性を図21で示したVDDプリチャージ方式のセンス時間特性とほぼ同じ特性にすることができる。すなわち、低電圧でも低温の場合の方が高温の場合と比較してセンス時間が速く、低電圧でのセンス速度劣化が、図20(B)で示したCMOSインバータの遅延時間劣化と同じ程度に押さえられる。この特徴により、ロジック回路の低電圧特性と本発明のセンス系回路を用いたDRAMマクロが整合の取れた特性を持つことになる。これにより、どちらかが大きく低電圧特性を律則することがなく、DRAMマクロと最終的なLSIの特性を大きく劣化させることなくロジックLSIとを混載できる。
<実施例1>
図1に本発明の代表的なセンス系回路の実施例を示す。C100とM100でメモリセル(MC)を構成し、C100はメモリセル内の情報を記憶するキャパシタ、M100はその電荷の転送NMOSトランジスタ、VPLはプレート電圧を示している。BL[n]と/BL[n]はビット線、WL[m]はワード線で、適切な交点にメモリセルが配置されてメモリアレイ100を構成している。ここでは、折り返しビット線構造を前提とした実施例を示したが開放形ビット線構造としても良い。この図でM107およびM108はNMOSトランジスタで、YスイッチY−SWを構成しており、M107とM108をオンさせることでローカルビット線LBL[n]、/LBL[n]をグローバルビット線GBL[p]、/GBL[p]に選択接続する。
時刻T0でプリチャージ信号EQ_BLとEQ_LBLをネゲートし、時刻T1でワード線WL[m]をアサートしている。これによりそのワード線によって選択されたメモリセル内の転送MOSトランジスタM100がオンし、メモリセル内のキャパシタC100に溜まっている電荷と、ビット線BL[n]、/BL[n]に付加している寄生容量とのチャージシェアが起こり、ビット線BL[n]、/BL[n]にメモリセル内の情報を反映する電位差Vsが生じる。
さらに、時刻T2'でライトバック信号RBKをアサートし、ローカルビット線LBL[n]、/LBL[n]に増幅された信号を、ビット線BL[n]、/BL[n]に転送し、メモリセルへの再書き込みを実行している。
時刻T3ではライトバック信号RBKとワード線WL[m]をネゲートし、時刻T4ではプリチャージ信号EQ_BLとEQ_LBLをアサートし、ビット線BL[n]、/BL[n]を0.5Vに、ローカルビット線LBL[n]、/LBL[n]を1.0Vにプリチャージしている。
(C1)電源電圧が低電圧化されるに従いセンス時間(tSENSE)は遅くなるが、その度合いは図20(A)と比較して非常になだらかであり、CMOSインバータの特性(図20(C))とよく一致する。
(C2)少なくとも電源電圧が0.8V以上の範囲では低温の場合の方が高温の場合よりもセンス時間が速い。これはセンスアンプの駆動電流がMOSトランジスタのドレイン電流のうち、拡散電流ではなくドリフト電流が支配的になっているからであり、CMOSインバータの特性(図20(C))と一致している。
このようにハーフVDDプリチャージ方式の場合よりも、VDDプリチャージ方式の場合の方がDRAMのセンス系回路の低電圧動作特性が格段に優れており、VDDプリチャージ方式のDRAMのセンス回路はCMOSインバータと整合が取れることがわかる。ここでは簡単のために単純なVDDプリチャージ方式の結果を示したが、図1で示した本発明のセンス系回路でもローカルビット線の増幅に関してはセンスアンプ起動前にはVDDプリチャージされており、本質的に同じであるために図21で示した特性が得られ、上記した特長が得られる。
<実施例2>
以下、図5に本発明のDRAMのセンス系回路の別の実施例を示す。図1では、ビット線BL[n]、LBL[n]が接続しているセンスアンプ内のMOSトランジスタM204とM205を、M202とM203にそれぞれ直列に接続していた。これに対し図5のセンスアンプSA2ではM204とM205に相当するM208とM209を、M202とM203に並列に接続し、M208とM209でプリセンスアンプPSAを構成している。またメインセンスアンプMSA部分はM200〜M203を含み、M202とM203のソースが共通結合され、CMOSインバータが交差結合したラッチ形回路とされる。MSAとPSAはそれぞれ駆動線CSNとPRECSNに分離され独立に制御できるようにされる。
<実施例3>
図7に本発明のセンスアンプの別の実施例を示す。本実施例では、図1や図5と異なり、ビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]のそれぞれの間にMOSトランジスタで構成されたコンデンサC250とC251が接続されている。図1と図5の実施例では、メモリセルの接続されているビット線BL[n]、/BL[n]の電位差を、ビット線BL[n]、/BL[n]をセンスアンプ内のプリセンスアンプPSAのMOSトランジスタのゲート電極に接続し、そのゲート電圧に対応して流れるドレイン電流差を検出している。それに対して本実施例では、メモリセルの接続されているビット線BL[n]、/BL[n]の電位差を、C250とC251のコンデンサの容量結合(いわゆる交流結合)でローカルビット線LBL[n]、/LBL[n]に伝達している。
ここでは重複を避けるため、図2や図6で示した読み出し動作と異なる部分のみを説明する。時刻T1でワード線WL[m]をアサートするとメモリセルの接続されたビット線BL[n]、/BL[n]にメモリセル内の情報に対応した電位差Vs1が発生する。この電位差は図7のコンデンサC250、C251によって容量結合でローカルビット線LBL[n]、/LBL[n]に伝達され、ローカルビット線LBL[n]、/LBL[n]に電位差Vs2が発生する。その後、時刻T2でセンスアンプ起動信号CSNをアサートしてセンスアンプを起動して、Vs2を増幅している。
(E2)ローカルビット線LBL[n]と/LBL[n]のうち、ハイ側に駆動される方(図8ではLBL[n])は、それを駆動する際に、ビット線BL[n]に付加している寄生容量を大きくみせてセンスアンプが駆動されたときにローカルビット線/LBL[n]が寄生容量によってロー側に駆動されることなくハイ側になるべくとどまっていた方がよい。そのために、ローカルビット線LBL[n]とそれに対応するビット線BL[n]との間に接続されたコンデンサC250の容量は大きい方がよい。
コンデンサC250とC251にMOSトランジスタを使用する場合の接続方法(図7ではローカルビット線の方にゲート電極が接続されている)や基板電位の取り方も特に限定しない。ただし、図8のVs1とVs2の関係は、コンデンサC250やC251の容量Caとローカルビット線LBL[n]や/LBL[n]に付加している寄生容量Cpとのチャージシェアリングによって決定される。すなわち、Vs2=Vs1*Ca/(Cp+Ca)となる。したがって、Caを一定だとするとなるべくCpを小さくした方がよい。
図7のC250やC251のようにローカルビット線の方にゲート電極を接続することで、C250やC251を構成するMOSトランジスタの拡散層の接合容量分だけCpを小さくできる。
<実施例4>
図1、図5、図7に本発明のセンス系回路の実施例を示したが、要はメモリセルが接続されているビット線BL[n]、/BL[n]とセンスアンプが接続されているローカルビット線LBL[n]、/LBL[n]を電気的に分離し、ビット線BL[n]、/BL[n]はハーフVDDプリチャージして、ローカルビット線LBL[n]、/LBL[n]はVDDプリチャージし、リード時にワード線WL[m]をアサートしたときに発生するビット線BL[n]、/BL[n]の電位差に対応して、ローカルビット線LBL[n]、/LBL[n]に電位差を発生させればよい。そのためのビット線BL[n]、/BL[n]とローカルビット線LBL[n]、/LBL[n]間に接続されたセンスアンプの構造は図1、図5、図7で示したものに限定しない。例えば図9で示したようなものでもよい。
再書き込み速度をそれほど気にしない場合には、M206およびM207を削除して再書き込みはサブセンスアンプ290だけで行うこともできる。
このように特にトランジスタの数の制限や面積の制限付けないのであれば、センスアンプの構造は種々のものが考えられるが、その構造は特に限定しない。
<実施例5>
さらに別の実施形態として、ハーフVDDプリチャージしているメモリセルが接続されているビット線BL[n]、/BL[n]と、センスアンプが接続されているローカルビット線LBL[n]、/LBL[n]を、センスアンプ起動直前に電気的に分離すると同時にローカルビット線LBL[n]、/LBL[n]を容量結合で駆動し、センスアンプ起動時にはローカルビット線LBL[n]、/LBL[n]がVDDプリチャージされているのに近い状態にしてもよい。図10にこれを実現する実施例を示す。
<実施例6>
以上の実施例で示したセンス系回路は、いわゆるシェアドセンスアンプ方式を取っていない形式の回路図で示したが、これに限定するものではない。図12にシェアドセンスアンプ方式を使用した場合の実施例を示す。ここでは図11まで示した実施例では特に限定していなかった階層化ワード線駆動方式を使用している。SWD611がサブワードデコーダで、Y−DEC605がYデコーダ、X−DEC&MWD608がXデコーダおよびメインワードドライバを示している。BL0と/BL0およびBL1と/BL1はそれぞれビット線のペアを表し、一つのセンス系回路606aに接続されている。グローバルビット線GBL0、/GBL0はビット線と直交する方向(ワード線と平行する方向)に配線されている。このDRAM回路600の制御信号やデータ線は省略している。
図13の回路は、図1にM230からM233までのNMOSトランジスタと、M101bからM103bからなるハーフVDDプリチャージ回路101bを追加し、メモリセルをビット線BL_UP[n]、/BL_UP[n]とBL_DN[n]、/BL_DN[n]に接続している。図13の実施例の読み出し動作については、図1および図2の実施例から容易に類推できるためここでは説明を省略するが、ビット線BL_UP[n]、/BL_UP[n]に接続されたメモリセルか、ビット線BL_DN[n]、/BL_DN[n]に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルに共有したセンスアンプでアクセスできる。
図16の実施例の読み出し動作については図10および図11の実施例から容易に類推することができるため省略するが、ビット線BL_UP[n]、/BL_UP[n]に接続されたメモリセルか、ビット線BL_DN[n]、/BL_DN[n]に接続されたメモリセルの両方を同時にリードあるいはライトできないが、どちらか一方のメモリセルを、/SH_UPあるいは/SH_DNのどちらか一方を2.5V程度に駆動することでアクセスできる。
<実施例7>
以上で示した本発明のセンス系回路の特徴の一つは、センスアンプに接続されているローカルビット線LBL[n]、/LBL[n]がVDDプリチャージされていることである。VDDプリチャージであることにより、センスアンプのセンス時間の低電圧特性をロジック回路と整合がとれることであるが、他にも多くの利点がある。その一つは、センスアンプによる増幅が完了したことを検出しやすいという特徴である。図17にその特徴を用いたセンス系回路と周辺回路の実施例を示す。
センスアンプのローカルビット線の増幅が完了したことを検出するのに、従来のハーフVDDプリチャージ方式の場合はビット線対の電位差を検出する必要があり、単純なNANDゲート等の論理ゲートで検出ことが困難なために回路が複雑化する。これに対して本発明では、ローカルビット線対の一本が1Vから0Vに駆動されればセンスアンプの増幅が完了したと判断できることから、センス完了検出回路1002aを2入力NANDゲートで簡単に実現できる。
センスアンプをVDDプリチャージすることで、従来ではセンスアンプ起動直後のセンスアンプの起動電流がMOSトランジスタの拡散電流であったのを、ドリフト電流起因の駆動電流にすることができる。一般に拡散電流はしきい値電圧に大きく依存し、製造プロセスばらつきで大きく変化する。これに対してドリフト電流のばらつきは小さい。これによってVDDプリチャージ方式では、センスアンプ内のMOSトランジスタの特性ばらつきに鈍感な増幅動作ができる。
以上のことから、本発明のセンス系回路は従来のセンス系回路で必要であった最小Vs(Vsmin)よりも小さいVsで十分に正確な読み出し動作を行える。
<実施例8>
次に図22から図26に使って再書き込み手法についての本発明の実施例を示す。図22は、上記の図1、図5、図7、図10、図13、図14、図15、図16で示した実施例を一般化して図示したもので、SAMPaやSAMPbで示したセンスアンプ回路とメモリアレイとの関係を示した図面である。なお、ここでは図面の簡単化のために、プリチャージ回路は省略して図示している。W1[1]からWL[m]がワード線で、図示されたような接続形態でビット線との交点にメモリセルMCが接続されている。センスアンプ回路等のセンス系回路は図示されたように千鳥にビット線の一端に接続されている。なお言うまでないが、図10の/SHや、図16の/SH_UPおよび/SH_DWは、図22ではRBKに相当する。また、図10のCSPは図22には無いが、図22ではCSNで代表して図示している。
<実施例9>
以上の実施例では、アドレスの供給方式は特に限定していないが、図24で示した本発明の実施例を、アドレスがマルチプレクスされずに供給される(ロウアドレスとカラムアドレス、バンクアドレス等が同時に供給される)ダイナミックメモリに用いた場合の実施例を示す。
(G1)ローカルビット線LBL[n]、/LBL[n]の増幅が、本発明のプリチャージ方式によって高速に増幅されると、タイミングレスで連続して読み出し用グローバルビット線GBLR[p]、/GBLR[p]が増幅され、高速なメモリセル情報の読み出しが可能になる。
(G2)再書き込みが高速に完了するために、ワード線のアサートからネゲートまでの時間を短くすることができる。これにより、本センス系回路を用いたダイナミックメモリをパイプライン化した場合、そのパイプライン周波数を高速にできる。
なお、ローカルビット線LBL[n]、/LBL[n]と、読み出し用グローバルビット線GBLr[n]、/GBLr[n]を接続している回路構成は、特に図24のPMOSトランジスタM150とM151による回路構成に限定するものではない。たとえば、PMOSトランジスタを、NMOSトランジスタに置き換えてもよい。ただし、この場合にはローカルビット線LBL[n]、/LBL[n]を直接そのNMOSトランジスタのゲート端子に接続するのではなく、ローカルビット線LBL[n]、/LBL[n]からインバータ回路を介してゲート端子に接続すればよい。図24の実施例の場合と比較して、インバータ2個分だけトランジスタが多く必要になるが、Vthドロップがなくなるために、より高速に読み出し用グローバルビット線GBLR[p]、/GBLR[p]を駆動できる。
<実施例10>
次に、書き込み動作のタイミングチャート(反転ライトの例)の実施例を図28に示す。ここでも、説明を明確にするために、図24のSAMPaおよびSAMPbで示されたセンスアンプ回路として、図7で示したものを前提に動作例を記述する。なお、重複を避けるため図8と同じところは説明を省略する。
Claims (4)
- ワード線と、第1ビット線と第2ビット線とからなる第1ビット線対と、前記ワード線と前記第1ビット線の交点に設けられたメモリセルと、第3ビット線と第4ビット線とからなる第2ビット線対と、前記第1ビット線と前記第3ビット線を結合するための第1スイッチ回路と、前記第2ビット線と前記第4ビット線を結合するための第2スイッチ回路と、前記第2ビット線対に接続されたセンスアンプとを具備し、
前記センスアンプは、前記メモリセルに記憶された情報を、前記第3ビット線上で第1電位に前記第4ビット線上で第2電位に増幅するための回路であり、
前記第1及び第2メモリセルの読み出し時に、第1期間において前記第1および第2スイッチ回路はオフ状態であり、
その後の第2期間において、前記第1メモリセルから記憶情報が読み出された場合には、前記第1スイッチ回路はオン状態となり前記第1ビット線と前記第3ビット線を接続するとともに前記第2スイッチ回路はオフ状態で前記センスアンプは前記第1電位を前記第1ビット線に書き込み、第2メモリセルから記憶情報が読み出された場合には、前記第2スイッチ回路はオン状態となり前記第2ビット線と前記第4ビット線を接続するとともに前記第1スイッチ回路はオフ状態で前記センスアンプは前記第2電位を前記第2ビット線に書込むことを特徴とする半導体装置。 - 請求項1において、
前記半導体装置は、前記メモリセルの読み出し時に、前記第2期間に続く第3期間において、前記第2スイッチ回路は前記第2ビット線と前記第4ビット線を接続して、前記センスアンプは前記第2電位を前記第2ビット線に書き込むことを特徴とする半導体装置。 - 請求項1または請求項2において、
前記半導体装置には前記第2ビット線対が入力された論理ゲートがさらに具備されており、
前記論理ゲートは、前記第1期間に前記センスアンプが前記第2ビット線対のうちの一方を前記第1あるいは第2電位に駆動したことを検出し、第2期間を開始することを特徴とする半導体装置。 - ビット線対の一方と他方を異なるタイミングでライトバックする半導体装置。
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