JPS63896A - 半導体記憶装置の動作方法 - Google Patents
半導体記憶装置の動作方法Info
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- JPS63896A JPS63896A JP61142821A JP14282186A JPS63896A JP S63896 A JPS63896 A JP S63896A JP 61142821 A JP61142821 A JP 61142821A JP 14282186 A JP14282186 A JP 14282186A JP S63896 A JPS63896 A JP S63896A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000011017 operating method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000003213 activating effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 238000007599 discharging Methods 0.000 description 5
- 210000004907 gland Anatomy 0.000 description 5
- 206010011224 Cough Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置の動作方法に於いて、メモリ
・セルに蓄積された情報を３売み出すことによって発生
するピント線間の微少な差電圧をセンス増幅器に取り込
んだ後は、読み出しを行ったメモリ・セルが接続されて
いる側のビット線のみを動作させることに依り、ビノト
線の充放電７Ｓ．流を略２に低減させるようにしたもの
である。
・セルに蓄積された情報を３売み出すことによって発生
するピント線間の微少な差電圧をセンス増幅器に取り込
んだ後は、読み出しを行ったメモリ・セルが接続されて
いる側のビット線のみを動作させることに依り、ビノト
線の充放電７Ｓ．流を略２に低減させるようにしたもの
である。
本発明は、１トランジスタ・１キャバシク型ダイナミッ
ク・ランダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ
： ＤＲＡＭ）として知られている半導体記憶装置を
動作させる方法の改良に関する。
ク・ランダム・アクセス・メモリ （ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ ｙ
： ＤＲＡＭ）として知られている半導体記憶装置を
動作させる方法の改良に関する。
一般に、１トランジスタ・１キャバシク型ＤＲＡＭに於
いては、微小な信号を一対のビノト綿間の差電圧として
読み出している為、ビノト線等は電気的に、また、バク
ーン的に対称に形成されている。
いては、微小な信号を一対のビノト綿間の差電圧として
読み出している為、ビノト線等は電気的に、また、バク
ーン的に対称に形成されている。
第５図は従来の半導体記憶装置を説明する為の要部回路
説明図を表している。
説明図を表している。
図に於いて、ＢＬ及び『了はビ，ト棉、ＷＬ．及びＷＬ
，はワード線、ＭＣ．及びＭＣ２はメモリ・セル、Ｃ１
及びＣ２は情報蓄積キャバシク、ＳＡはセンス増幅器を
それぞれ示している。
，はワード線、ＭＣ．及びＭＣ２はメモリ・セル、Ｃ１
及びＣ２は情報蓄積キャバシク、ＳＡはセンス増幅器を
それぞれ示している。
第６図は第５図に見られる半導体記憶装置の動作タイミ
ングを説明する為のタイミング・チャートを表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
ングを説明する為のタイミング・チャートを表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、ＶＣＣは正側Ｔ．ｒＡ電圧、ＶＳＳは接地
側電源電圧をそれぞれ示している。
側電源電圧をそれぞれ示している。
このような半導体記憶装置に於ける情報の読み出し動作
は良く知られているが、その概略を第５図及び第６図を
参照しつつ記述すると次の通りである。
は良く知られているが、その概略を第５図及び第６図を
参照しつつ記述すると次の通りである。
当初、ビノトＶ５ｉ Ｂ Ｌ及び丁τをｚＶｃＣにブリ
・チャージする。
・チャージする。
次ムこ、例えばワード線Ｗ Ｌ Ｏのレヘルを上昇させ
、メモリ・セルＭＣ，を選択する。
、メモリ・セルＭＣ，を選択する。
メモリ・セルＭＣ，に於ける情報蓄積キャパシタＣ１の
レヘノレは、１青幸浸゛０”力ク蓄１責されている場合
にはＶＳＳ、例えば０〔Ｖ］に、そして、情轢”１”が
蓄積されている場合にはＶ。Ｃ、例えば５（Ｖ）になっ
ている。
レヘノレは、１青幸浸゛０”力ク蓄１責されている場合
にはＶＳＳ、例えば０〔Ｖ］に、そして、情轢”１”が
蓄積されている場合にはＶ。Ｃ、例えば５（Ｖ）になっ
ている。
その情報はピント綿ＢＬ及び正下に微小な差電圧として
読み出され、その後、センス増幅２ＳＳ Ａが動作して
咳差電圧を増幅する。
読み出され、その後、センス増幅２ＳＳ Ａが動作して
咳差電圧を増幅する。
前記説明から判るように、従来の半専体記憶装置に於い
ては、例えばピントＶＭ Ｂ Ｌに接続されているメモ
リ・セルを読み出しの対象として選択した場合であって
も、ビット線ＢＬもビソト線Ｂ Ｌと同様に充放電させ
ている。
ては、例えばピントＶＭ Ｂ Ｌに接続されているメモ
リ・セルを読み出しの対象として選択した場合であって
も、ビット線ＢＬもビソト線Ｂ Ｌと同様に充放電させ
ている。
そのようにする理由は、前記したように、ワード線Ｗ
Ｌ ｏを立ち上げてから或る時間たつとビノＩＢＬ及び
ＢＬ間に差電圧を生ずるが、その差電圧が掻めて微小で
あることに依る。
Ｌ ｏを立ち上げてから或る時間たつとビノＩＢＬ及び
ＢＬ間に差電圧を生ずるが、その差電圧が掻めて微小で
あることに依る。
即ち、−ｉに、ビット線の容量は、メモリ・セルに於け
る容量の１０倍程度もあるので、読み出しの場合、メモ
リ・セルの蓄積電荷をビノト腺に放出してもビット線間
の差電圧は僅がであり、従って、雑音に埋もれてしまう
虞が大きい。
る容量の１０倍程度もあるので、読み出しの場合、メモ
リ・セルの蓄積電荷をビノト腺に放出してもビット線間
の差電圧は僅がであり、従って、雑音に埋もれてしまう
虞が大きい。
そこでビノ｝ ’ｒＭ Ｂ Ｌ及びＴ下を折り返しにし
て対称的に動作させているものであり、従って、情報の
読み出し自体には不必要なビソ｝ Ｎ２も動作させるよ
うになっている。
て対称的に動作させているものであり、従って、情報の
読み出し自体には不必要なビソ｝ Ｎ２も動作させるよ
うになっている。
然しなから、近年、市販されようとしているＩＭビット
のＤＲＡＭに於いては、ビット線が例えば約４０００対
、即ち、８（１００本もあるので、その充放電に依る消
費電流は壜めて大きいものとなり、しかも、そのうち４
０００本分は情ｔａの読み出し自体には直接関与しない
ものである。
のＤＲＡＭに於いては、ビット線が例えば約４０００対
、即ち、８（１００本もあるので、その充放電に依る消
費電流は壜めて大きいものとなり、しかも、そのうち４
０００本分は情ｔａの読み出し自体には直接関与しない
ものである。
本発明は、読み出されようとするメモリ・セルが接続さ
れているビット線と対になっているビソト４１＋の動作
を或る時点から禁止することができる構成にして消費電
流を低減させた半専体記憶装置を堤供する。
れているビット線と対になっているビソト４１＋の動作
を或る時点から禁止することができる構成にして消費電
流を低減させた半専体記憶装置を堤供する。
本発明に依る半導体記憶装置の動作方法に於いては、メ
モリ・セル（例えばメモリ・セルＭ Ｃ ＋及びＭＣ２
）が接６ｌされた２木のビノト線（例えばビノｈ棉ＢＬ
及び丁Ｔ）をセンス増幅器（例えばセンス増幅器ＳＡ）
と結ぶゲート・トランジスタ（例えばビノト緑切断及び
接続用トランジスタＱｌ及びＱ２）をメモリ・セルの読
み出し時にはオン状態として該ビソト線を２本ともセン
ス増幅器とぶ通させ、次いで、前記ゲート・トランジス
タをオフにした状態で前記センス増幅器にて差電圧（例
えばＩ．ＡＶＣＣ±αに於けるα）の増１ａを行い、そ
の後、読み出しが行われたメモリ・セル（例えばメモリ
・セルＭＣ．）が接続されている側のビノト線（例えば
ヒ゛ノト線ＢＬ冫のみをセンスｊ■肩器と４通させる為
に対応する側の前記ゲート・トランジスタ（例えばビノ
ト線切断及び接続用１−ランジスクＱｌ）をオンにする
ようにしている。
モリ・セル（例えばメモリ・セルＭ Ｃ ＋及びＭＣ２
）が接６ｌされた２木のビノト線（例えばビノｈ棉ＢＬ
及び丁Ｔ）をセンス増幅器（例えばセンス増幅器ＳＡ）
と結ぶゲート・トランジスタ（例えばビノト緑切断及び
接続用トランジスタＱｌ及びＱ２）をメモリ・セルの読
み出し時にはオン状態として該ビソト線を２本ともセン
ス増幅器とぶ通させ、次いで、前記ゲート・トランジス
タをオフにした状態で前記センス増幅器にて差電圧（例
えばＩ．ＡＶＣＣ±αに於けるα）の増１ａを行い、そ
の後、読み出しが行われたメモリ・セル（例えばメモリ
・セルＭＣ．）が接続されている側のビノト線（例えば
ヒ゛ノト線ＢＬ冫のみをセンスｊ■肩器と４通させる為
に対応する側の前記ゲート・トランジスタ（例えばビノ
ト線切断及び接続用１−ランジスクＱｌ）をオンにする
ようにしている。
［作用］
前記手段を採ることに依り、メモリ・セルに蓄積された
ｉｆｆ ｔｆｉを読み出すことによって発生するビノト
線間の微少な差電圧をセンス増幅器に取り込んだ後は、
読み出しを行ったメモリ・セルが接続されている側のビ
ノトＷＭのみを動作させることＣこなるから、ビット腺
の充放電電流を略２に低減させることが可能であり、大
規模の半導体記憶装置を動作させる場合に好適である。
ｉｆｆ ｔｆｉを読み出すことによって発生するビノト
線間の微少な差電圧をセンス増幅器に取り込んだ後は、
読み出しを行ったメモリ・セルが接続されている側のビ
ノトＷＭのみを動作させることＣこなるから、ビット腺
の充放電電流を略２に低減させることが可能であり、大
規模の半導体記憶装置を動作させる場合に好適である。
第１図は本発明一実施例の要部回路説明図を表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、Ｑ１及びＱ２はビソト線切断及び接続用ト
ランジスタ、φＬはトランジスタＱ１の制？ＩＩ＋信号
、φＲはトランジスタＱ２の制御信号、Ｎ１及びＮ２は
ノードをそれぞれ示している。
ランジスタ、φＬはトランジスタＱ１の制？ＩＩ＋信号
、φＲはトランジスタＱ２の制御信号、Ｎ１及びＮ２は
ノードをそれぞれ示している。
図から明らかなように、本実施例に於いては、センス増
幅器ＳＡとビットＶＡＢし及び肛との間にトランジスタ
Ｑ１及びＱ２を介在させ、そのトランジスタＱｌ及びＱ
２をオン・オフさせることに依り、ビット線ＢＬ及び『
をセンス増幅器ＳＡと接続したり或いは遮断したりする
ことができるようになっている点で第５図に見られる従
来例と相違している。
幅器ＳＡとビットＶＡＢし及び肛との間にトランジスタ
Ｑ１及びＱ２を介在させ、そのトランジスタＱｌ及びＱ
２をオン・オフさせることに依り、ビット線ＢＬ及び『
をセンス増幅器ＳＡと接続したり或いは遮断したりする
ことができるようになっている点で第５図に見られる従
来例と相違している。
第２図は第１図に見られる本発明一実施例に於ける動作
タイミングを説明する為のタイミング・チャートを表し
、第１図、第５図、第６図に於いて用いた記号と同記号
は同部分を示すが或いは同し意味を持つものとする。
タイミングを説明する為のタイミング・チャートを表し
、第１図、第５図、第６図に於いて用いた記号と同記号
は同部分を示すが或いは同し意味を持つものとする。
第１図に見られる本発明−実，悔例の動作を第２図に見
られるタイミング・チャートを参照しつつ説明する。尚
、本実施例に於いては、情叩読み出しの為に選択される
メモリ・セル〜ＩＣ，の情報會積キャパシタＣ１には情
報”０”、即ら、レベルとしてはＶｓｓ（例えば０［Ｖ
］）が蓄積されているものとする。
られるタイミング・チャートを参照しつつ説明する。尚
、本実施例に於いては、情叩読み出しの為に選択される
メモリ・セル〜ＩＣ，の情報會積キャパシタＣ１には情
報”０”、即ら、レベルとしてはＶｓｓ（例えば０［Ｖ
］）が蓄積されているものとする。
当初、制御信号φＬ及びφＲのレヘルをＶＣＣ↓Ｖい以
上に上昇させてトランジスタＱ１及びＱ２をオン状態に
する。
上に上昇させてトランジスタＱ１及びＱ２をオン状態に
する。
次に、ブリ・チャージを行い、ビノト線Ｂ Ｌ及び丁Ｔ
、ノードＮ１及びＮ２を’ＡＶｃｃのレベルにする。
、ノードＮ１及びＮ２を’ＡＶｃｃのレベルにする。
次に、ワード’＋Ｍ Ｗ Ｌ ａのレベルを上界させて
メモリ・セルＭＣ．を選択する。
メモリ・セルＭＣ．を選択する。
情報蓄積キャパシタＣＩのレベルはＶＳｓであるから、
メモリ・セルＭＣ．にはビノト線ＢＬがら電荷が流れ込
み、従って、ビット線ＢＬのレベルは僅かに下降し、ま
た、トランジスタＱ１がオンになっていることから、ビ
ソト線ＢＬとノードＮ１とは接、涜された状態にあり、
従って、ノードＮ１のレベルも同様に下降する。
メモリ・セルＭＣ．にはビノト線ＢＬがら電荷が流れ込
み、従って、ビット線ＢＬのレベルは僅かに下降し、ま
た、トランジスタＱ１がオンになっていることから、ビ
ソト線ＢＬとノードＮ１とは接、涜された状態にあり、
従って、ノードＮ１のレベルも同様に下降する。
このような状態になると、ノードＮｌとＮ２との間に差
電圧が発生する。
電圧が発生する。
次に、制御信号φＬ及びφＲのレベルを下降させ、それ
に依り、トランジスタＱ１及びＱ２をオフ状態にする。
に依り、トランジスタＱ１及びＱ２をオフ状態にする。
次に、センス増幅器ＳＡを活性化し、ノードＮ１及びＮ
２間の差電圧を増幅する。
２間の差電圧を増幅する。
この動作に依り、ノードＮ１のレヘルはＶＳＳになり、
また、ノートＮ２のレヘルはｌＡＶｃｃを維持する。
また、ノートＮ２のレヘルはｌＡＶｃｃを維持する。
次に、アクティブ・リストア回路（図示せず）を活性化
し、ノードＮ２に於けるレヘルを引き上げでＶ。０とす
る。
し、ノードＮ２に於けるレヘルを引き上げでＶ。０とす
る。
次に、選択されたメモリ・セルＭＣ，が接続されている
側のビット″ｇＡＢＬに介在するトランジスクＱｌをオ
ンにする為、制御信号φＬを再び上昇させる。尚、この
ように制？１ｉ１信号φＬのみをＩＡ ｔＲして上界さ
せるには、メモリ・セル″Ｍ Ｃ ，を選択したアドレ
ス信号をもとにずれば而単に実狗することができる。
側のビット″ｇＡＢＬに介在するトランジスクＱｌをオ
ンにする為、制御信号φＬを再び上昇させる。尚、この
ように制？１ｉ１信号φＬのみをＩＡ ｔＲして上界さ
せるには、メモリ・セル″Ｍ Ｃ ，を選択したアドレ
ス信号をもとにずれば而単に実狗することができる。
ビノｈＬ７ｉＢＬに於けるレベルは、前記したように、
ｌ／２Ｖｃｃより僅かに低下した状態にあるが、ノード
Ｎ１に於けるレベルはＶＳＳであり、そこでトランジス
タＱ１がオンになるとビット線１３ ＬからノードＮｌ
に対して電荷が流れ込み、その結果、ビノトＷＢＬのレ
ヘルもＶＳＳになるので、メモリ・セルＭＣ，には再び
情報“０”が書き込まれるものである。
ｌ／２Ｖｃｃより僅かに低下した状態にあるが、ノード
Ｎ１に於けるレベルはＶＳＳであり、そこでトランジス
タＱ１がオンになるとビット線１３ ＬからノードＮｌ
に対して電荷が流れ込み、その結果、ビノトＷＢＬのレ
ヘルもＶＳＳになるので、メモリ・セルＭＣ，には再び
情報“０”が書き込まれるものである。
また、ビット、腺ＢＬ側に於いては、制御信号φＲのレ
ベルがＶＳＳであることがらトランジスタＱ２はカソト
・オフのままであり、レベルは変化することなく％ＶＣ
Ｃを維持し、充放電は行わないから消費電流は低減され
る。
ベルがＶＳＳであることがらトランジスタＱ２はカソト
・オフのままであり、レベルは変化することなく％ＶＣ
Ｃを維持し、充放電は行わないから消費電流は低減され
る。
ところで、第１図に見られる半導体記憶装置に於けるセ
ンス増幅器ＳＡは、実際には、フリノプ・フロンプであ
り、それに依ってビット’ｖ？ｔＢＬ及びＢＬ間の差電
圧を増幅するようにしている。
ンス増幅器ＳＡは、実際には、フリノプ・フロンプであ
り、それに依ってビット’ｖ？ｔＢＬ及びＢＬ間の差電
圧を増幅するようにしている。
そのフリソブ・フロノプは、ビソト線ＢＬ及びＢＬのウ
チ、ハイ・レベル（“Ｈ′レベル）側はそのままにし、
ロー・レベル（“Ｌ”レベル）側をＶＳＳにすることが
できる構成になっている。従って、通常の半導体記憶装
置では、“Ｉ］”レヘル側のビント線は、後に、レベル
上昇させる必要があり、それを行うのがアクティブ・リ
ストア回路である。
チ、ハイ・レベル（“Ｈ′レベル）側はそのままにし、
ロー・レベル（“Ｌ”レベル）側をＶＳＳにすることが
できる構成になっている。従って、通常の半導体記憶装
置では、“Ｉ］”レヘル側のビント線は、後に、レベル
上昇させる必要があり、それを行うのがアクティブ・リ
ストア回路である。
従来、アクティブ・リストア回路は、センス増幅器内に
設けられるようになっていて、図示していないが、第１
図に見られる実施例に於いても、センス増幅器ＳＡ内に
設置してある。
設けられるようになっていて、図示していないが、第１
図に見られる実施例に於いても、センス増幅器ＳＡ内に
設置してある。
このような構成にした場合、トランジスタＱ１及びＱ２
を動作させる為の制御信号φＬ及びφＲのレヘルをＶ。
を動作させる為の制御信号φＬ及びφＲのレヘルをＶ。
。十■い以上にする必要がある。
その理由は、前記第１図及び第２図に関して説明した半
導体記憶装置の動作に於いて、ノードＮ１に於けるレヘ
ルがＶＣＣになった場合、そのＶＣＣなるレヘルをビノ
ト４％ＢＬ．に伝える為、トランジスタＱ１をオンにす
るには、そのゲートに印加する制御信号φＬを■ｃｃ＋
■い以上にしなければならないからである。
導体記憶装置の動作に於いて、ノードＮ１に於けるレヘ
ルがＶＣＣになった場合、そのＶＣＣなるレヘルをビノ
ト４％ＢＬ．に伝える為、トランジスタＱ１をオンにす
るには、そのゲートに印加する制御信号φＬを■ｃｃ＋
■い以上にしなければならないからである。
然しなから、そのように、電源電圧以上の電圧を得るに
は、ブートストラソプ回路を用いるなど厄介なことにな
る。
は、ブートストラソプ回路を用いるなど厄介なことにな
る。
第１図に見られる実施例に於いて、そのような煩雑さを
回避したければ、次に説明する実施例を用いると良い。
回避したければ、次に説明する実施例を用いると良い。
第３図は本発明に於ける他の実施例の要部回路説明図を
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
表し、第１図及び第２図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。
図に於いて、ＡＲ，及びＡＲＺはアクティブ・リストア
回路、φＡＲＬ及びφＡＲＲはアクティブ・リストア回
路の制’４１１信号をそれぞれ示している。
回路、φＡＲＬ及びφＡＲＲはアクティブ・リストア回
路の制’４１１信号をそれぞれ示している。
図から明らかなように、本実施例に於いては、アクティ
ブ・リストア回路ＡＲ，及びＡ Ｒ ２をセンス増幅器
ＳＡの外に出し、それぞれ対応するビット線ＢＬ及び肛
に接続した点で第１図に見られる実施例と相違している
。
ブ・リストア回路ＡＲ，及びＡ Ｒ ２をセンス増幅器
ＳＡの外に出し、それぞれ対応するビット線ＢＬ及び肛
に接続した点で第１図に見られる実施例と相違している
。
第４図は第３図に見られる実施例に於ける動作タイミン
グを説明する為のタイミング・チャートを表し、第１図
乃至第３図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
グを説明する為のタイミング・チャートを表し、第１図
乃至第３図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
第４図に見られる本発明一実施例の動作を第３図に見ら
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルＭ Ｃ ＋ の情報蓄積キャパシタＣ１には
情報“１”、卯ち、レベルとしては■。。（例えば５（
Ｖ））が蓄積されているものとする。
れるタイミング・チャートを参照しつつ説明する。尚、
本実施例に於いては、情報読み出しの為に選択されるメ
モリ・セルＭ Ｃ ＋ の情報蓄積キャパシタＣ１には
情報“１”、卯ち、レベルとしては■。。（例えば５（
Ｖ））が蓄積されているものとする。
当初、制’＋１ｌｌ信号φＬ及びφＲのレベルを■。０
に上昇させてトランジスタＱ１及びＱ２をオン状態にす
る。
に上昇させてトランジスタＱ１及びＱ２をオン状態にす
る。
次に、ブリ・チャージを行い、ビット線ＢＬ及び丁工、
ノードＮ１及びＮ２を！／；Ｖｑ（Ｈのレベルにする。
ノードＮ１及びＮ２を！／；Ｖｑ（Ｈのレベルにする。
次に、ワード％ｉ ”１￥ Ｌ ｏのレヘルを上昇させ
てメモリ・セルＭＣ，を選択する。
てメモリ・セルＭＣ，を選択する。
情報蓄積キャパシタＣＩのレヘルはＶＣＣであるから、
メモリ・セルＭ Ｃ ＋からビソト％，％ＢＬに対して
電荷が放出され、従って、ビット線ＢＬのレベルは僅か
に上昇し、また、トランジスタＱ１がオンになっている
ことから、ビット％ｆＱ Ｂ ＬとノードＮ１とは接続
された状態にあり、従って、ノードＮ１のレベルも同様
に上昇する。
メモリ・セルＭ Ｃ ＋からビソト％，％ＢＬに対して
電荷が放出され、従って、ビット線ＢＬのレベルは僅か
に上昇し、また、トランジスタＱ１がオンになっている
ことから、ビット％ｆＱ Ｂ ＬとノードＮ１とは接続
された状態にあり、従って、ノードＮ１のレベルも同様
に上昇する。
このような状態になると、ノードＮ１とＮ２との間に差
電圧が発生する。
電圧が発生する。
次に、制御信号φＬ及びφＲのレベルを下降させ、それ
に依り、トランジスタＱ１及びＱ２をオフ状態にする。
に依り、トランジスタＱ１及びＱ２をオフ状態にする。
次に、センス増幅器ＳＡを活性化し、ノードＮ１及びＮ
２間の差電圧を増幅する。
２間の差電圧を増幅する。
この動作に依り、ノードＮ２のレベルはＶＳＳになり、
また、ノードＮ１のレベルは％Ｖｃｃ＋αを維持する。
また、ノードＮ１のレベルは％Ｖｃｃ＋αを維持する。
次に、選択されたメモリ・セルＭ Ｃ ＋が接続されて
いる側のビソＩＢＬに介在するトランジスタＱ１をオン
にする為、制？ＩＩ１信号φＬを再び上昇させる。尚、
制御信号φＬのレベルがＶＣＣであることは云うまでも
ない。
いる側のビソＩＢＬに介在するトランジスタＱ１をオン
にする為、制？ＩＩ１信号φＬを再び上昇させる。尚、
制御信号φＬのレベルがＶＣＣであることは云うまでも
ない。
ビット線ＢＬに於けるレベルは、％ＶＣＣよリ僅かに上
昇した状態にあり、また、ノードＮ１に於けるレベルも
％ＶＣＣより僅かに高い状態にあるからトランジスタＱ
１がオンになってもビソトｖＡＢＬのレベルに変化はな
い。
昇した状態にあり、また、ノードＮ１に於けるレベルも
％ＶＣＣより僅かに高い状態にあるからトランジスタＱ
１がオンになってもビソトｖＡＢＬのレベルに変化はな
い。
次に、選択されたメモリ・セルＭＣ，がｔｉ ’ｈｌさ
れている側のビット線ＢＬのレベルを上昇させる為、制
御信号φＡＲＬを上昇させてアクティブ・リストア回路
ＡＲ，を活性化する。
れている側のビット線ＢＬのレベルを上昇させる為、制
御信号φＡＲＬを上昇させてアクティブ・リストア回路
ＡＲ，を活性化する。
このアクティブ・リストア回路ＡＲ，の作用に依り、ビ
ット線ＢＬは％Ｖｃｃ＋αからＶＣＣにチャージ・アッ
プされ、メモリ・セルＭＣ，には再び情報“１”である
ＶＣＣが蓄積される。
ット線ＢＬは％Ｖｃｃ＋αからＶＣＣにチャージ・アッ
プされ、メモリ・セルＭＣ，には再び情報“１”である
ＶＣＣが蓄積される。
前記のような動作をｔテっでいる間中、ビント線ＢＬ側
に於いては、制ｉｆｆｆｆ信号φＲのレベルがＶＳＳで
あることからトランジスタＱ２はカソト・オフのままで
あり、また、制御信号φＡＲＲのレヘルもＶＳＳである
から、レヘルは’ＡＶｃｃを維持し続けて充放電は行わ
れない。
に於いては、制ｉｆｆｆｆ信号φＲのレベルがＶＳＳで
あることからトランジスタＱ２はカソト・オフのままで
あり、また、制御信号φＡＲＲのレヘルもＶＳＳである
から、レヘルは’ＡＶｃｃを維持し続けて充放電は行わ
れない。
本発明に依る半導体記憶装置の動作方法に於いては、メ
モリ・セルが接続されたビット線をセンス増幅器と結ぶ
ゲート・トランジスタをメモリ・セルの読み出し時には
オン状態として該ビット線をセンス増幅器と導通させ、
次いで、前記ゲート・トランジスタをオフにした状態で
前記センス増幅器にて差電圧の増幅を行い、その後、読
み出しが行われたメモリ・セルが接続されている側のビ
ット線のみをセンス増幅器と導通させる為に対応する側
の前記ゲート・トランジスタをオンにするようにしてい
る。
モリ・セルが接続されたビット線をセンス増幅器と結ぶ
ゲート・トランジスタをメモリ・セルの読み出し時には
オン状態として該ビット線をセンス増幅器と導通させ、
次いで、前記ゲート・トランジスタをオフにした状態で
前記センス増幅器にて差電圧の増幅を行い、その後、読
み出しが行われたメモリ・セルが接続されている側のビ
ット線のみをセンス増幅器と導通させる為に対応する側
の前記ゲート・トランジスタをオンにするようにしてい
る。
前記構成を採ることに依り、メモリ・セルに蓄積された
情和を読み出すことによって発生するピント線間の漱少
な差電圧をセンス増幅器Ｃこ取り込んだ後は、読み出し
を行ったメモリ・セルが接続されている側のピント線の
みを動作させることになるから、ビット線の充放電電流
を略２に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
情和を読み出すことによって発生するピント線間の漱少
な差電圧をセンス増幅器Ｃこ取り込んだ後は、読み出し
を行ったメモリ・セルが接続されている側のピント線の
みを動作させることになるから、ビット線の充放電電流
を略２に低減させることが可能であり、大規模の半導体
記憶装置を動作させる場合に好適である。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例に於ける動作タイミングを説明す
る為のタイミング・チャート、第３図は本発明に於ける
他の実施例の要部回路説明図、第４図は第３図に見られ
る実施例に於ける動作タイミングを説明する為のタイミ
ング・チャート、第５図は従来例の要部回路説明図、第
６図は第５図に見られる従来例に於ける動作タイミング
を説明する為のタイミング・チャートをそれぞれ示して
いる。 図に於いて、ＢＬ及びＢＬはビノト線、ＷＬ．及びＷＬ
，はワード線、ＭＣ．及びＭＣ２はメモリ・セル、ＣＩ
及びＣ２は情報蓄積キャパシタ、ＳＡはセンス増幅器、
Ｑｌ及びＱ２はビット線切断及び接続用トランジスタ、
φＬはトランジスタＱ１の制：１１１信号、φＲはトラ
ンジスタＱ２の制ｉｌｌ信号、Ｎ１及びＮ２はノードを
それぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 一 実廊例の要部回路説明図 第１図 実厖例の７Ｂ亘路説町図 第３図 ＳＡ 従来例の７部回路説明図 第５図
１図に見られる実施例に於ける動作タイミングを説明す
る為のタイミング・チャート、第３図は本発明に於ける
他の実施例の要部回路説明図、第４図は第３図に見られ
る実施例に於ける動作タイミングを説明する為のタイミ
ング・チャート、第５図は従来例の要部回路説明図、第
６図は第５図に見られる従来例に於ける動作タイミング
を説明する為のタイミング・チャートをそれぞれ示して
いる。 図に於いて、ＢＬ及びＢＬはビノト線、ＷＬ．及びＷＬ
，はワード線、ＭＣ．及びＭＣ２はメモリ・セル、ＣＩ
及びＣ２は情報蓄積キャパシタ、ＳＡはセンス増幅器、
Ｑｌ及びＱ２はビット線切断及び接続用トランジスタ、
φＬはトランジスタＱ１の制：１１１信号、φＲはトラ
ンジスタＱ２の制ｉｌｌ信号、Ｎ１及びＮ２はノードを
それぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 一 実廊例の要部回路説明図 第１図 実厖例の７Ｂ亘路説町図 第３図 ＳＡ 従来例の７部回路説明図 第５図
Claims (1)
- 【特許請求の範囲】 メモリ・セルが接続された２本のビット線をセンス増幅
器と結ぶゲート・トランジスタをメモリ・セルの読み出
し時にはオン状態として該ビット線を２本ともセンス増
幅器と導通させ、 次いで、前記ゲート・トランジスタをオフにした状態で
前記センス増幅器にて差電圧の増幅を行い、 その後、読み出しが行われたメモリ・セルが接続されて
いる側のビット線のみをセンス増幅器と導通させる為に
対応する側の前記ゲート・トランジスタをオンにするこ
と を特徴とする半導体記憶装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142821A JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142821A JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63896A true JPS63896A (ja) | 1988-01-05 |
| JPH0731909B2 JPH0731909B2 (ja) | 1995-04-10 |
Family
ID=15324407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142821A Expired - Fee Related JPH0731909B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体記憶装置の動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731909B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250393A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | ダイナミック型ランダム・アクセス・メモリ |
| JP2002208276A (ja) * | 2001-01-12 | 2002-07-26 | Sony Corp | メモリ装置 |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60256998A (ja) * | 1984-06-01 | 1985-12-18 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS615496A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1986
- 1986-06-20 JP JP61142821A patent/JPH0731909B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60256998A (ja) * | 1984-06-01 | 1985-12-18 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS615496A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250393A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | ダイナミック型ランダム・アクセス・メモリ |
| JP2002208276A (ja) * | 2001-01-12 | 2002-07-26 | Sony Corp | メモリ装置 |
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0731909B2 (ja) | 1995-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |