JPH0250393A

JPH0250393A - ダイナミック型ランダム・アクセス・メモリ

Info

Publication number: JPH0250393A
Application number: JP63200025A
Authority: JP
Inventors: Natsuki Kushiyama; 夏樹串山; Toru Furuyama; 古山　透
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体メモリに係り、特にビット線とビット
線センスアンプとの間に電荷転送トランジスタを有する
ダイナミック型ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと略記する）に関する。

（従来の技術）この種のＤＲＡＭは、Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｌ’
　ｔｈｅ９ｔｈ　Ｃｏｎ１’ｅｒｅｎｅｅ　ｏｎ　５ｏ
ｌｉｄ　５ｔａｔｅ　Ｄｅｖｌｅｅｓ、Ｔｏｋｙｏ。

＋９７７；　Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｒ
　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｓｃｓ。

Ｖｏｌｕｍｅ　１７（１９７ｇ）　Ｓｕｐｐｌｅｍｅｎ
Ｌ　ｉ’ｙ−ｔ、　ｐｐ、５７−８３「＾Ｇ４ｋ　ＭＯ
Ｓ　ＲＡＭ　ＤｅｓｌｇｎＪ　　Ｎｏｂｕａｋｉ　Ｉｅ
ｄａ、Ｅｌｓａｋｕ＾ｒａｉ、　０Ｌａ１．などの文献
に記載されており、その一部を第５図に示している。

即ち、ＢＬＩおよびＢＬ２はＤＲＡＭのメモリセルアレ
イにおける各ビット線対を成す第１のビット線および第
２のビット線、ＳＡはビット線センスアンプ、Ｔ１およ
びＴ２はビット線ＢＬ１、ＢＬ２とビット線センスアン
プＳＡの第１の入力ノードＮ１および第２の入力ノード
Ｎ２との間に各対応して接続されている第１の電荷転送
トランジスタおよび第２の電荷転送トランジスタ、ＰＲ
はビット線ＢＬ１、ＢＬ２を所定のタイミングで所定の
電圧Ｖｒにプリチャージする回路、ＭＣ・・・はビット
線ＢＬ１、ＢＬ２にそれぞれ複数個接続されているダイ
ナミック型メモリセル、ＤＣはビット線ＢＬＩ、ＢＬ２
にそれぞれ１個づつ接続されているダミーセル、ＷＬ・
・・はメモリセルＭＣ・・・の電荷転送トランジスタＴ
Ｍのゲートに接続されているワード線、ＤＷＬはダミー
セルＤＣの電荷転送トランジスタＴＤのゲートに接続さ
れているダミーワード線、ｖｃｃは電源電圧（例えば５
ｖ）、前記電圧Ｖ「は例えば２ｖであってダミーセル書
込用としても使用される。

以下、このＤＲＡＭの動作について第６図に示すコンピ
ュータシミュレーション波形を参照して説明する。ここ
で、ＣＥｘはビット線プリチャージ・ダミーセル書込み
信号、φＷはワード線ＷＬおよびダミーワード線ＤＷＬ
を駆動する信号、φＣは第１の電荷転送トランジスタＴ
１および第２の電荷転送トランジスタＴ２を駆動する電
荷転送トランジスタ駆動信号、φ１およびφ２はセンス
アンプ活性化信号、φＬはセンスアンプＳＡ内の負（＝
１　ｈランジスタＴＬを駆動する負荷トランジスタ駆動
信号である。

いま、ビット線ＢＬＩ、ＢＬ２のうちの一方、例えば第
１のビット線ＢＬＩ側に接続されているメモリセルＭＣ
にＯＶ（“Ｌ＃レベル）の電位が書込まれている場合に
おいて、このメモリセルＭＣに対する読出しおよび再書
込み動作について説明する。

このＤＲＡＭは、ビット線対をＶｒ−２Ｖなる電圧にプ
リチャージする方式を採用しているので、ワード線駆動
信号φＷがハイ（“Ｈ”）レベルになるまでの期間（０
〜約３０ｎｓ）は、第１のビット線ＢＬＩも第２のビッ
ト線ＢＬ２も等しく２ｖに保たれている。ワード線駆動
信号φＷが“Ｈ”になると、第１のビット線ＢＬＩ側の
あるワード線ＷＬＩがＨ”になって被選択メモリセルＭ
Ｃの電荷転送トランジスタＴＭがオンになり、このメモ
リセルＭＣのキャパシタＣから″Ｌ２レベルが読出され
、第１のビット線ＢＬＩの電位は２ｖから僅かに下がる
。

一方、上記したようにワード線駆動信号φＷが“Ｈ″に
なると、第２のビット線ＢＬ２側のダミーワード線ＤＷ
ＬがＨ”になり、ダミーセルＤＣの電荷転送トランジス
タＴＤがオンになる。

ここで、ダミーセルＤＣにはＶｒ＝２Ｖなる電位が予め
書込まれているので、電荷転送トランジスタＴＤがオン
になってダミーセルＤＣのキャパシタＣＤと第２のビッ
ト線ＢＬ２とが短絡しても、両者は同電位であるので第
２のビット線ＢＬ２の電位は２■のまま変化しない。

コノ９Ｉｋ（約４０ｎｓの時点）、第１のビット線ＢＬ
Ｉの電位と第２のビット線ＢＬ２の電位とに微少な電位
差が生じた時点で、電荷転送トランジスタ駆動信号φＣ
が“Ｌ”になり、ビット線ＢＬＩ、ＢＬ２とビット線セ
ンスアンプＳＡとの間の電荷転送トランジスタＴ１およ
びＴ２がオフになり、ビット線ＢＬ１、ＢＬ２はビット
線センスアンプＳＡから切り離される。そして、センス
アンプ活性化信号φ１とφ２とが“Ｈ”になってセンス
アンプＳＡが活性化し、前記微少な電位差がセンス増幅
され、第１の入力ノードＮ１の電位はＯＶまで引き治と
される。

この後（約８０ｎｓの時点）、負荷トランジスタ駆動信
号φ、が“Ｌ″になり、負荷トランジスタＴＬがオンに
なり、ビット線ＢＬＩ、ＢＬ２は一旦“Ｈ”にプリチャ
ージされる。負荷トランジスタ駆動信号φＬが“Ｌ”に
なった後、電荷転送トランジスタ駆動信号φＣが“Ｈ“
になって電荷転送トランジスタＴ１およびＴ２がオンに
なると、ビット線ＢＬ１、ＢＬ２とビット線センスアン
プＳＡとが接続され、第１のビット！ＩＢ　Ｌ　１の電
位はＯＶＳＶ２Ｏ３ット線ＢＬ２の電位は５ｖ（−Ｖ　
ｃｃ）になる。

この後（約１７０ｎｓの時点）、ワード線駆動信号φイ
か“Ｌ”になり、被選択メモリセルＭＣには“Ｌ′が、
ダミーセルＤＣには“Ｈ”が再書込みされる。この再書
込み動作が終了した後、ビット線プリチャージ・ダミー
セル書込み信号ＣＥｘが“Ｈ２になり、ビット線ＢＬＩ
、ＢＬ２およびダミーセルＤＣはそれぞれＶｒ−２Ｖな
る電圧にプリチャージされる。

しかし、上記したような構成では、第１のビット線ＢＬ
Ｉ側のメモリセルＭＣへの再書込み動作の際、本来は必
要のない非選択側の第２のビット線ＢＬ２を“Ｈｏまた
は“Ｌ”レベルまで振幅させるので、第６図中に斜線で
示した部分だけ無駄な電力を消費してしまうという問題
点があった。

（発明が解決しようとする課題）本発明は、上記したように従来のＤＲＡＭは、メモリセ
ルへの再書込み動作の際に本来は必要のない非選択側の
ビット線の電位を大きく変化させるので無駄な電力を消
費してしまうという問題点を解決すべくなされたもので
、メモリセルへの再書込み動作の際に本来は必要のない
非選択側のビット線の電位変化を抑制でき、再書込み動
作時の消費１″Ｉ力が小さいダイナミック型ランダム・
アクセス・メモリを提供することを目的とする。

［発明の構成コ（課題を解決するための手段）本発明のは、ダイナミック型メモリセルのアレイにおけ
るそれぞれ第１のビット線および第２のビット線からな
る各ビット線対と各ビット線センスアンプの第１の入出
力ノードおよび第２の入出力ノードとの間に各対応して
第１の電荷転送トランジスタおよび第２の電荷転送トラ
ンジスタが接続されており、上記各ビット線対を所定の
タイミングで所定の電圧にプリチャージする回路手段を
具備するダイナミック型ランダム・アクセス・メモリに
おいて、前記ビット線対のうちの一方の第１のビット線
（または第２のビット線）に接続されているダイナミッ
ク型メモリセルの電荷転送トランジスタがそのゲートに
接続されているワード線により選択された場合、センス
動作時に前記第１の電荷転送トランジスタおよび第２の
電荷転送トランジスタをそれぞれオフさせ、再書込み時
に第１の電荷転送トランジスタ（または第２の電荷転送
トランジスタ）をオンさせ、この後に第２の電荷転送ト
ランジスタ（または第１の電荷転送トランジスタ）をオ
ンさせるように制御する制御信号を発生する電荷転送ト
ランジスタ駆動回路を具備してなることを特徴とする。

（作用）例えば第１のビット線側に接続されているメモリセルに
ＯＶ（“Ｌ２レベル）の電位が書込まれている場合にお
ける、このメモリセルに対する読出しおよび再書込み動
作に際して、第１のビット線側のあるワード線駆動信号
が“Ｈｏになるまでの期間は第１のビット線も第２のビ
ット線も等しくビット線プリチャージ電圧Ｖ「に保たれ
ている。ワード線駆動信号が“Ｈｏになると、第１のビ
ット線側のあるワード線が“Ｈｏになり、被選択メモリ
セルの”Ｌ”　レベルが読出され、第１のビット線の電
位は電圧Ｖ「から僅かに下がる。−方、第２のビット線
の電位は電圧Ｖ「のまま変化しない。

この後、第１のビット線の電位と第２のビット線の電位
とに微少な電位差が生じた時点で、ビット線対とビット
線センスアンプとの間の電荷転送トランジスタがオフに
なり、ビット線対はビット線センスアンプから切り離さ
れる。そして、ビット線センスアンプが活性化し、前記
微少な電位差がセンス増幅され、第１の人出力ノードの
電位はＯｖまで引き落とされ、第２の入出力ノードの電
位は５Ｖ（−Ｖｃｃ）まで引き上げられる。

次、に、第１の制御信号が“Ｈ′になるが、第２の制御
信号は“Ｌ”のままである。すると、第１の電荷転送ト
ランジスタはオンになり、第１のビット線とビット線セ
ンスアンプの第１の入出力ノードとが接続され、第１の
ビット線はＯｖまで引き落とされる。一方、第２のビッ
ト線は、前記第２の電荷転送トランジスタがオフのまま
であって、ビット線センスアンプの第２の入出力ノード
とは切り離されたままであるので、電圧Ｖｒのままにな
っている。

この後、前記ワード線駆動信号が“Ｌ″になり、被選択
メモリセルにはＬ”が再書込みされる。

この再書込み動作の終了間際あるいは終了後、前記第２
の制御信号が“Ｈ”になって第２の電荷転送トランジス
タがオンになり、さらに、ビット線プリチャージ信号が
“Ｈ”になってビット線対はそれぞれ電圧Ｖ「にプリチ
ャージされる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＤＲＡＭの一部を示しており、第５図を参照し
て前述した従来のＤＲＡＭに比べて、（１）ビット線Ｂ
ＬＩ、ＢＬ２とビット線センスアンプＳＡの第１の入出
力ノードＮ１および第２の入出力ノードＮ２との間に各
対応して接続されている第１の電荷転送トランジスタＴ
１および第２の電荷転送トランジスタＴ２を所定のタイ
ミングで駆動制御する制御信号を発生する電荷転送トラ
ンジスタ駆動回路１０を有する点と、（２）ビット線セ
ンスアンプＳＡの構成と、（３）ダミーセルおよびダミ
ーワード線が省略され、ビット線プリチャージ電圧Ｖ「
は２，５Ｖ　（−Ｖｃｃ／２）である点とが異なり、そ
の他は同じであるので第５図中と同一符号を付してその
説明を省略する。

即ち、電荷転送トランジスタ駆動回路１０は、ビット線
ＢＬ１、ＢＬ２のうちの一方の第１のビット線ＢＬＩ　
（または第２のビット線ＢＬ２）に接続されているダイ
ナミック型メモリセルＭＣの電荷転送トランジスタＴＭ
がそのゲートに接続されているワード線ＷＬにより選択
された場合、センス動作時に前記第１の電荷転送トラン
ジスタＴ１および第２の電荷転送トランジスタＴ２をそ
れぞれオフさせ、再書込み時に第１の電荷転送トランジ
スタＴＩ（または第２の電荷転送トランジスタＴ２）を
オンさせ、この後（例えば再書込み動作の終了間際ある
いは終了後）、第２の電荷転送トランジスタＴ２（また
は第１の電荷転送トランジスタＴｌ）をオンさせるよう
に制御する第１の制御信号φｃ１および第２の制御信号
φｃ２を発生する。

また、ビット線センスアンプＳＡはＣＭＯ５構成であり
、２個のＰチャネルＭＯ３）ランジスタＴＰＩおよびＴ
Ｐ２のゲート・ドレインがクロス接続され、それぞれの
ドレインが対応して第１の入出力ノードＮ１および第２
の入出力ノードＮ２に接続され、それぞれのソースにＰ
チャネルセンスアンプ活性化信号φ、が与えられるＰチ
ャネルセンスアンプＳＰと、２個のＮチャネルＭＯＳト
ランジスタＴＮＩおよびＴＮ２のゲート・ドレインがク
ロス接続され、それぞれのドレインが対応して第１の入
出力ノードＮ１および第２の人出力ノードＮ２に接続さ
れ、それぞれのソースにＮチャネルセンスアンプ活性化
信号φＮが与えられるＮチャネルセンスアンプＳＮとか
らなる。

次に、上記ＤＲＡＭの動作について第２図に示すコンピ
ュータシミュレーション波形を参照して説明する。いま
、ビット線ＢＬＩ、ＢＬ２のうちの一方、例えば第１の
ビット線ＢＬＩ側に接続されているメモリセルＭＣにＯ
Ｖ　（”Ｌ″レベルの電位が書込まれている場合におい
て、このメモリセルＭＣに対する読出しおよび再書込み
動作について説明する。

このＤＲＡＭは、ビット線対をＶｒ−２，５Ｖなる電圧
にプリチャージする方式を採用しているので、第１のビ
ット線ＢＬＩ側のあるワード線駆動信号φｗ１が“Ｈ“
になるまでの期間（０〜約３０ｎｓ）は、第１のビット
線ＢＬＩも第２のビット線ＢＬ２も等しく２．５Ｖに保
たれている。

ワード線駆動信号φ□が“Ｈ”になると、第１のビット
線ＢＬｌ側のあるワード線ＷＬ１が“Ｈ”になり、被選
択メモリセルＭＣの電荷転送トランジスタＴＭがオンに
なり、このメモリセルＭＣのキャパシタＣから“Ｌ°レ
ベルが読出され、第１のビット線ＢＬ１の電位は２．５
Ｖから僅かに下がる。一方、第２のビット線ＢＬ２の電
位は２．５ｖのまま変化しない。

この後（約４０ｎ　ｓの時点）、第１のビット線ＢＬＩ
の電位と第２のビット線ＢＬ２の電位とに微少な電位差
が生じた時点で、第１の制御信号φ、１および第２の制
御信号φｃ２が“Ｌｏになり、ビット線ＢＬ１、ＢＬ２
とビット線センスアンプＳＡとの間の電荷転送トランジ
スタＴ１およびＴ２がオフになり、ビット線ＢＬＩ、Ｂ
Ｌ２はビット線センスアンプＳＡから切り離される。そ
して、Ｎチャネルセンスアンプ活性化信号φＮが“Ｌｏ
になってＮチャネルセンスアンプＳＮが活性化すると共
に、Ｐチャネルセンスアンプ活性化信号φＰが′Ｈ２に
なってＰチャネルセンスアンプＳＰが活性化し、前記微
少な電位差がセンス増幅され、第１の人出力ノードＮ１
の電位はＯｖまで引き落とされ、第２の入出力ノードＮ
２の電位は５Ｖ（−Ｖｃｃ）まで引き上げられる。

次に、第１の制御信号φｃ１が“Ｈ”になるが、第２の
制御信号φＣ２は“Ｌ“のままである。すると、第１の
電荷転送トランジスタＴ１はオンになり、第１のビット
線ＢＬＩとビット線センスアンプＳＡの第１の入出力ノ
ードＮ１とが接続され、第１のビット線ＢＬＩはＯＶま
で引き落とされる。

一方、第２のビット線ＢＬ２は、第２の電荷転送トラン
ジスタＴ２がオフのままであって、ビット線センスアン
プＳＡの第２の入出力ノードＮ２とは切り離されたまま
であるので、２．５ｖのままになっている。

この後（約１７０ｎ　ｓの時点）、ワード線駆動信号φ
□が“Ｌｏになり、被選択メモリセルＭＣには“Ｌｏが
再書込みされる。本例では、この再書込み動作が終了し
た後、第２の制御信号φＣ２が“Ｈ″になって第２の電
荷転送トランジスタＴ２がオンになり、さらに、ビット
線プリチャージ信号ＣＥＸが“Ｈ”になって、ビット線
ＢＬＩ、ＢＬ２はそれぞれＶｒ−２，５Ｖなる電圧にプ
リチャージされる。

従って、上記したような第１のビット線ＢＬＩ側のメモ
リセルＭＣへの再書込み動作の際、非選択側の第２のビ
ット線ＢＬ２は“Ｈ”レベルまで持ち上げられることも
なく再書込み動作が終了するので、一般に容量の大きい
ビット線を２．５Ｖから５ｖまで持ち上げるために無駄
な電力を消費するということもなく、消費電力の節約が
可能になっている。

また、第１のビット線ＢＬＩ側に接続されているメモリ
セルＭＣに″Ｈルベルの電位が書込まれている場合にお
ける、このメモリセルＭＣに対する読出しおよび再書込
み動作に際しては、非選択側の第２のビット線ＢＬ２は
“Ｌ°レベルまで引き下げられることもなく再書込み動
作が終了するので、ビット線を２，５ｖからＯｖまで引
き下げられるために無駄な電力を消費するということも
なく、消費電力の節約が可能になる。

なお、電荷転送トランジスタ駆動回路１０は、例えば第
３図に示すように構成されている。即ち、Ｎチャネルセ
ンスアンプ活性化信号φ、はノアゲート３１に入力する
と共に遅延ゲート３２に入力する。この遅延ゲート３２
は、奇数段（例えば３段）のインバータ３３・・・から
なり、Ｎチャネルセンスアンプ活性化信号φＮに所定の
遅延τを与えてノアゲート３１に入力する。このノアゲ
ート３１の出力はインバータ３４により反転され、この
インバータ３４の出力φＣはナントゲート３５および３
６に入力する。一方、ロウアドレスの最下位ビット信号
Ａ。ｌｌおよびその反転信号Ａ。３は各対応してナント
ゲート３５および３６に人力し、このナントゲート３５
および３６の各出力は対応してナントゲート３７および
３８に入力する。そして、Ｎチャネルセンスアンプ活性
化信号φ、がインバータ３９および４０によりそれぞれ
反転され、このインバータ３９および４０の各出力は対
応してナントゲート３７および３８に入力する。

第３図の回路においては、第４図に示すようなタイミン
グで動作が行われ、ナントゲート３７および３８の各出
力として対応して第１の制御信号φＣ１および第２の制
御信号φｃ１が得られる。なお、上記第４図中には、参
考のため、第１のビット線ＢＬＩ側のワード線駆動信号
φｗ１および第２のビットｆｉＢＬ２側のワード線駆動
信号φｗ２のタイミングを示している。

なお、上記実施例では、ダミーセルを使用せずにビット
線をＶｃｃ／２電位にプリチャージする方式のＤＲＡＭ
を示したが、ダミーセルを使用する一般的な方式のＤＲ
ＡＭに本発明を適用しても、上記実施例と同様の効果が
得られる。

［発明の効果］上述したように本発明のダイナミック型ランダム・アク
セス・メモリによれば、メモリセルへの再書込み動作の
際に、再書込み動作の終了間際あるいは終了後まで非選
択側のビット線をビット線センスアンプから切り離した
ままにしておくことが可能になり、非選択側のビット線
の電位変化を抑制できるので、再書込み動作時の消費電
力を節約することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＤＲＡＭの一部を示す
回路図、第２図は第１図のＤＲＡＭの動作例を示すタイ
ミング図、第３図は第１図中の電荷転送トランジスタ駆
動回路を取出してその一具体例を示す回路図、第４図は
第３図の回路の動作例を示すタイミング図、第５図は従
来のＤＲＡＭの一部を示す回路図、第６図は第５図のＤ
ＲＡＭの動作例を示すタイミング図である。ＰＲ・・・ビット線プリチャージ回路、ＭＣ・・・メモ
リセル、ＷＬｌ、ＷＬ２・・・ワード線、ＢＬｌ、ＢＬ
２・・・ビット線、ＳＡ・・・ビット線センスアンプ、
ＳＰ・・・Ｐチャネルセンスアンプ、ＳＮ・・・Ｎチャ
ネルセンスアンプ、Ｎｌ、Ｎ２・・・人出力ノード、Ｔ
１、Ｔ２・・・電荷転送トランジスタ、φＰ・・・Ｐチ
ャネルセンスアンプ活性化信号、φＮ・・・Ｎチャネル
センスアンプ活性化信号、φＷ１、φＷ２・・・ワード
線駆動信号、ＣＥｘ・・・ビット線プリチャージ信号、
１０・・・電荷転送トランジスタ駆動回路。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】

（１）ダイナミック型メモリセルのアレイにおけるそれ
ぞれ第１のビット線および第２のビット線からなる各ビ
ット線対と各ビット線センスアンプの第１の入出力ノー
ドおよび第２の入出力ノードとの間に各対応して第１の
電荷転送トランジスタおよび第２の電荷転送トランジス
タが接続されており、上記各ビット線対を所定のタイミ
ングで所定の電圧にプリチャージする回路手段を具備す
るダイナミック型ランダム・アクセス・メモリにおいて
、前記ビット線対のうちの一方の第１のビット線（または
第２のビット線）に接続されているダイナミック型メモ
リセルの電荷転送トランジスタがそのゲートに接続され
ているワード線により選択された場合、センス動作時に
前記第１の電荷転送トランジスタおよび第２の電荷転送
トランジスタをそれぞれオフさせ、再書込み時に第１の
電荷転送トランジスタ（または第２の電荷転送トランジ
スタ）をオンさせ、この後に第２の電荷転送トランジス
タ（または第１の電荷転送トランジスタ）をオンさせる
ように制御する制御信号を発生する電荷転送トランジス
タ駆動回路を具備してなることを特徴とするダイナミッ
ク型ランダム・アクセス・メモリ。
（２）請求項１記載の電荷転送トランジスタ駆動回路は
、前記第１のビット線（または第２のビット線）に接続
されているダイナミック型メモリセルの電荷転送トラン
ジスタがそのゲートに接続されているワード線により選
択された場合、センス動作時に前記第１の電荷転送トラ
ンジスタおよび第２の電荷転送トランジスタをそれぞれ
オフさせ、再書込み時に第１の電荷転送トランジスタ（
または第２の電荷転送トランジスタ）をオンさせ、再書
込み動作終了後に第２の電荷転送トランジスタ（または
第１の電荷転送トランジスタ）をオンさせるように制御
する制御信号を発生することを特徴とするダイナミック
型ランダム・アクセス・メモリ。