JPH08297974A

JPH08297974A - 半導体メモリ装置

Info

Publication number: JPH08297974A
Application number: JP7098740A
Authority: JP
Inventors: Hiroshige Hirano; 博茂平野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-04-24
Filing date: 1995-04-24
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】ＤＲＡＭにおいて、ビット線のイコライズ直
後でも、ビット線プリチャージ電圧を(1/2) ・VCC より
も低くして、データ保持時間を長くする。【構成】４対のビット線BL0 ，/BL0〜BL3 ，/BL3のう
ち、所定の１対のビット線BL0 ，/BL0に、このビット線
対BL0 ，/BL0を接地電位VSS とするトランジスタＱｎ1
3，Ｑｎ14を設ける。各ビット線対BL0 〜/BL3を、対応
するセンスアンプSA0 〜SA3 で増幅した後、前記トラン
ジスタQn13，Qn 14 で前記所定の１対のビット線BL0 ，
/BL0を接地電位VSS とする。その後、各ビット線対BL0
〜/BL3を、対応するトランジスタQn9 〜Qn12でイコライ
ズすると共にこの各ビット線対BL0 ，/BL0〜BL3 ，/BL3
にプリチャージ電圧VBL(VBL<(1/2) ・VCC)を供給する。
従って、ビット線をイコライズした直後では、各ビット
線BL0 〜/BL3のプリチャージ電圧は(3/8) ・VCC とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置の改
良に関する。

【０００２】

【従来の技術】最近では、ＤＲＡＭにおいて、データ保
持時間を長くし、データをリフレッシュする周期を長く
することによって低消費電力を図っている。

【０００３】前記の方法として、従来、特開平１−１９
２０９８で示されるように、ビット線のプリチャージ電
圧を電源電位ＶＣＣの１／２値（（１／２）・ＶＣＣ）
よりも低い電圧に設定する方法がある。以下に、従来か
ら提案されているビット線のプリチャージ方法について
説明する。

【０００４】図８は従来の半導体メモリ装置の回路構成
図、図９は従来の半導体メモリ装置の動作タイミング
図、図１０は従来の半導体メモリ装置のビット線プリチ
ャージ電圧発生回路図、図１１はビット線へのデータ読
み出し電圧とデータ保持時間の関係図を示す。

【０００５】前記各図において、１６はビット線イコラ
イズ及びプリチャージ回路群、１２はメモリセル群、１
３はセンスアンプ回路群、ＶＢＬはビット線プリチャー
ジ電圧信号、ＶＢＰはビット線プリチャージ制御信号、
ＳＡＥはセンスアンプ制御信号、ＷＬ０、ＷＬ１はワー
ド線信号、ＶＣＰはセルプレート信号、ＶＴは信号、Ｂ
Ｌ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０
〜ＳＡ３はセンスアンプ、Ｑｎ１〜Ｑｎ１２はＮチャネ
ル型ＭＯＳトランジスタ、Ｑｎｍはメモリセルトランジ
スタ、Ｃｓはメモリセルキャパシタである。また、ＶＳ
Ｓは接地電圧、ＶＣＣは電源電圧、ＶＨはメモリセル
“Ｈ”データ読み出し電圧、ＶＬはメモリセル“Ｌ”デ
ータ読み出し電圧、ＶＢＬ１、ＶＢＬ２はビット線プリ
チャージ電圧、ｔＲＥＦ１、ｔＲＥＦ２はデータ保持時
間、ｔ１〜ｔ７は時間、Ｒ１〜Ｒ４は抵抗である。

【０００６】次に、図８の回路構成について説明する
と、１対のビット線ＢＬ０，／ＢＬ０の間にはＮチャネ
ル型ＭＯＳトランジスタＱｎ９が、ビット線ＢＬ０と信
号ＶＢＬとの間にはＮチャネル型ＭＯＳトランジスタＱ
ｎ１が、またビット線／ＢＬ０と信号ＶＢＬとの間には
Ｎチャネル型ＭＯＳトランジスタＱｎ２が各々接続さ
れ、各Ｎチャネル型ＭＯＳトランジスタのゲートには、
各々、信号ＶＢＰが入力される。これ等によりビット線
イコライズおよびプリチャージ回路群１６が構成され
る。

【０００７】また、前記１対のビット線ＢＬ０，／ＢＬ
０とセルプレート信号ＶＣＰとの間には、メモリセルト
ランジスタＱｎｍとメモリセルキャパシタＣｓとの直列
回路が並列に接続されており、各メモリセルトランジス
タＱｎｍのゲートは、各々、ワード線ＷＬ０、ＷＬ１に
接続される。これ等によりメモリセル群１２が構成され
る。

【０００８】更に、前記１対のビット線ＢＬ０，／ＢＬ
０はセンスアンプＳＡ０に接続され、このセンスアンプ
ＳＡ０を制御する信号としてセンスアンプ制御信号ＳＡ
Ｅが入力される。これ等によりセンスアンプ回路群１３
が構成されている。

【０００９】続いて、前記信号ＶＢＬに接続されるビッ
ト線プリチャージ電圧発生回路図の回路構成を図１０に
示す。

【００１０】同図において、電源電圧ＶＣＣと接地電圧
ＶＳＳとの間には抵抗Ｒ１〜Ｒ４が直列に接続され、抵
抗Ｒ２と並列にＮチャネル型ＭＯＳトランジスタＱｎが
接続されている。また、Ｎチャネル型ＭＯＳトランジス
タＱｎのゲートは信号ＶＴに接続されている。抵抗Ｒ２
と抵抗Ｒ３との接続点から信号ＶＢＬが取り出される。

【００１１】次に、図８の半導体メモリ装置の動作を説
明する。

【００１２】先ず、信号ＶＢＰを論理電圧“Ｈ”、ワー
ド線ＷＬ０を論理電圧“Ｌ”、信号ＳＡＥを論理電圧
“Ｌ”とする。この状態でビット線には信号ＶＢＬの電
位の供給によりプリチャージされ、各々のビット線対は
イコライズされる。この信号ＶＢＬの電位は図１０で示
されたビット線プリチャージ電圧発生回路により、例え
ば（１／２）・ＶＣＣよりも低い所定の電圧に設定され
る。

【００１３】次に、時間ｔ１で信号ＶＢＰを論理電圧
“Ｌ”、時間ｔ２でワード線ＷＬ０を論理電圧“Ｈ”と
すると、メモリセルからビット線にデータが読み出され
る。

【００１４】その後、時間ｔ３で信号ＳＡＥを論理電圧
“Ｈ”として、センスアンプを動作させることにより、
ビット線に読み出されたデータを増幅する。その結果、
１つのデータ線のうち一方のビット線は論理電圧“Ｈ”
（電源電圧ＶＣＣ）に、他方のビット線は論理電圧
“Ｌ”（接地電圧ＶＳＳ）になる。

【００１５】次いで、時間ｔ４でワード線ＷＬ０を論理
電圧“Ｌ”とし、時間ｔ５で信号ＳＡＥを論理電圧
“Ｌ”とし、時間ｔ６で信号ＶＢＰを論理電圧“Ｈ”と
して、ビット線対をイコライズすると共に、信号ＶＢＬ
の電位が供給する。この動作を繰り返し行う。

【００１６】図１１はビット線へのデータ読み出し電圧
とデータ保持時間との関係を示す。この関係図から判る
ように、メモリセルのデータ保持時間（例えば時間ｔＲ
ＥＦ１、時間ｔＲＥＦ２）によって、ビット線へのデー
タ“Ｈ”の読み出し電圧が変化する。このため、センス
アンプでデータを増幅するに際し、その基準電圧（この
図では電圧ＶＢＬ１、電圧ＶＢＬ２）の値により読み出
し動作ができなくなることがある。例えば、データ保持
時間が時間ｔＲＥＦ２であれば、基準電圧は電圧ＶＢＬ
２よりも低い電圧であれば読み出し動作可能であり、デ
ータ保持時間が時間ｔＲＥＦ１であれば、基準電圧は電
圧ＶＢＬ１よりも低い電圧であれば、読み出し動作可能
である。つまり、基準電圧は、データ“Ｌ”の読み出し
電圧よりも高い値である必要があるが、低く設定するほ
ど、データ保持時間を長く設定することができる。

【００１７】

【発明が解決しようとする課題】以上説明したような従
来の半導体メモリ装置では、以下のような問題点を有す
る。

【００１８】即ち、センスアンプによるビット線の増幅
動作時には、１対のビット線を構成する２本のビット線
のうち、一方のビット線は電源電圧ＶＣＣに増幅され、
他方のビット線は接地電圧ＶＳＳに増幅される関係上、
その後のビット線のイコライズ時に前記従来のようにビ
ット線プリチャージ電圧発生回路から（１／２）・ＶＣ
Ｃよりも低い電圧を供給する構成としても、ビット線の
イコライズ直後では、ビット線は（１／２）・ＶＣＣに
なる。このため、ビット線をイコライズした直後でデー
タの読み出し動作を行う場合には、データ保持時間を長
く設定できないという課題があった。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、ビット線のイコライズ直後で、ビット
線を（１／２）・ＶＣＣよりも低い所定のプリチャージ
電圧にする構成を付加することにより、ビット線をイコ
ライズした直後でデータの読み出し動作を行う場合に
も、データ保持時間を長く設定することにある。

【００２０】以上の目的を達成するため、請求項１記載
の発明の半導体メモリ装置は、複数のメモリセルと、前
記複数のメモリセルに記憶されたデータが各々読み出さ
れる複数のビット線対と、前記複数のビット線対をイコ
ライズするイコライズ回路と、前記イコライズ回路によ
り前記複数のビット線対がイコライズされた状態のと
き、この複数のビット線対を電源電圧の１／２値よりも
低い電圧にプリチャージするプリチャージ回路と、前記
複数のビット線対を増幅するセンスアンプ回路とを備
え、前記プリチャージ回路は、所定の一部のビット線対
を接地電圧とする接地回路を有することを特徴とする。

【００２１】また、請求項２記載の発明は、前記請求項
１記載の半導体メモリ装置において、プリチャージ回路
の接地回路は、センスアンプ回路によるビット線の増幅
後に、所定の一部のビット線対を接地電圧とする動作を
行い、イコライズ回路は、前記接地回路の動作後に、複
数のビット線対のイコライズ動作を行うものであること
を特徴とする。

【００２２】更に、請求項３記載の発明は、前記請求項
１又は請求項２記載の半導体メモリ装置において、プリ
チャージ回路は、複数のビット線対がイコライズされた
状態のとき、この複数のビット線対を設定期間の間は電
源電圧の１／２値よりも低い電圧にプリチャージし、前
記設定期間の経過後はプリチャージ動作を停止すること
を特徴とする。

【００２３】加えて、請求項４記載の発明は、前記請求
項１、請求項２又は請求項３記載の半導体メモリ装置に
おいて、所定の一部のビット線対は、１対のビット線で
あることを特徴とする。

【００２４】また、請求項５記載の発明は、前記請求項
１、請求項２又は請求項３記載の半導体メモリ装置にお
いて、所定の一部のビット線対は、複数対のビット線で
あることを特徴とする。

【００２５】更に、請求項６記載の発明は、前記請求項
５記載の半導体メモリ装置において、プリチャージ回路
の接地回路は、所定の一部のビット線対を構成する複数
対のビット線のうち、一部のビット線対のみを接地電圧
にできる構成であることを特徴とする。

【００２６】加えて、請求項７記載の発明は、前記請求
項１、請求項２、請求項３、請求項４、請求項５又は請
求項６記載の半導体メモリ装置において、対を形成しな
い他のビット線同志を接続する接続回路を別途備えるこ
とを特徴とする。

【００２７】更に加えて、請求項８記載の発明は、前記
請求項１、請求項２、請求項３、請求項４、請求項５、
請求項６又は請求項７記載の半導体メモリ装置におい
て、プリチャージ回路及びイコライズ回路は、セルフリ
フレッシュ動作時に動作することを特徴とする。

【００２８】

【作用】前記の構成により、請求項１ないし請求項８記
載の発明の半導体メモリ装置では、センスアンプ回路に
よる増幅時には、対を形成する２本のビット線のうち一
方のビット線が電源電圧ＶＣＣに、他方のビット線が接
地電圧ＶＳＳになる。このビット線のデータが外部に取
り出された後、所定の一部のビット線対の電圧が接地回
路により強制的に接地電圧ＶＳＳにされ、その後、この
一部のビット線対を含む全てのビット線対がイコライズ
回路によりイコライズされつつ、各ビット線にはプリチ
ャージ回路により（１／２）・ＶＣＣよりも低いプリチ
ャージ電圧が供給される。

【００２９】ここで、例えば４対のビット線のうち１対
のビット線のみが接地電圧にされた場合には、電源電圧
ＶＣＣにあるビット線は３本、接地電圧ＶＳＳにあるビ
ット線は５本であるので、各ビット線のイコライズ直後
では、各ビット線の電圧は（３／８）・ＶＣＣになる。
従って、ビット線のイコライズ直後においても、各ビッ
ト線の電位を（１／２）・ＶＣＣより低い電位に設定で
きるので、ビット線のイコライズ直後でのデータ読み出
し動作においても、データ保持時間を長く設定すること
ができ、低消費電力化が図られる。

【００３０】特に、請求項３記載の発明の半導体メモリ
装置では、ビット線のプリチャージ動作が設定時間を経
過した後は、そのプリチャージ動作を停止するので、ビ
ット線のプリチャージ電位をより一層低く設定でき、デ
ータ保持時間をより一層長く設定できる。

【００３１】また、請求項６記載の発明の半導体メモリ
装置では、接地回路は、所定の一部のビット線対の全
体、又はその一部を接地電圧にするよう選択できるの
で、ビット線のイコライズ直後でのビット線のプリチャ
ージ電位を適宜変更できる。

【００３２】更に、請求項７記載の発明の半導体メモリ
装置では、対を形成する２本のビット線同志のイコライ
ズ動作時には、対を形成しない他のビット線同志も接続
回路で接続されるので、全てのビット線が高速に同電位
にイコライズされ、素早く（１／２）・ＶＣＣよりも低
い電位になる。

【００３３】加えて、請求項８記載の半導体メモリ装置
では、プリチャージ回路及びイコライズ回路がセルフリ
フレッシュ動作時に動作するので、データ保持時間を長
く設定できる分、セルフリフレッシュ周期が長くなっ
て、セルフリフレッシュ回数が減り、セルフリフレッシ
ュ電流が低減される。

【００３４】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００３５】（第１の実施例）本発明の半導体メモリ装
置の第１の実施例について説明する。図１は第１の実施
例の半導体メモリ装置の回路構成図、図２は第１の実施
例の半導体メモリ装置の動作タイミング図、図３はビッ
ト線へのデータ読み出し電圧とデータ保持時間との関係
図を示す。

【００３６】図１ないし図３において、１１はビット線
イコライズ及びプリチャージ回路群、１２はメモリセル
群、１３はセンスアンプ回路群、ＶＢＬはビット線プリ
チャージ電圧信号、ＶＢＰはビット線プリチャージ制御
信号、ＶＥＱ１〜ＶＥＱ２はビット線イコライズ制御信
号、ＳＡＥはセンスアンプ制御信号、ＷＬ０及びＷＬ１
はワード線信号、ＶＣＰはセルプレート信号、ＶＴは信
号、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、
ＳＡ０〜ＳＡ３はセンスアンプ、Ｑｎ１〜Ｑｎ１２はＮ
チャネル型ＭＯＳトランジスタ、Ｑｎｍはメモリセルト
ランジスタ、Ｃｓはメモリセルキャパシタ、ＶＳＳは接
地電圧、ＶＨはメモリセル“Ｈ”データ読み出し電圧、
ＶＬはメモリセル“Ｌ”データ読み出し電圧、ＶＢＬ
１、ＶＢＬ２はビット線プリチャージ電圧、ｔＲＥＦ
１、ｔＲＥＦ２はデータ保持時間、ｔ１〜ｔ８は時間で
ある。

【００３７】次に、図１の半導体メモリ装置の回路構成
について説明する。

【００３８】１対のビット線ＢＬ０，／ＢＬ０の間にＮ
チャネル型ＭＯＳトランジスタＱｎ９が、ビット線ＢＬ
０と信号ＶＢＬとの間にＮチャネル型ＭＯＳトランジス
タＱｎ１が、ビット線／ＢＬ０と信号ＶＢＬとの間にＮ
チャネル型ＭＯＳトランジスタＱｎ２が各々接続され、
各々のＮチャネル型ＭＯＳトランジスタのゲートは信号
ＶＢＰに接続されている。他の対のビット線（ＢＬ１，
／ＢＬ１）、（ＢＬ２，／ＢＬ２）、（ＢＬ３，／ＢＬ
３）も、前記１対のビット線（ＢＬ０，／ＢＬ０）と同
様に構成され、全部で４組存在する。

【００３９】更に、前記１対のビット線ＢＬ０，／ＢＬ
０に対してのみ、以下の構成が追加される。即ち、ビッ
ト線ＢＬ０と接地電圧ＶＳＳとの間には、ゲートに信号
ＶＥＱ２が入力されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ１３が接続され、ビット線／ＢＬ０と接地電圧ＶＳ
Ｓとの間には、ゲートに信号ＶＥＱ２が入力されるＮチ
ャネル型ＭＯＳトランジスタＱｎ１４が接続される。

【００４０】以上の構成により、ビット線イコライズ及
びプリチャージ回路群１１が構成されている。

【００４１】また、前記ビット線イコライズ及びプリチ
ャージ回路群１１において、２個のＮチャネル型ＭＯＳ
トランジスタＱｎ１３、Ｑｎ１４により、所定の１対の
ビット線ＢＬ０，／ＢＬ０を接地電圧とする接地回路１
７を構成している。

【００４２】また、他の構成は、既述の従来例と同様
に、１対のビット線ＢＬ０，／ＢＬ０とセルプレート信
号ＶＣＰとの間に、メモリセルトランジスタＱｎｍ及び
メモリセルキャパシタＣｓが直列接続された回路が並列
に接続されており、各メモリセルトランジスタＱｎｍの
ゲートは、各々、ワード線ＷＬ０、ＷＬ１に接続されて
いる。これ等によりメモリセル群１２が構成されてい
る。また、１対のビット線ＢＬ０，／ＢＬ０はセンスア
ンプＳＡ０に接続され、このセンスアンプＳＡ０を制御
する信号として、センスアンプ制御信号ＳＡＥが入力さ
れる。これ等によりセンスアンプ回路群１３が構成され
る。

【００４３】尚、プリチャージ電圧ＶＢＬを発生するビ
ット線プリチャージ電圧発生回路の構成は、既述した図
１０の構成と同一であるので、その説明を省略する。

【００４４】続いて、前記半導体メモリ装置の動作につ
いて説明する。

【００４５】先ず、信号ＶＢＰを論理電圧“Ｈ”、ビッ
ト線イコライズ制御信号ＶＥＱ１を論理電圧“Ｈ”、ビ
ット線イコライズ制御信号ＶＥＱ２を論理電圧“Ｌ”、
ワード線ＷＬ０を論理電圧“Ｌ”、信号ＳＡＥを論理電
圧“Ｌ”とする。この状態で各ビット線には信号ＶＢＬ
の電位が供給され、各々のビット線対はイコライズされ
る。この信号ＶＢＬの電位は例えば（１／２）・ＶＣＣ
よりも低い所定電圧に設定される。

【００４６】次に、時間ｔ１で、信号ＶＢＰを論理電圧
“Ｌ”、信号ＶＥＱ１を論理電圧“Ｌ”とし、その後、
時間ｔ２でワード線ＷＬ０を論理電圧“Ｈ”とすると、
メモリセルからビット線にデータが読み出される。

【００４７】続いて、時間ｔ３で、信号ＳＡＥを論理電
圧“Ｈ”として、センスアンプを動作させることによ
り、各ビット線対に読み出されたデータを増幅する。

【００４８】その後、時間ｔ４でワード線ＷＬ０を論理
電圧“Ｌ”とし、時間ｔ５で信号ＳＡＥを論理電圧
“Ｌ”とし、時間ｔ６で信号ＶＥＱ２を論理電圧“Ｈ”
とする。これにより、所定の１対のビット線ＢＬ０、／
ＢＬ０のみが接地電圧ＶＳＳになり、他の対のビット線
は論理電圧“Ｌ”と論理電圧“Ｈ”とに増幅された状態
である。この状態で、その後の時間ｔ７で信号ＶＥＱ２
を論理電圧“Ｌ”とし、時間ｔ８で信号ＶＢＰを論理電
圧“Ｈ”とし、信号ＶＥＱ１を論理電圧“Ｈ”として、
各ビット線対をイコライズすると共に、各ビット線に信
号ＶＢＬの電位を供給する。ここで、４対（８本）のビ
ット線がイコライズされるので、そのプリチャージ電圧
は（３／８）・ＶＣＣとなり、各ビット線を電源電圧Ｖ
ＣＣの１／２値（（１／２）・ＶＣＣ）よりも低い電圧
に高速に設定することができる。以上の一連の動作を繰
り返し行う。

【００４９】図３は、ビット線へのデータ読み出し電圧
とデータ保持時間との関係を示し、メモリセルのデータ
保持時間（例えば時間ｔＲＥＦ１、時間ｔＲＥＦ２）に
よって、ビット線へのデータ“Ｈ”の読み出し電圧が変
化する。このため、センスアンプでデータを増幅するに
あたり、その基準電圧（この図では電圧ＶＢＬ１、電圧
ＶＢＬ２）の値によって読み出し動作ができなくなるこ
とがある。この場合、データ保持時間が時間ｔＲＥＦ２
であれば、基準電圧は電圧ＶＢＬ２よりも低い電圧であ
れば読み出し動作可能であり、データ保持時間が時間ｔ
ＲＥＦ１であれば、基準電圧は電圧ＶＢＬ１よりも低い
電圧であれば読み出し動作可能である。つまり、基準電
圧はデータ“Ｌ”の読み出し電圧よりも高い値である必
要があるが、低い電圧値に設定するほど、データ保持時
間を長くすることができる。本実施例では、基準電圧で
もあるビット線プリチャージ電圧が（３／８）・ＶＣＣ
に設定されるので、データ保持時間は例えば約１．４倍
になる。

【００５０】ここで、信号ＶＥＱ１を用いてイコライズ
するビット線対の数を変更すれば、基準電圧を適宜電圧
値に制御できる。例えば、６対のビット線を信号ＶＥＱ
１でイコライズすると、基準電圧は（５／１２）・ＶＣ
Ｃに設定される。

【００５１】また、信号ＶＥＱ１でイコライズするビッ
ト線対の数を周囲温度により変更すれば、周囲温度に応
じてデータ保持時間を変更できる。

【００５２】更に、ビット線を（１／２）・ＶＣＣより
も低い電圧に高速に設定できるので、本実施例をセルフ
リフレッシュ動作時に用いれば、セルフリフレッシュ動
作時の電流の低減を図ることができる。

【００５３】（第２の実施例）以下、本発明の半導体メ
モリ装置の第２の実施例について説明する。回路構成図
は第１の実施例と同じであり、図１で示される。本実施
例では、図４で示した動作タイミングで動作する。

【００５４】本実施例の動作について説明する。先ず、
信号ＶＢＰを論理電圧“Ｈ”、ビット線イコライズ制御
信号ＶＥＱ１を論理電圧“Ｈ”、ビット線イコライズ制
御信号ＶＥＱ２を論理電圧“Ｌ”、ワード線ＷＬ０を論
理電圧“Ｌ”、信号ＳＡＥを論理電圧“Ｌ”とする。こ
の状態でビット線には信号ＶＢＬの電位が供給され、各
々のビット線対はイコライズされる。この信号ＶＢＬの
電位は例えば１／２ＶＣＣより低い所定の電圧に設定す
る。

【００５５】次に、時間ｔ１で、信号ＶＢＰを論理電圧
“Ｌ”、信号ＶＥＱ１を論理電圧“Ｌ”にした後、時間
ｔ２でワード線ＷＬ０を論理電圧“Ｈ”とすると、メモ
リセルからビット線にデータが読み出される。

【００５６】その後、時間ｔ３で信号ＳＡＥを論理電圧
“Ｈ”として、センスアンプを動作させることにより、
ビット線に読み出されたデータを増幅する。

【００５７】次いで、時間ｔ４でワード線ＷＬ０を論理
電圧“Ｌ”とし、時間ｔ５で信号ＳＡＥを論理電圧
“Ｌ”とし、時間ｔ６で信号ＶＥＱ２を論理電圧“Ｈ”
とする。これにより、ビット線ＢＬ０、／ＢＬ０のみが
接地電圧ＶＳＳになり、他のビット線は論理電圧“Ｌ”
又は論理電圧“Ｈ”に増幅された状態である。

【００５８】その後は、時間ｔ７で信号ＶＥＱ２を論理
電圧“Ｌ”とし、時間ｔ８で信号ＶＢＰを論理電圧
“Ｈ”、信号ＶＥＱ１を論理電圧“Ｈ”として、ビット
線対をイコライズすると共に、各ビット線に信号ＶＢＬ
の電位を供給する。ここで４対（８本）のビット線がイ
コライズされて、各ビット線のプリチャージ電圧が（３
／８）・ＶＣＣとなるので、（１／２）・ＶＣＣよりも
低いプリチャージ電圧に高速に設定することができる。

【００５９】続いて、時間ｔ９で信号ＶＢＰを論理電圧
“Ｌ”として、ビット線対をイコライズするが、各ビッ
ト線への信号ＶＢＬのプリチャージを停止する。これに
より、時間が経つに従いビット線の電圧が次第に低下す
る。つまり、本実施例では、メモリセルのデータ保持時
間を長くすると、これに従ってビット線のプリチャージ
電圧も低下し、そのプリチャージ電圧の低下分だけデー
タの読み出しに対してマージンができるので、結果的に
データ保持時間を長くすることが可能となる。

【００６０】（第３の実施例）本発明の半導体メモリ装
置の第３の実施例について、図５の回路構成図に基いて
説明する。動作タイミングは、既述の第１及び第２の実
施例と同様である。

【００６１】図５において、１４はビット線イコライズ
及びプリチャージ回路群、１２はメモリセル群、１３は
センスアンプ回路群、ＶＢＬはビット線プリチャージ電
圧信号、ＶＢＰはビット線プリチャージ制御信号、ＶＥ
Ｑ１〜ＶＥＱ２はビット線イコライズ制御信号、ＳＡＥ
はセンスアンプ制御信号、ＷＬ０、ＷＬ１はワード線信
号、ＶＣＰはセルプレート信号、ＶＴは信号、ＢＬ０〜
ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０〜ＳＡ
３はセンスアンプ、Ｑｎ１〜Ｑｎ１９はＮチャネル型Ｍ
ＯＳトランジスタ、Ｑｎｍはメモリセルトランジスタ、
Ｃｓはメモリセルキャパシタ、ＶＳＳは接地電圧であ
る。

【００６２】前記１対のビット線ＢＬ０，／ＢＬ０の間
にＮチャネル型ＭＯＳトランジスタＱｎ９が、ビット線
ＢＬ０と信号ＶＢＬとの間にＮチャネル型ＭＯＳトラン
ジスタＱｎ１が、ビット線／ＢＬ０と信号ＶＢＬとの間
にＮチャネル型ＭＯＳトランジスタＱｎ２が各々接続さ
れ、各々のＮチャネル型ＭＯＳトランジスタのゲートに
は信号ＶＢＰが入力される。他のビット線ＢＬ１、／Ｂ
Ｌ１、ＢＬ２、／ＢＬ２、ＢＬ３、／ＢＬ３にも、前記
ビット線ＢＬ０，／ＢＬ０と同様の構成がされ、全部で
４組存在する。

【００６３】更に、前記１対のビット線ＢＬ０，／ＢＬ
０に対してのみ、以下の構成が追加される。即ち、ビッ
ト線ＢＬ０と接地電圧ＶＳＳとの間には、ゲートに信号
ＶＥＱ２が入力されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ１３が接続され、ビット線／ＢＬ０と接地電圧ＶＳ
Ｓとの間には、ゲートに信号ＶＥＱ２が入力されるＮチ
ャネル型ＭＯＳトランジスタＱｎ１４が接続される。

【００６４】そして、本実施例の特徴として、対でない
ビット線同志（／ＢＬ０，ＢＬ１）、（／ＢＬ１，ＢＬ
２）、（／ＢＬ２，ＢＬ３）も、各々、Ｎチャネル型Ｍ
ＯＳトランジスタＱｎ１７〜Ｑｎ１９で接続される。こ
の各Ｎチャネル型ＭＯＳトランジスタＱｎ１７〜Ｑｎ１
９により、接続回路１８を構成する。

【００６５】以上の構成により、ビット線イコライズ及
びプリチャージ回路群１４が構成されている。

【００６６】また、他の構成は従来と同様であり、ビッ
ト線ＢＬ０，／ＢＬ０とセルプレート信号ＶＣＰとの間
には、メモリセルトランジスタＱｎｍとメモリセルキャ
パシタＣｓとの直列回路が並列に接続されており、各メ
モリセルトランジスタＱｎｍのゲートは、各々、ワード
線ＷＬ０、ＷＬ１に接続されている。これ等によりメモ
リセル群１２が構成されている。また、ビット線ＢＬ
０，／ＢＬ０はセンスアンプＳＡ０に接続され、このセ
ンスアンプＳＡ０を制御する信号としてセンスアンプ制
御信号ＳＡＥが入力される。これ等によりセンスアンプ
回路群１３が構成されている。

【００６７】本実施例の半導体メモリ装置の動作は、前
記第１及び第２の実施例と同様である。

【００６８】本実施例では、第１の実施例や第２の実施
例に比べ、複数対のビット線を信号ＶＥＱ１でイコライ
ズする際に、対でないビット線同士もチャネル型ＭＯＳ
トランジスタＱｎ１７〜Ｑｎ１９を介して電気的に接続
されるので、高速にイコライズされ、一層速く安定した
プリチャージ電圧となる。

【００６９】尚、本実施例では、対でないビット線同士
のイコライズとしてＮチャネル型ＭＯＳトランジスタＱ
ｎ１７〜Ｑｎ１９を追加しているが、他のビット線同士
を電気的に接続するトランジスタを追加することも可能
である。

【００７０】（第４の実施例）本発明の半導体メモリ装
置の第４の実施例について、図６の回路構成図に基いて
説明する。動作タイミングは、第１及び第２の実施例と
ほぼ同様であるが、図７に示すように、新たなビット線
イコライズ制御信号ＶＥＱ３が追加される。

【００７１】図６において、１５はビット線イコライズ
及びプリチャージ回路群、１２はメモリセル群、１３は
センスアンプ回路群、ＶＢＬはビット線プリチャージ電
圧信号、ＶＢＰはビット線プリチャージ制御信号、ＶＥ
Ｑ１〜ＶＥＱ３はビット線イコライズ制御信号、ＳＡＥ
はセンスアンプ制御信号、ＷＬ０、ＷＬ１はワード線信
号、ＶＣＰはセルプレート信号、ＶＴは信号、ＢＬ０〜
ＢＬ３、／ＢＬ０〜／ＢＬ３はビット線、ＳＡ０〜ＳＡ
３はセンスアンプ、Ｑｎ１〜Ｑｎ１６はＮチャネル型Ｍ
ＯＳトランジスタ、Ｑｎｍはメモリセルトランジスタ、
Ｃｓはメモリセルキャパシタ、ＶＳＳは接地電圧であ
る。

【００７２】前記１対のビット線ＢＬ０，／ＢＬ０の間
には、Ｎチャネル型ＭＯＳトランジスタＱｎ９が、ビッ
ト線ＢＬ０と信号ＶＢＬとの間には、Ｎチャネル型ＭＯ
ＳトランジスタＱｎ１が、ビット線／ＢＬ０と信号ＶＢ
Ｌとの間には、Ｎチャネル型ＭＯＳトランジスタＱｎ２
が各々接続され、各々のＮチャネル型ＭＯＳトランジス
タのゲートには、信号ＶＢＰが入力される。他のビット
線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２、ＢＬ３、／Ｂ
Ｌ３にも、前記ビット線ビット線ＢＬ０，／ＢＬ０と同
様の構成がされ、全部で４組存在する。

【００７３】更に、前記１対のビット線ＢＬ０，／ＢＬ
０に対してのみ、以下の構成が追加される。即ち、ビッ
ト線ＢＬ０と接地電圧ＶＳＳとの間には、ゲートに信号
ＶＥＱ２が入力されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ１３が接続され、ビット線／ＢＬ０と接地電圧ＶＳ
Ｓとの間には、ゲートに信号ＶＥＱ２が入力されるＮチ
ャネル型ＭＯＳトランジスタＱｎ１４が接続される。

【００７４】加えて、本実施例の特徴として、他の１対
のビット線ＢＬ１，／ＢＬ１に対してのみ、以下の構成
が追加される。即ち、ビット線ＢＬ１と接地電圧ＶＳＳ
との間には、ゲートに信号ＶＥＱ３が入力されるＮチャ
ネル型ＭＯＳトランジスタＱｎ１５が接続され、ビット
線／ＢＬ１と接地電圧ＶＳＳとの間には、ゲートに信号
ＶＥＱ３が入力されるＮチャネル型ＭＯＳトランジスタ
Ｑｎ１６が接続される。

【００７５】以上の構成により、ビット線イコライズ及
びプリチャージ回路群１５が構成されている。

【００７６】また、他の構成は従来と同様であり、ビッ
ト線ＢＬ０，／ＢＬ０とセルプレート信号ＶＣＰとの間
には、メモリセルトランジスタＱｎｍとメモリセルキャ
パシタＣｓとの直列回路が並列に接続されており、各メ
モリセルトランジスタＱｎｍのゲートは、各々、ワード
線ＷＬ０、ＷＬ１に接続されている。これ等によりメモ
リセル群１２が構成されている。また、ビット線ＢＬ
０，／ＢＬ０はセンスアンプＳＡ０に接続され、このセ
ンスアンプＳＡ０を制御する信号としてセンスアンプ制
御信号ＳＡＥが入力される。これ等によりセンスアンプ
回路群１３が構成されている。

【００７７】本実施例の半導体メモリ装置の動作は、第
１及び第２の実施例とほぼ同様であるが、信号ＶＥＱ２
の動作と同様に、信号ＶＥＱ３を動作させる（論理電圧
“Ｈ”にする）ことにより、ビット線がイコライズされ
た際のプリチャージ電圧を（１／４）・ＶＣＣに設定し
たり、信号ＶＥＱ３を論理電圧“Ｌ”に固定することに
より、ビット線がイコライズされた際のプリチャージ電
圧を（３／８）・ＶＣＣに設定したりすることが選択的
に行うことが可能である。

【００７８】本実施例は、既述したように、セルフリフ
レッシュ動作時に選択的に用いることも可能である。

【００７９】また、本実施例では、他の実施例に比べ、
ビット線がイコライズする際のプリチャージ電圧を選択
できるため、各々の動作モードに応じてデータ保持時間
をできるだけ長くすることができる。

【００８０】

【発明の効果】以上説明したように、請求項１ないし請
求項８記載の発明の半導体メモリ装置によれば、ビット
線のイコライズ直後においても、各ビット線の電位を
（１／２）・ＶＣＣよりも低い電位に設定できるので、
ビット線のイコライズ直後でのデータ読み出し動作を行
う場合でも、データ保持時間を長く設定することがで
き、低消費電力化が可能である。

【００８１】特に、請求項３記載の発明の半導体メモリ
装置によれば、ビット線のプリチャージ動作が設定時間
を経過した後は、そのプリチャージ動作を停止するの
で、ビット線のプリチャージ電位をより一層低く設定で
き、データ保持時間をより一層長く設定できる効果を奏
する。

【００８２】また、請求項６記載の発明の半導体メモリ
装置によれば、所定の一部のビット線対の全体、又はそ
の一部を接地電圧にするような選択機能を接地回路に持
たせたので、ビット線のイコライズ直後でのビット線の
プリチャージ電位を適宜変更できる。

【００８３】更に、請求項７記載の発明の半導体メモリ
装置によれば、ビット線対のイコライズ動作時には、対
を形成しない他のビット線同志も接続する構成としたの
で、全てのビット線を高速に同電位にイコライズでき、
素早く（１／２）・ＶＣＣよりも低い電位に調整でき
る。

【００８４】加えて、請求項８記載の半導体メモリ装置
では、プリチャージ回路及びイコライズ回路をセルフリ
フレッシュ動作時に動作させたので、データ保持時間を
長く設定できて、セルフリフレッシュ周期を長く設定で
き、セルフリフレッシュ電流の低減化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体メモリ装置の回
路構成図である。

【図２】本発明の第１の実施例の半導体メモリ装置の動
作タイミング図である。

【図３】ビット線へのデータ読み出し電圧とデータ保持
時間との関係図である。

【図４】本発明の第２の実施例の半導体メモリ装置の動
作タイミング図である。

【図５】本発明の第３の実施例の半導体メモリ装置の回
路構成図である。

【図６】本発明の第４の実施例の半導体メモリ装置の回
路構成図である。

【図７】本発明の第４の実施例の半導体メモリ装置の動
作タイミング図である。

【図８】従来の半導体メモリ装置の回路構成図である。

【図９】従来の半導体メモリ装置の動作タイミング図で
ある。

【図１０】従来の半導体メモリ装置のビット線プリチャ
ージ電圧発生回路図である。

【図１１】ビット線へのデータ読み出し電圧とデータ保
持時間との関係図である。

【符号の説明】

１１、１４、１５、１６ビット線イコライズ及びプリ
チャージ回路群１２メモリセル群１３センスアンプ回路群１７接地回路１８接続回路ＶＢＬビット線プリチャージ電圧信
号ＶＥＱ１〜ＶＥＱ３ビット線イコライズ制御信号ＳＡＥセンスアンプ制御信号ＷＬ０、ＷＬ１ワード線ＢＬ０〜ＢＬ３／ＢＬ０〜／ＢＬ３ビット線ＳＡ０〜ＳＡ３センスアンプＱｎ１〜Ｑｎ１９、ＱｎＮチャネル型ＭＯＳトランジ
スタＱｎｍメモリセルトランジスタＣｓメモリセルキャパシタＶＳＳ接地電圧ＶＤＤ電源電圧ＶＢＬ１、ＶＢＬ２ビット線プリチャージ電圧ｔＲＥＦ１、ｔＲＥＦ２データ保持時間

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルと、前記複数のメモリセルに記憶されたデータが各々読み出
される複数のビット線対と、前記複数のビット線対をイコライズするイコライズ回路
と、前記イコライズ回路により前記複数のビット線対がイコ
ライズされた状態のとき、この複数のビット線対を電源
電圧の１／２値よりも低い電圧にプリチャージするプリ
チャージ回路と、前記複数のビット線対を増幅するセンスアンプ回路とを
備え、前記プリチャージ回路は、所定の一部のビット線対を接
地電圧とする接地回路を有することを特徴とする半導体
メモリ装置。
【請求項２】プリチャージ回路の接地回路は、センス
アンプ回路によるビット線の増幅後に、所定の一部のビ
ット線対を接地電圧とする動作を行い、イコライズ回路は、前記接地回路の動作後に、複数のビ
ット線対のイコライズ動作を行うものであることを特徴
とする請求項１記載の半導体メモリ装置。
【請求項３】プリチャージ回路は、複数のビット線対がイコライズされた状態のとき、この
複数のビット線対を設定期間の間は電源電圧の１／２値
よりも低い電圧にプリチャージし、前記設定期間の経過
後はプリチャージ動作を停止することを特徴とする請求
項１又は請求項２記載の半導体メモリ装置。
【請求項４】所定の一部のビット線対は、１対のビッ
ト線であることを特徴とする請求項１、請求項２又は請
求項３記載の半導体メモリ装置。
【請求項５】所定の一部のビット線対は、複数対のビ
ット線であることを特徴とする請求項１、請求項２又は
請求項３記載の半導体メモリ装置。
【請求項６】プリチャージ回路の接地回路は、所定の一部のビット線対を構成する複数対のビット線の
うち、一部のビット線対のみを接地電圧にできる構成で
あることを特徴とする請求項５記載の半導体メモリ装
置。
【請求項７】対を形成しない他のビット線同志を接続
する接続回路を別途備えることを特徴とする請求項１、
請求項２、請求項３、請求項４、請求項５又は請求項６
記載の半導体メモリ装置。
【請求項８】プリチャージ回路及びイコライズ回路
は、セルフリフレッシュ動作時に動作することを特徴と
する請求項１、請求項２、請求項３、請求項４、請求項
５、請求項６又は請求項７記載の半導体メモリ装置。