CN106328182B - 一种存储器读取电路 - Google Patents
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- 230000003321 amplification Effects 0.000 claims abstract description 19
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 claims abstract description 14
- 238000007493 shaping process Methods 0.000 claims abstract description 14
- 230000005055 memory storage Effects 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 179
- 238000000034 method Methods 0.000 claims description 28
- 230000007423 decrease Effects 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- 238000006880 cross-coupling reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
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Abstract
本发明公开了一种存储器读取电路，包括：预充电路、读取辅助电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路；其中：读取辅助电路分别与预充电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路相连；预充电路将存储器存储单元的位线预充至供电电压；预充后，读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值；当第二位线到达读取辅助电路的翻转阈值时，灵敏放大器及反馈电路将存储单元的数据进行整形传输，并输出一个反馈信号关闭读取辅助电路，第二位线端放电停止，灵敏放大器及反馈电路将接受的数据放大传输至输出端口。本发明能够提高存储器的读取速度。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种存储器读取电路。
背景技术
一般存储器电路结构包含以下几个部分，存储器单元阵列，行译码器，列译码器，用于读取存储单元内容的灵敏放大器电路，以及时序和控制电路。在存储设备的使用中，对存储单元的访问速度成为用户对存储设备评价的一个重要指标。
对于传统的存储器电路结构，进行读取操作时，存储单元的存储状态通过连接的位线反应出来，即通过存储单元连接的位线电压传输到灵敏放大器中进行读出操作。但是由于工艺进步以及存储器阵列变大导致的位线上所连接的存储单元变多，位线寄生参数变大，导致存储单元位线电压变化时的负载增加，变化速度变慢，灵敏放大器电路读出时间也随之增加，因此，如何提高存储器的读取速度是一项亟待解决的问题。
发明内容
本发明提供了一种存储器读取电路，能够提高存储器的读取速度。
本发明提供了一种存储器读取电路，包括：预充电路、读取辅助电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路；其中：
所述读取辅助电路分别与所述预充电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路相连；
所述预充电路将存储器存储单元的位线预充至供电电压；
预充后，所述读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，所述第一位线放电快于第二位线接近所述读取辅助电路的翻转阈值；
当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。
优选地，所述读取辅助电路包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；其中：
所述第一MOS管的栅极与所述灵敏放大器及反馈电路相连，所述第一MOS管的源极与第二位线BLW相连，所述第一MOS管的漏极与所述第三MOS管的漏极相连；
所述第二MOS管的栅极与所述伪灵敏放大器及反馈电路相连，所述第二MOS管的源极与所述第一位线BLRW相连，所述第二MOS管的漏极与所述第四MOS管的漏极相连；
所述第三MOS管的栅极与所述第一位线BLRW相连，所述第三MOS管的源极与所述第四MOS管的源极相连并接地；
所述第四MOS管的栅极与所述第二位线BLW相连。
优选地，所述灵敏放大器及反馈电路包括：第五MOS管、第六MOS管和第七MOS管；其中：
所述第五MOS管的栅极与所述第一位线BLRW相连，所述第五MOS管的源极与供电电压VDD相连，所述第五MOS管的漏极与所述第七MOS管的漏极相连；
所述第六MOS管的栅极与所述第一MOS管的栅极相连，所述第六MOS管的源极接地；
所述第七MOS管的栅极与所述第一位线BLRW相连，所述第七MOS管的源极接地。
优选地，所述伪灵敏放大器及反馈电路包括：第八MOS管、第九MOS管和第十MOS管；其中：
所述第八MOS管的栅极与所述第二位线BLW相连，所述第八MOS管的源极与供电电压VDD相连，所述第八MOS管的漏极与所述第十MOS管的漏极相连；
所述第九MOS管的栅极与所述第二MOS管的栅极相连，所述第九MOS管的源极接地；
所述第十MOS管的栅极与所述第二位线BLW相连，所述第十MOS管的源极接地。
由上述方案可知，本发明提供的一种存储器读取电路，在存储器读取过程中，通过预充电电路将存储器存储单元的位线充至供电电压，预充电结束后，通过读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值，当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。综上所述，通过读取辅助电路加速了灵敏放大器电路的反转过程，提高存储器的读取速度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明公开的一种存储器读取电路实施例1的结构示意图；
图2为本发明公开的一种存储器读取电路实施例2的结构示意图；
图3为本发明公开的一种存储器读取电路实施例3的结构示意图；
图4为本发明公开的一种存储器读取电路实施例4的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，为本发明公开的一种存储器读取电路实施例1的结构示意图，该存储器读取电路包括：预充电路101、读取辅助电路102、灵敏放大器及反馈电路103和伪灵敏放大器及反馈电路104；其中：
读取辅助电路102分别与预充电路101、灵敏放大器及反馈电路103和伪灵敏放大器及反馈电路104相连；
预充电路101将存储器存储单元100的位线预充至供电电压；
预充后，读取辅助电路102将第一位线BLRW和第二位线BLW以相同的下拉电流进行放电操作，第一位线BLRW放电快于第二位线BLW接近读取辅助电路102的翻转阈值；
当第二位线BLW到达读取辅助电路102的翻转阈值时，灵敏放大器及反馈电路103将存储单元100的数据进行整形传输，并输出一个反馈信号关闭读取辅助电路102，第二位线BLW端放电停止，灵敏放大器及反馈电路103将接受的数据放大传输至输出端口。
上述实施例的工作原理为：当需要对存储器进行读取时，首先存储单元100预存数据后，预充电路101会将存储器的两根位线BLRW和BLW预充至供电电压，预充结束后，读取辅助电路102开始工作，然后存储器的字线WL打开，存储单元100预存的数据便会通过位线传送至灵敏放大器及反馈电路103。读取辅助电路102开始工作后，会将两条位线同时以相同的下拉电流进行放电操作，由于第一位线BLRW比第二位线BLW多一条存储单元100内的放电通路，假设存储单元100的数据反映到第一位线BLRW端是将第一位线BLRW电平是放电操作，则第一位线BLRW放电会快于第二位线BLW端接近读取电路的翻转阈值，当第一位线BLRW到达读取电路的翻转阈值时，灵敏放大器及反馈电路103将数据进行整形传输，并输出一个反馈信号关闭读取辅助电路102，使读取辅助电路102第二位线BLW端的放电停止，第一危险BLRW端放电不关闭继续进行，最后灵敏放大器及反馈电路103再将接受的数据放大传出至输出端口，完成存储器的读取过程。
综上所述，在存储器读取过程中，通过预充电电路将存储器存储单元的位线充至供电电压，预充电结束后，通过读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值，当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。综上所述，通过读取辅助电路加速了灵敏放大器电路的反转过程，提高存储器的读取速度。
如图2所示，为本发明公开的一种存储器读取电路实施例2的结构示意图，该存储器读取电路包括：预充电路201、读取辅助电路202、灵敏放大器及反馈电路203和伪灵敏放大器及反馈电路204；其中：
读取辅助电路202分别与预充电路201、灵敏放大器及反馈电路203和伪灵敏放大器及反馈电路204相连；
预充电路201将存储器存储单元200的位线预充至供电电压；
预充后，读取辅助电路202将第一位线BLRW和第二位线BLW以相同的下拉电流进行放电操作，第一位线BLRW放电快于第二位线BLW接近读取辅助电路202的翻转阈值；
当第二位线BLW到达读取辅助电路202的翻转阈值时，灵敏放大器及反馈电路203将存储单元200的数据进行整形传输，并输出一个反馈信号关闭读取辅助电路202，第二位线BLW端放电停止，灵敏放大器及反馈电路203将接受的数据放大传输至输出端口；
具体的，读取辅助电路202包括：第一MOS管MP0、第二MOS管MP1、第三MOS管MN0和第四MOS管MN1；其中：
第一MOS管MP0的栅极与灵敏放大器及反馈电路203相连，第一MOS管MP0的源极与第二位线BLW相连，第一MOS管MP0的漏极与第三MOS管MN0的漏极相连；
第二MOS管MP1的栅极与伪灵敏放大器及反馈电路204相连，第二MOS管MP1的源极与第一位线BLRW相连，第二MOS管MP1的漏极与第四MOS管MN1的漏极相连；
第三MOS管MN0的栅极与第一位线BLRW相连，第三MOS管MN0的源极与第四MOS管MN1的源极相连并接地；
第四MOS管MN1的栅极与第二位线BLW相连。
上述实施例的工作原理为：当需要对存储器进行读取时，首先存储单元200预存数据后，预充电路201会将存储器的两根位线BLRW和BLW预充至供电电压，预充结束后，读取辅助电路202开始工作，然后存储器的字线WL打开，存储单元200预存的数据便会通过位线传送至灵敏放大器及反馈电路203。读取辅助电路202开始工作后，会将两条位线同时以相同的下拉电流进行放电操作，由于第一位线BLRW比第二位线BLW多一条存储单元200内的放电通路，假设存储单元200的数据反映到第一位线BLRW端是将第一位线BLRW电平是放电操作，则第一位线BLRW放电会快于第二位线BLW端接近读取电路的翻转阈值，当第一位线BLRW到达读取电路的翻转阈值时，灵敏放大器及反馈电路203将数据进行整形传输，并输出一个反馈信号关闭读取辅助电路202，使读取辅助电路202第二位线BLW端的放电停止，第一危险BLRW端放电不关闭继续进行，最后灵敏放大器及反馈电路203再将接受的数据放大传出至输出端口，完成存储器的读取过程。
假设存储单元中存储数据为“0”时，当预充电路201将位线预充至供电电压VDD且字线未打开时，读取辅助电路202处于平衡状态。当字线打开后，第二位线BLW电位保持不变，第一位线BLRW上的电压开始下降。与此同时，导通第四MOS管MN1加快第一位线BLRW上的电压下降速度，导通的第三MOS管MN0也开始下拉第二位线BLW上的电压。但第一位线BLRW的电压下降速度会更快。当第一位线BLRW的电压降下降至灵敏放大器翻转阈值时，灵敏放大电路中的反相器开始反转，第一MOS管MP0开始慢慢截止，第二位线BLW上的电压停止下降。而此时第二MOS管MP1管仍处于导通状态，第一位线BLRW上的电压继续下降，加速了灵敏放大电路中反相器的反转过程。另一方面，交叉耦合型的读取辅助电路202也使输出数据的稳定性得到了提高。当字线关闭后，第一位线BLRW电压停止下降，完成一次数据读取过程。
当储存单元中存储数据为“1”时，由上述过程可以推出，第一位线BLRW还未到灵敏放大器的反相器翻转阈值时已关闭读取辅助电路，灵敏放大器中无数据变化，数据直接读出。
综上所述，在存储器读取过程中，通过预充电电路将存储器存储单元的位线充至供电电压，预充电结束后，通过读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值，当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。综上所述，通过读取辅助电路加速了灵敏放大器电路的反转过程，提高存储器的读取速度。
如图3所示，为本发明公开的一种存储器读取电路实施例3的结构示意图，该存储器读取电路包括：预充电路301、读取辅助电路302、灵敏放大器及反馈电路303和伪灵敏放大器及反馈电路304；其中：
读取辅助电路302分别与预充电路301、灵敏放大器及反馈电路303和伪灵敏放大器及反馈电路304相连；
预充电路301将存储器存储单元300的位线预充至供电电压；
预充后，读取辅助电路302将第一位线BLRW和第二位线BLW以相同的下拉电流进行放电操作，第一位线BLRW放电快于第二位线BLW接近读取辅助电路302的翻转阈值；
当第二位线BLW到达读取辅助电路302的翻转阈值时，灵敏放大器及反馈电路303将存储单元300的数据进行整形传输，并输出一个反馈信号关闭读取辅助电路302，第二位线BLW端放电停止，灵敏放大器及反馈电路303将接受的数据放大传输至输出端口；
具体的，读取辅助电路302包括：第一MOS管MP0、第二MOS管MP1、第三MOS管MN0和第四MOS管MN1；其中：
第一MOS管MP0的栅极与灵敏放大器及反馈电路303相连，第一MOS管MP0的源极与第二位线BLW相连，第一MOS管MP0的漏极与第三MOS管MN0的漏极相连；
第二MOS管MP1的栅极与伪灵敏放大器及反馈电路304相连，第二MOS管MP1的源极与第一位线BLRW相连，第二MOS管MP1的漏极与第四MOS管MN1的漏极相连；
第三MOS管MN0的栅极与第一位线BLRW相连，第三MOS管MN0的源极与第四MOS管MN1的源极相连并接地；
第四MOS管MN1的栅极与第二位线BLW相连；
灵敏放大器及反馈电路303包括：第五MOS管MN2、第六MOS管MN3和第七MOS管MN4；其中：
第五MOS管MN2的栅极与第一位线BLRW相连，第五MOS管MN2的源极与供电电压VDD相连，第五MOS管MN2的漏极与第七MOS管MN4的漏极相连；
第六MOS管MN3的栅极与第一MOS管MP0的栅极相连，第六MOS管MN3的源极接地；
第七MOS管MN4的栅极与第一位线BLRW相连，第七MOS管MN4的源极接地。
上述实施例的工作原理为：当需要对存储器进行读取时，首先存储单元300预存数据后，预充电路301会将存储器的两根位线BLRW和BLW预充至供电电压，预充结束后，读取辅助电路302开始工作，然后存储器的字线WL打开，存储单元300预存的数据便会通过位线传送至灵敏放大器及反馈电路303。读取辅助电路302开始工作后，会将两条位线同时以相同的下拉电流进行放电操作，由于第一位线BLRW比第二位线BLW多一条存储单元300内的放电通路，假设存储单元300的数据反映到第一位线BLRW端是将第一位线BLRW电平是放电操作，则第一位线BLRW放电会快于第二位线BLW端接近读取电路的翻转阈值，当第一位线BLRW到达读取电路的翻转阈值时，灵敏放大器及反馈电路303将数据进行整形传输，并输出一个反馈信号关闭读取辅助电路302，使读取辅助电路302第二位线BLW端的放电停止，第一危险BLRW端放电不关闭继续进行，最后灵敏放大器及反馈电路303再将接受的数据放大传出至输出端口，完成存储器的读取过程。
假设存储单元中存储数据为“0”时，当预充电路301将位线预充至供电电压VDD且字线未打开时，读取辅助电路302处于平衡状态。当字线打开后，第二位线BLW电位保持不变，第一位线BLRW上的电压开始下降。与此同时，导通第四MOS管MN1加快第一位线BLRW上的电压下降速度，导通的第三MOS管MN0也开始下拉第二位线BLW上的电压。但第一位线BLRW的电压下降速度会更快。当第一位线BLRW的电压降下降至灵敏放大器翻转阈值时，灵敏放大电路中的反相器开始反转，第一MOS管MP0开始慢慢截止，第二位线BLW上的电压停止下降。而此时第二MOS管MP1管仍处于导通状态，第一位线BLRW上的电压继续下降，加速了灵敏放大电路中反相器的反转过程。另一方面，交叉耦合型的读取辅助电路302也使输出数据的稳定性得到了提高。当字线关闭后，第一位线BLRW电压停止下降，完成一次数据读取过程。
当储存单元中存储数据为“1”时，由上述过程可以推出，第一位线BLRW还未到灵敏放大器的反相器翻转阈值时已关闭读取辅助电路，灵敏放大器中无数据变化，数据直接读出。
综上所述，在存储器读取过程中，通过预充电电路将存储器存储单元的位线充至供电电压，预充电结束后，通过读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值，当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。综上所述，通过读取辅助电路加速了灵敏放大器电路的反转过程，提高存储器的读取速度。
如图4所示，为本发明公开的一种存储器读取电路实施例4的结构示意图，该存储器读取电路包括：预充电路401、读取辅助电路402、灵敏放大器及反馈电路403和伪灵敏放大器及反馈电路404；其中：
读取辅助电路402包括：第一MOS管MP0、第二MOS管MP1、第三MOS管MN0和第四MOS管MN1；其中：
第一MOS管MP0的栅极与灵敏放大器及反馈电路403相连，第一MOS管MP0的源极与第二位线BLW相连，第一MOS管MP0的漏极与第三MOS管MN0的漏极相连；
第二MOS管MP1的栅极与伪灵敏放大器及反馈电路404相连，第二MOS管MP1的源极与第一位线BLRW相连，第二MOS管MP1的漏极与第四MOS管MN1的漏极相连；
第三MOS管MN0的栅极与第一位线BLRW相连，第三MOS管MN0的源极与第四MOS管MN1的源极相连并接地；
第四MOS管MN1的栅极与第二位线BLW相连；
灵敏放大器及反馈电路403包括：第五MOS管MN2、第六MOS管MN3和第七MOS管MN4；其中：
第五MOS管MN2的栅极与第一位线BLRW相连，第五MOS管MN2的源极与供电电压VDD相连，第五MOS管MN2的漏极与第七MOS管MN4的漏极相连；
第六MOS管MN3的栅极与第一MOS管MP0的栅极相连，第六MOS管MN3的源极接地；
第七MOS管MN4的栅极与第一位线BLRW相连，第七MOS管MN4的源极接地；
伪灵敏放大器及反馈电路404包括：第八MOS管MN5、第九MOS管MN6和第十MOS管MN7；其中：
第八MOS管MN5的栅极与第二位线BLW相连，第八MOS管MN5的源极与供电电压VDD相连，第八MOS管MN5的漏极与第十MOS管MN7的漏极相连；
第九MOS管MN6的栅极与第二MOS管MP1的栅极相连，第九MOS管MN6的源极接地；
第十MOS管MN7的栅极与第二位线BLW相连，第十MOS管MN7的源极接地。
在上述实施例中，假设存储单元中存储数据为“0”时，当预充电路401将位线预充至供电电压VDD且字线未打开时，读取辅助电路402处于平衡状态。当字线打开后，第二位线BLW电位保持不变，第一位线BLRW上的电压开始下降。与此同时，导通第四MOS管MN1加快第一位线BLRW上的电压下降速度，导通的第三MOS管MN0也开始下拉第二位线BLW上的电压。但第一位线BLRW的电压下降速度会更快。当第一位线BLRW的电压降下降至灵敏放大器翻转阈值时，灵敏放大电路中的反相器开始反转，第一MOS管MP0开始慢慢截止，第二位线BLW上的电压停止下降。而此时第二MOS管MP1管仍处于导通状态，第一位线BLRW上的电压继续下降，加速了灵敏放大电路中反相器的反转过程。另一方面，交叉耦合型的读取辅助电路402也使输出数据的稳定性得到了提高。当字线关闭后，第一位线BLRW电压停止下降，完成一次数据读取过程。
当储存单元中存储数据为“1”时，由上述过程可以推出，第一位线BLRW还未到灵敏放大器的反相器翻转阈值时已关闭读取辅助电路，灵敏放大器中无数据变化，数据直接读出。
综上所述，在存储器读取过程中，通过预充电电路将存储器存储单元的位线充至供电电压，预充电结束后，通过读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，第一位线放电快于第二位线接近读取辅助电路的翻转阈值，当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口。综上所述，通过读取辅助电路加速了灵敏放大器电路的反转过程，提高存储器的读取速度。
本实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算设备可读取存储介质中。基于这样的理解，本发明实施例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算设备(可以是个人计算机，服务器，移动计算设备或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (3)
1.一种存储器读取电路，其特征在于，包括：预充电路、读取辅助电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路；其中：
所述读取辅助电路分别与所述预充电路、灵敏放大器及反馈电路和伪灵敏放大器及反馈电路相连；
所述预充电路将存储器存储单元的位线预充至供电电压；
预充后，所述读取辅助电路将第一位线和第二位线以相同的下拉电流进行放电操作，所述第一位线放电快于第二位线接近所述读取辅助电路的翻转阈值；
当所述第二位线到达所述读取辅助电路的翻转阈值时，所述灵敏放大器及反馈电路将所述存储单元的数据进行整形传输，并输出一个反馈信号关闭所述读取辅助电路，所述第二位线端放电停止，所述灵敏放大器及反馈电路将接受的数据放大传输至输出端口；
所述读取辅助电路包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；其中：
所述第一MOS管的栅极与所述灵敏放大器及反馈电路相连，所述第一MOS管的源极与第二位线BLW相连，所述第一MOS管的漏极与所述第三MOS管的漏极相连；
所述第二MOS管的栅极与所述伪灵敏放大器及反馈电路相连，所述第二MOS管的源极与第一位线BLRW相连，所述第二MOS管的漏极与所述第四MOS管的漏极相连；
所述第三MOS管的栅极与所述第一位线BLRW相连，所述第三MOS管的源极与所述第四MOS管的源极相连并接地；
所述第四MOS管的栅极与所述第二位线BLW相连；
当所述预充电路将位线预充至供电电压且字线未打开时，所述读取辅助电路处于平衡状态，当字线打开后，所述第二位线BLW电位保持不变，所述第一位线BLRW上的电压开始下降，与此同时，导通所述第四MOS管加快所述第一位线BLRW上的电压下降速度，导通的所述第三MOS管也开始下拉所述第二位线BLW上的电压；当所述第一位线BLRW的电压降下降至所述灵敏放大器翻转阈值时，灵敏放大电路中的反相器开始反转，第一MOS管开始慢慢截止，所述第二位线BLW上的电压停止下降，此时第二MOS管仍处于导通状态，所述第一位线BLRW上的电压继续下降，加速所述灵敏放大电路中反相器的反转过程；当字线关闭后，所述第一位线BLRW电压停止下降，完成一次数据读取过程。
2.根据权利要求1所述的电路，其特征在于，所述灵敏放大器及反馈电路包括：第五MOS管、第六MOS管和第七MOS管；其中：
所述第五MOS管的栅极与所述第一位线BLRW相连，所述第五MOS管的源极与供电电压VDD相连，所述第五MOS管的漏极与所述第七MOS管的漏极相连；
所述第六MOS管的栅极与所述第一MOS管的栅极相连，所述第六MOS管的源极接地；
所述第七MOS管的栅极与所述第一位线BLRW相连，所述第七MOS管的源极接地。
3.根据权利要求2所述的电路，其特征在于，所述伪灵敏放大器及反馈电路包括：第八MOS管、第九MOS管和第十MOS管；其中：
所述第八MOS管的栅极与所述第二位线BLW相连，所述第八MOS管的源极与供电电压VDD相连，所述第八MOS管的漏极与所述第十MOS管的漏极相连；
所述第九MOS管的栅极与所述第二MOS管的栅极相连，所述第九MOS管的源极接地；
所述第十MOS管的栅极与所述第二位线BLW相连，所述第十MOS管的源极接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610693142.XA CN106328182B (zh) | 2016-08-18 | 2016-08-18 | 一种存储器读取电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610693142.XA CN106328182B (zh) | 2016-08-18 | 2016-08-18 | 一种存储器读取电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106328182A CN106328182A (zh) | 2017-01-11 |
| CN106328182B true CN106328182B (zh) | 2018-11-30 |
Family
ID=57743600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610693142.XA Expired - Fee Related CN106328182B (zh) | 2016-08-18 | 2016-08-18 | 一种存储器读取电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106328182B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11887655B2 (en) | 2020-08-13 | 2024-01-30 | Anhui University | Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches |
| CN114093396A (zh) * | 2020-08-24 | 2022-02-25 | 格科微电子（上海）有限公司 | 存储器的数据读取的方法及读取电路 |
| CN111933194B (zh) * | 2020-09-01 | 2022-11-01 | 安徽大学 | 灵敏放大器、存储器和灵敏放大器的控制方法 |
| US11929111B2 (en) | 2020-09-01 | 2024-03-12 | Anhui University | Sense amplifier, memory and method for controlling sense amplifier |
| US11862285B2 (en) | 2020-09-01 | 2024-01-02 | Anhui University | Sense amplifier, memory and control method of sense amplifier |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101635170A (zh) * | 2009-08-24 | 2010-01-27 | 中国科学院微电子研究所 | 电流灵敏放大器 |
| CN101656101A (zh) * | 2008-08-21 | 2010-02-24 | 恩益禧电子股份有限公司 | 半导体存储装置 |
| CN102592650A (zh) * | 2012-02-17 | 2012-07-18 | 安徽大学 | 一种高速低功耗自关断位线灵敏放大器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8526256B2 (en) * | 2011-09-16 | 2013-09-03 | International Business Machines Corporation | Single-ended sense amplifier with read-assist |
| US9053761B2 (en) * | 2012-11-07 | 2015-06-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Circuit and method for improving sense amplifier reaction time in memory read operations |
-
2016
- 2016-08-18 CN CN201610693142.XA patent/CN106328182B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101656101A (zh) * | 2008-08-21 | 2010-02-24 | 恩益禧电子股份有限公司 | 半导体存储装置 |
| CN101635170A (zh) * | 2009-08-24 | 2010-01-27 | 中国科学院微电子研究所 | 电流灵敏放大器 |
| CN102592650A (zh) * | 2012-02-17 | 2012-07-18 | 安徽大学 | 一种高速低功耗自关断位线灵敏放大器 |
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| Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106328182A (zh) | 2017-01-11 |
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|---|---|---|---|
| PB01 | Publication | ||
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| C10 | Entry into substantive examination | ||
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| GR01 | Patent grant | ||
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| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |