KR20040055864A - 개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치 - Google Patents

개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치 Download PDF

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Abstract

개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치가 개시된다. 비트라인 페어에 각기 연결된 비트라인 센스앰프를 구비한 반도체 메모리 장치는, 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 비트라인 센스앰프의 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와; 데이터 비억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 응답하여 상기 제1,2 프리차아지 노드들을 상기 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함에 의해, 프리센싱에 의한 오동작이 방지되어 고속에서도 안정한 비트라인 데이터 센싱동작이 보장된다.

Description

개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치{Semiconductor memory device having improved bit line sensing operation}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다이나믹 랜덤 억세스 메모리 등과 같은 휘발성 반도체 메모리 장치에서 비트라인 센싱동작의 개선에 관한 것이다.
통상적으로, 디램등과 같은 반도체 메모리 장치에서 저전력 고속동작의 추세에 따라, 리드 동작 및 라이트 동작을 포함하는 데이터 억세스 동작 시에 사용되는 동작전원전압은 점차로 낮아지고 있다. 그러므로, 데이터 센싱 마진이 더욱 크리티컬해져서 비트라인 데이터의 센싱은 노이즈와 같은 주변 영향에 민감하게 된다.
도 1은 통상적인 반도체 메모리 장치에서의 비트라인 센스앰프 구동 예를 나타낸 연결구성도이다. 도면을 참조하면, 비트라인 페어(B/L,B/LB)사이에 풀업용 피형 센스앰프(4)와 풀다운용 엔형 센스앰프(5)가 각기 연결된 복수의 비트라인 센스앰프들(1,2,..,n)이 프리차아지부(10)를 공유한 구성이 보여진다. 결국, 상기 비트라인 센스앰프(1)의 제1,2 구동노드들(LA,LAB)은 상기 프리차아지부(10)의 제1,2 프리차아지 노드들(PR,PRB)에 대응적으로 연결되어, 데이터 비억세스(non-access)모우드 동안에는 노드(no1)에 인가되는 전원전압(VBL)으로 동일하게 프리차아지된다. 물론, 이 경우에 비트라인 페어(B/L,B/LB)도 도시되지 아니한 비트라인 프리차아지 회로에 의해 통상적으로 하프 전원전압으로 프리차아지된 상태이다.
도 1에서 보여지는 상기 비트라인 센스앰프들(1,2,..,n)을 포함하는 회로는 설명의 편의를 위해 간략화된 회로이다. 실질적으로는, 상기 피형 센스앰프(4)와 엔형 센스앰프(5)사이에 입출력 게이트부가 배치되고, 워드라인(WL)과 비트라인 페어(BL,BLB)의 교차점 마다에는 하나의 억세스 트랜지스터와 스토리지 캐패시터로 이루어진 단위 메모리 셀들이 매트릭스 형태의 메모리 셀 어레이를 구성하고 있다. 또한, 상기 피형 센스앰프(4)와 그에 인접한 메모리 셀사이와, 상기 엔형 센스앰프(5)와 그에 인접한 메모리 셀 사이에는, 각기 블록 선택신호에 의해 구동되어 상기 비트라인 페어(B/L,B/LB)와 상기 입출력 게이트 라인페어(통상적으로, I/O,I/OB라 칭해짐)를 전기적으로 서로 격리시키기 위한 아이솔레이션부가 또한 설명의 편의상 생략되었다.
상기한 프리차아지 상태에서 동작 모우드가 바뀌어 데이터 억세스 동작이 시작되면, 피형 센스앰프 구동신호(LAPG2)가 로직레벨 로우(LOW)로서 인가되고, 엔형 센스앰프 구동신호(LANG)가 로직레벨 하이(HIGH)로서 인가된다. 이에 따라, 파워공급 라인부로부터 인가되는 어레이 전원전압(Vcca)이 피형 모오스 트랜지스터(PM1)의 소오스-드레인 채널을 통해 상기 피형 센스앰프(4)의 제1 구동노드(LA)에 제공된다. 도면에서, 데이터 억세스 시에 비트라인 센스앰프들의 제1구동노드(LA)에는 2종류의 전원전압들(VDD,Vcca)중 하나가 퍼포먼스의 향상을 위해 선택적으로 인가됨을 알 수 있다. 반도체 메모리 장치를 탑재한 시스템이 파워 온된 경우에 동작초기에는 제1 피형 센스앰프 구동신호(LAPG1)가 로직레벨 로우(LOW)로서 인가되고, 제2 피형 센스앰프 구동신호(LAPG2)가 하이로서 인가된다. 반도체 메모리 장치의 동작이 안정화되면 비로서 제1 피형 센스앰프 구동신호(LAPG1)는 하이로, 제2 피형 센스앰프 구동신호(LAPG2)가 로우로 된다. 상기 전원전압(VDD)은 외부에서 인가되는 전원전압이고, 상기 셀 어레이 전원전압(Vcca)은 칩 내부의 어레이 전원전압 발생기에서 안정적으로 생성된 내부전원전압이다.
엔형 센스앰프 구동신호(LANG)가 로직레벨 하이(HIGH)로 됨에 따라, 엔형 모오스 트랜지스터들(ND1,ND2,..,NDn)로 이루어진 엔형 드라이버(40)가 턴온되어 상기 엔형 센스앰프(5)의 제2 구동노드(LAB)는 접지전압(Vssa)의 레벨로 된다.
데이터 억세스 동작이 리드 동작인 경우에, 로우 어드레스 스트로브(RASB)가 인에이블되고, 도시되지 아니한 어드레스 디코더에 의하여 선택된 워드 라인(WLi)이 액티브되었을 것이므로, 선택된 메모리 셀들의 전하가 각기 대응되는 비트라인 페어에 전달되어 차아지 셰어링 동작을 유발하게 된다. 여기서, 비트라인 페어간에 전위차가 발생되면 피형 센스앰프(4)내의 모오스 트랜지스터들(P1,P2)중에서 어느 하나가 강하게 턴온되고, 이에 따라 비트라인 페어(B/L,B/LB)중의 하나의 비트라인 전위는 상기 어레이 전원전압(Vcca)의 레벨로 상승한다. 여태까지는 상기 피형 센스앰프(4)의 풀업동작이 설명되었다.
지금부터는 엔형 센스앰프(5)의 풀다운 동작이 설명된다. 상기한 경우의 리드동작에서, 엔형 센스앰프(5)내의 모오스 트랜지스터들(N1,N2)중에서 상기 어레이 전원전압(Vcca)의 레벨로 상승하는 비트라인에 게이트가 연결된 트랜지스터는 나머지 다른 엔형 모오스 트랜지스터에 비해 강하게 턴온된다. 이에 따라, 상기 비트라인 페어(B/L,B/LB)중에서 어레이 전원전압(Vcca)의 레벨로 상승하는 비트라인이 아닌 나머지 다른 비트라인의 전위는 접지전압(Vssa)의 레벨로 하강한다.
상기한 바와 같이, 피형 및 엔형 센스앰프들(4,5)의 풀업 및 풀다운 동작에 의해 비트라인 데이터의 센싱이 완료된다. 상기 비트라인 센스앰프들의 제1,2 구동노드들(LA,LAB)에 각기 인가되는 셀 어레이 전원전압(Vcca) 및 접지전원전압(Vssa)은, 리드 동작이나 라이트 동작시에 메모리 셀 어레이 내의 메모리 셀들이 각기 동작하는데 필요한 전원으로서 사용됨을 알 수 있다.
상기한 바와 같이, 복수의 비트라인 센스앰프들이 하나의 프리차아지부(10)를 공유하고, 제1 피형 센스앰프 구동신호(LAPG1)에 응답하여 제1전원전압(VDD)을 공급하는 피형 드라이버(20)가 센스앰프마다 분배(distributed)되고, 제2 피형 센스앰프 구동신호(LAPG2)에 응답하여 제2전원전압(Vcca)을 공급하는 피형 드라이버(PM1)가 센스앰프들에 공유된 도 1의 비트라인 센싱구조는, 인접 비트라인들의 영향에 기인하여 비트라인 데이터 센싱동작의 속도가 감쇄(degradation)되는 단점이 있었다. 그러한 센싱속도의 감쇄의 주된 이유는 피형 드라이버(PM1)의 공유구조에 의해 인접 비트라인끼리 서로 노이즈 영향을 주기 때문이다.
따라서, 피형 드라이버를 공유하는 회로 구조에서 탈피하여, 센싱 속도를 개선하기 위한 하나의 종래기술이 도 2와 같이 알려져 있다.
도 2는 통상적인 반도체 메모리 장치에서의 비트라인 센스앰프 구동의 또 다른 예를 나타낸 연결구성도이다.
도면을 참조하면, 도 1에 비해 프리차아지부(10)가 생략되고, 셀 어레이 전원전압(Vcca)을 비트라인 센스앰프 마다 독립적으로 공급하는 제2 피형 드라이버(20)가 새롭게 설치된 것이 보여진다. 결국, 제2 피형 드라이버(20)내의 피형 모오스 트랜지스터들(PD12,PD22,PDn2)은 각각의 비트라인 페어(B/L,B/LB)마다 배치되므로, 각 센스앰프끼리의 노이즈 영향은 없게 된다.
도 2와 같은 회로를 사용한 독립적 파워구동방법은 도 1의 회로에 비해 비트라인 데이터 센싱속도는 빠르지만, 도 1과 같이 제1,2 구동노드들(LA,LAB)을 프리차아지 하는 프리차아지부(10)를 채용하지 않기 때문에 데이터 비억세스 모우드에서 상기 제1,2 구동노드들(LA,LAB)의 전압레벨이 플로팅상태로 되어버리는 문제점을 갖는다.
도 3a 및 도 3b는 상기 도 2의 비트라인 센스앰프 구동에 관련된 문제점들을 각기 설명하기 위해 제시된 도면들이다.
먼저, 도 3a를 참조하면, 제2 구동노드(LAB)가 데이터 비억세스 모우드에서 플로팅(floating)상태로 된 경우에 엔형 드라이버(40)내의 엔형 모오스 트랜지스터(ND1)의 게이트를 통해 노이즈가 순간적으로 인가되면, 엔형 모오스 트랜지스터(ND1)가 턴온될 수 있다. 이와 같이, 엔형 센스앰프 구동신호(LANG)를 게이트 수신하는 엔형 모오스 트랜지스터(ND1)에 원하지 않는 노이즈가 인가될 경우 트랜지스터(ND1)의 턴온 동작에 의해 제2 구동노드(LAB)의 전위가 하강하여, 비트라인 데이터 센싱 시에 오동작이 유발된다. 즉, 상기한 경우에는 차아지 셰어링 동작이전에 프리 센싱 동작이 수행되어버리는 문제점이 있는 것이다.
또한, 도 3b는 제조공정상의 결함에 기인하여 상기 제2 구동노드(LAB)와 접지전압(Vssa)라인간에 쇼트(short)가 발생한 경우를 예로서 보여준다. 이 경우에도 도 3a의 경우와 마찬가지로 프리 센싱에 의한 센싱 오동작이 유발될 수 있다. 도면에서와 같이 상기 제2 구동노드(LAB)와 접지전압(Vssa)라인간의 전류 소오스(In0)를 통하여 전류 노이즈를 모델링하는 경우에, 센싱 동작에 미치는 악영향이 모니터링될 수 있음은 물론이다.
상기한 바와 같이, 도 2와 같은 회로를 사용한 독립적 파워구동방법은 데이터 비억세스 모우드에서 상기 제1,2 구동노드들의 전압레벨이 플로팅상태로 되어버리는 문제점을 갖기 때문에 비트라인 데이터의 센싱이 안정적으로 수행되지 못한다. 따라서, 센싱 속도를 저하시킴이 없이도 비트라인 데이터의 센싱을 안정적으로 수행할 수 있는 개선된 기술이 필요하다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 센스앰프의 제1,2 구동노드를 플로팅 시킴이 없이 비트라인 데이터를 보다 고속으로 센싱할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 비트라인 센스앰프의 구동을 독립적 파워구동방식으로 하는 경우에도 데이터 비억세스 모우드에서 센스앰프의 구동노드들이 플로팅상태로 되어있지 않도록 할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 센싱 속도를 저하시킴이 없이도 비트라인 데이터의 센싱을 안정적으로 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 센싱 시 인접한 메모리 셀의 데이터에 영향을 받지 않음은 물론 안정된 데이터 센싱을 위해 구동노드들의 프리차아지를 위한 프리차아지부를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 저 전압 고속 반도체 메모리에 적합한 비트라인 데이터 센싱 구조 및 그에 따른 방법을 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 비트라인 페어에 각기 연결된 비트라인 센스앰프를 구비한 반도체 메모리 장치는, 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 비트라인 센스앰프의 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와; 데이터 비억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 응답하여 상기 제1,2 프리차아지 노드들을 상기 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비한다.
본 발명의 다른 양상에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와; 상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와; 데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와; 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와; 데이터 비억세스 모우드 동안에 인가되는 상기 피형 및 엔형 센스앰프 구동신호들에 응답하여 상기 제1,2 프리차아지 노드들을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와; 상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와; 데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와; 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위하여 상기 피형 및 엔형 비트라인 센스앰프마다 대응하여 연결된 프리차아지부를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와; 상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와; 데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와; 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와; 데이터 비억세스 모우드 동안에 인가되는 상기 피형 센스앰프 구동신호에 응답하여 상기 제1,2 프리차아지 노드들을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함을 특징으로 한다.
상기한 반도체 메모리 장치에 따르면, 비트라인 센스앰프의 구동을 위해 구동전압이 인가되는 구동노드들이 데이터 비 억세스 시에 플로팅 상태로 되지 않기 때문에, 프리센싱에 의한 오동작이 방지되어 고속에서도 안정한 비트라인 데이터 센싱동작이 보장된다.
도 1은 통상적인 반도체 메모리 장치에서의 비트라인 센스앰프 구동 예를 나타낸 연결구성도
도 2는 통상적인 반도체 메모리 장치에서의 비트라인 센스앰프 구동의 또 다른 예를 나타낸 연결구성도
도 3a 및 도 3b는 도 2의 비트라인 센스앰프 구동에 관련된 문제점들을 각기 설명하기 위해 제시된 도면들
도 4는 본 발명의 제1실시예에 따른 비트라인 센스앰프 구동관련 회로도
도 5는 도 4의 회로구현에 따라 비트라인 페어에 나타나는 데이터 파형들을 도 2의 경우와 비교하여 보인 시뮬레이션 그래프도
도 6 및 도 7은 각기 본 발명의 제2,3 실시예에 따른 비트라인 센스앰프 구동관련 회로도들
이하에서는 본 발명에 따라 개선된 비트라인 센싱동작을 갖는 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 4는 본 발명의 제1실시예에 따른 비트라인 센스앰프 구동관련 회로도이다. 도면을 참조하면, 비트라인 센스앰프들(1,2,..,n)의 제1,2 구동노드들(LA,LAB)이 프리차아지 전압을 생성하는 프리차아지부(10)의 제1,2 프리차아지 노드들(PR,PRB)에 각기 공통연결된 것이 보여진다. 여기서, 상기 비트라인 센스앰프들(1,2,..,n)중 비트라인 센스앰프(2)의 노드들(ND1,ND1B)은 피형 및 엔형 모오스 트랜지스터들(PQ1,NQ1)로 이루어진 스위칭부(50)를 통해 상기 제1,2 프리차아지 노드들(PR,PRB)에 각기 대응연결되고, 비트라인 센스앰프(n)의 노드들(ND2,ND2B)은 피형 및 엔형 모오스 트랜지스터들(PQ2,NQ2)로 이루어진 스위칭부(51)를 통해 상기 제1,2 프리차아지 노드들(PR,PRB)에 각기 대응연결된다.
상기 비트라인 센스앰프들(1,2,..,n)의 비트라인 페어(B/L,B/LB)들과 도시되지 아니한 워드라인들이 교차하는 지점들에는 메모리 셀들이 각기 연결되어 매트릭스 형태의 메모리 셀 어레이가 형성된다. 따라서, 피형 및 엔형 비트라인 센스앰프(4,5)로 각기 이루어진 비트라인 센스앰프들은 상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결됨을 알 수 있다.
피형 및 엔형 센스앰프 구동부(30,40)는 데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들(LAPG,LANG)에 각기 응답하여 어레이 전원전압(Vcca) 및 접지전압(Vssa)을 상기 피형 및 엔형 비트라인 센스앰프(4,5)의 제1,2 구동노드들(LA,LAB)로 각각 인가한다.
상기 프리차아지부(10)는 데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호(LAEQ)에 응답하여 상기 제1,2 구동노드들(LA,LAB)을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들(PR,PRB)을 통해 프리차아지 전압을 생성한다. 여기서, 상기 프리차아지부(10)는 비트라인 페어를 프리차아지하는 비트라인 프리차아지부와는 구별된다. 즉, 엔형 모오스 트랜지스터들(NM1,NM2,NM3)로 이루어진 상기 프리차아지부(10)는 상기 제1,2 구동노드들(LA,LAB)을 서로 동일한 전압레벨로 프리차아지하는 기능을 오직 할 뿐이다. 상기 프리차아지부(10)의 노드(no1)에는 프리차아지 전원전압(VBL)이 하프(half) 전원전압의 레벨로서 통상적으로 공급된다.
도 4에서 보여지는 회로는 설명의 편의를 위해 간략화된 회로이며, 도 1의 설명에서와 유사하게, 입출력 게이트부 및 아이솔레이션부가 생략되어 있다. 도면에서 도시된 프리차아지부(10)는 하나의 서브블록마다 배치된 것을 보여준다. 예를 들어, 512메가 비트 DRAM의 경우에 각기 128 메가비트로 이루어진 4개의 뱅크가 배치되고, 1개의 뱅크는 총 768개의 서브 블록들로 구성되고, 1개의 서브 블록은 512 x 352 메모리 셀로 구성될 수 있다. 따라서, 하나의 프리차아지부(10)는 512 x 352 메모리 셀들에 대한 비트라인 데이터 센싱에 관여한다.
상기한 구성에 따라, 상기 스위칭부들(50,51)은 데이터 비억세스 모우드 동안에 인가되는 상기 피형 및 엔형 센스앰프 구동신호들(LAPG,LANG)에 응답하여 상기 제1,2 프리차아지 노드들(PR,PRB)을 상기 피형 및 엔형 비트라인 센스앰프(4,5)의 제1,2 구동노드들(LA,LAB)에 각기 동작적(operatly)으로 연결하는 역할을 한다. 이에 따라, 상기 피형 및 엔형 비트라인 센스앰프(4,5)의 제1,2 구동노드들(LA,LAB)은 플로팅 상태로 되지 않는다.
구체적으로, 비트라인 프리아차아지 동작구간에서 상기 피형 및 엔형 센스앰프 구동신호들(LAPG,LANG)은 각기 하이와 로우레벨로 제공되고, 이퀄라이징 제어신호(LAEQ)는 하이레벨로서 제공된다. 이에 따라, 상기 제1,2 프리차아지 노드들(PR,PRB)에는 하프전원전압(VBL)의 전압레벨, 예컨대 1.75볼트가 나타난다.또한, 상기 스위칭부들(50,51)내의 피형 및 엔형 모오스 트랜지스터들(PQ1,PQ2,NQ1,NQ2)이 턴온되어, 비트라인 센스앰프들(2,n)의 제1,2 구동노드들(LA,LAB)은 상기 제1,2 프리차아지 노드들(PR,PRB)에 각기 동작적으로 연결된다. 그러므로, 상기 비트라인 센스앰프들(2,n)의 제1,2 구동노드들(LA,LAB)은 데이터 비 억세스 모우드 즉, 프리차아지 모우드동안에 는 플로팅 상태로 됨이 없이 하프 전원전압의 레벨 근방으로 프리차아지된다.
상기한 상태에서 데이터 억세스 모우드 예컨대 리드동작이 시작되면, 상기 피형 및 엔형 센스앰프 구동신호들(LAPG,LANG)은 각기 로우와 하이레벨로 제공되고, 이퀄라이징 제어신호(LAEQ)는 로우레벨로서 제공되므로, 상기 비트라인 센스앰프들(2,n)의 제1,2 구동노드들(LA,LAB)과 상기 제1,2 프리차아지 노드들(PR,PRB)의 동작적 연결은 해제된다.
그러므로, 도 4의 회로는 도 2와 같은 독립적 파워구동방식을 취하면서도 프리차아지 동작구간에서만 연결되는 프리차아지부를 가짐을 알 수 있다.
도 5는 도 4의 회로구현에 따라 비트라인 페어에 나타나는 데이터 파형들을 도 2의 경우와 비교하여 보인 시뮬레이션 그래프도이다. 가로축은 나노초 단위의 시간을 세로축은 볼트 단위의 전압을 각기 가리킨다. 그래프 참조부호 5c와 도 5d는 도 2의 경우를 나타내고 5a와 5b는 도 4의 회로동작에 따른 비트라인 데이터 센싱을 보여준다. 도 2에서와 같이 프리차아지부가 구비되어 있지 않은 경우에는 구동노드들이 플로팅되어 있으므로 프리센싱 구간이 존재하고 그에 따라 비트라인 페어간에 나타나는 데이터가 차아지 셰어링구간에서 크로싱현상이 발생되는 것을 알수 있다. 상기 크로싱 현상 즉 데이터 인버젼은 노이즈 전류에 영향을 받아 프리 센싱이 반대로 수행되어졌기 때문이다. 이에 비해, 도 4에 따라 나타나는 5a와 5b의 그래프를 참조하면 전류 노이즈가 1㎂ 정도인 경우에도 데이터 센싱동작이 안정하게 수행되는 것이 명백하게 보여진다.
따라서, 독립적 파워 분배방식을 사용하기 때문에 빠르면서도 안정적인 비트라인 센싱 동작이 구현됨을 알 수 있다.
도 6 및 도 7은 각기 본 발명의 제2,3 실시예에 따른 비트라인 센스앰프 구동관련 회로도들이다.
먼저, 도 6을 참조하면, 도 4와 같은 스위칭부들(50,51)의 채용없이 프리차아지부(10)를 비트라인 센스앰프마다 하나씩 대응적으로 연결한 구성이 보여진다. 즉, 센스앰프와 프리차아지부를 함께 구성한 복수의 블록들(100,101,100n)에 의해 상기 스위칭부들은 제거된다. 상기한 도 6의 회로도 데이터 비 억세스 모우드에서 제1,2 구동노드들(LA,LAB)이 플로팅 상태로 됨이 없이 하프 전원전압(VBL)의 레벨을 유지하게 됨은 물론이다.
제3 실시예를 보인 도 7을 참조하면, 도 4와 같은 스위칭부들(50,51)의 구조가 변경되어, 엔형 모오스 트랜지스터들(NQ1-NQ4)로만 이루어진 스위칭부들(50a,51a)이 보여진다. 상기 엔형 모오스 트랜지스터들(NQ1-NQ4)의 게이트는 피형 센스앰프 구동신호(LAPG)만을 수신한다. 도 7의 회로는 상기 피형 센스앰프 구동신호(LAPG)에 응답하여 동작하는 스위칭부들(50a,51a)의 동작만이 다를 뿐, 데이터 비 억세스 및 억세스 동작은 도 4의 회로와 실질적으로 동일하다. 이와같이, 비트라인 센스앰프의 구동을 독립적 파워구동방식으로 하면서도 데이터 비억세스 모우드에서 센스앰프의 구동노드들이 플로팅상태로 되어있지 않도록 함에 의해, 도 5에서와 같이 프리센싱에 의한 오동작이 방지되어 고속에서도 안정한 비트라인 데이터 센싱동작이 보장된다.
상기한 설명에서는 본 발명의 실시 예들를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 피형 및 엔형 드라이버의 배치나 스위칭부의 결선관계를 다양하게 변경할 수 있음은 물론이다.
상기한 바와 같은 본 발명의 반도체 메모리 장치에 따르면, 비트라인 센스앰프의 구동을 위해 구동전압이 인가되는 구동노드들이 데이터 비 억세스 시에 플로팅 상태로 되지 않기 때문에, 프리센싱에 의한 오동작이 방지되어 고속에서도 안정한 비트라인 데이터 센싱동작이 보장되는 효과가 있다. 따라서, 반도체 메모리 장치의 데이터 센싱에 대한 신뢰성이 개선되어 퍼포먼스가 향상되는 장점이 있다.

Claims (13)

  1. 비트라인 페어에 각기 연결된 비트라인 센스앰프를 구비한 반도체 메모리 장치에 있어서:
    데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 비트라인 센스앰프의 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와;
    데이터 비억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 응답하여 상기 제1,2 프리차아지 노드들을 상기 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트라인 센스앰프는 엔형 및 피형 센스앰프로 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 비트라인 센스앰프의 제1,2 구동노드들에는 셀 어레이 전원전압과 접지전압이 각기 인가됨을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 프리차아지 전압은 하프 전원전압의 레벨임을 특징으로 하는 반도체 메모리 장치.
  5. 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와;
    상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와;
    데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와;
    데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와;
    데이터 비억세스 모우드 동안에 인가되는 상기 피형 및 엔형 센스앰프 구동신호들에 응답하여 상기 제1,2 프리차아지 노드들을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 스위칭부는 피형 및 엔형 모오스 트랜지스터들로 구성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 프리차아지 전압은 하프 전원전압의 레벨임을 특징으로 하는 반도체 메모리 장치.
  8. 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와;
    상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와;
    데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와;
    데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위하여 상기 피형 및 엔형 비트라인 센스앰프마다 대응하여 연결된 프리차아지부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 프리차아지 전압은 하프 전원전압의 레벨임을 특징으로 하는 반도체 메모리 장치.
  10. 워드라인들과 비트라인들의 교차점마다 각기 연결된 메모리 셀들을 매트릭스 형태로서 가지는 메모리 셀 어레이와;
    상기 메모리 셀들이 연결된 비트라인 페어사이 마다 연결된 피형 및 엔형 비트라인 센스앰프와;
    데이터 억세스 모우드 동안에 인가되는 피형 및 엔형 센스앰프 구동신호들에 각기 응답하여 어레이 전원전압 및 접지전압을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들로 각각 인가하는 피형 및 엔형 센스앰프 구동부와;
    데이터 비억세스 모우드 동안에 인가되는 이퀄라이징 제어신호에 응답하여 상기 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 제1,2 프리차아지 노드들을 통해 프리차아지 전압을 생성하는 프리차아지부와;
    데이터 비억세스 모우드 동안에 인가되는 상기 피형 센스앰프 구동신호에 응답하여 상기 제1,2 프리차아지 노드들을 상기 피형 및 엔형 비트라인 센스앰프의 제1,2 구동노드들에 각기 동작적으로 연결하는 스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 스위칭부는 엔형 모오스 트랜지스터들로 구성됨을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 프리차아지 전압은 하프 전원전압의 레벨임을 특징으로 하는 반도체 메모리 장치.
  13. 비트라인 페어에 각기 연결된 비트라인 센스앰프를 구비한 반도체 메모리 장치에서 상기 비트라인 센스앰프의 파워구동 방법에 있어서:
    데이터 비억세스 모우드 동안에는 상기 비트라인 센스앰프의 제1,2 구동노드들을 서로 동일한 전압레벨로 프리차아지하기 위해 상기 제1,2 구동노드들에 프리차아지 전압을 인가하는 단계와;
    데이터 억세스 모우드로의 동작 천이시 상기 비트라인 센스앰프의 제1,2 구동노드들에 인가되던 프리차아지 전압을 차단하고 셀 어레이 전원전압과 접지전압을 상기 제1,2 구동노드들에 각기 인가하는 단계를 가짐을 특징으로 하는 방법.
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