JPS60236184A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体メモリに関し、特にマルチボート構成
の半導体メモリ（関する。

（従来技術） 中央制御処理装置（以下、ＣＰＵという。）の作り出す
データをメモリに貯え、陰極線管（以下、ＣＲＴという
。）Ｋ表示する型のビデオシステムは、パソコン、ＯＡ
機器の魚皮ＭＶＣより応用範囲の幅が拡がると共ＶＣ１
内容も複雑化してきている。

以下図面？用いて説明する。

この種のシステムは第１図のように表わされ、メモリ３
ＶｉＣＰＵ１とＣＲＴ４の間に置かれるが、ＣＰＵＩの
命令をメモリインタフェースに変換するコントローラ２
が介在する。第１図に示すように、メモリの対ＣＰＵ動
占、対ＣＩＬ’ｒ動作をのとすると、これらは同時に行
なうことはできず、現状時分割しなければならない。そ
の方法は第２図に示すように大きく分けられる。１本の
水平走査ＩＨに対し、■はブランキング期間だけＣＰＵ
がメモリをアクセスできる、すなわち画面データを操作
できるという一般的なやりかたであり、ＣＰＵ動作効率
は低く抑えられる。■はおる型のＣＩ’［１Ｈ性を生か
し表示期間においてものと■全交互に行なえるようにし
た方式であるが、これによってもＣＰＵ動作効率は半分
ゲルし越える程度で依然低いといわざるを得ない。

この問題全打開するため■と■を並行して行なえるよう
にすでに公知のデュアルポート構成がメモリに導入され
ている（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ。

１９８３年８月、１８号９頁１６１〜１７１゜）。その
基本構成は第３図のように表わされ、ＲＡＭボート１４
とシリアルボート１５の間にデータ転送ゲート１２が位
電する。データ転送りロックＤ　Ｔ　ｉ　ＲＡＭボート
１４の基本クロックに指定条件のタイミングで同期をと
り活性化すると、データ転送ゲート１２が開いてＲＡＭ
ボート１４で選択されたワード線上のメモリセル１１と
それに対応するビット幅のシフトレジスタ１３の間でデ
ータ転送動作が一斉に行なわれる。このデータ転送サイ
クル以外の期間はデータ転送ゲート１２は閉じてＲＡＭ
ボート１４とシリアルボート１５は切り離された状態に
あり、口・ＡＭボート１４でＦｉＣＰ　［＋の命令？受
けたランダムアクセス動作全納えず行なうことができる
一方、シリアルボート１５ではシリアルコントロールク
ロック■の活性化によりシフトレジスタ１３の一方の端
からデータをシリアルに絖出すと同時に、他方の端から
新しいデータ入力ＳＩＮ全シリアルに書込んでいくこと
ができる。

このように、単純なシフトレジスタの動作トなるので、
ランダムアクセス動作に比べ著しく高速にでき、ＣＲ，
Ｔ表示に必要碌データレートに一致したシリアルデータ
出力５ＯＵＴ２得ることも可能である０ＣＰＵ動作効率
はデータ転送サイクル會除くすべての期間でメモリアク
セス可能ということでほぼ１００％に近くなり従来と比
較して飛則的な改善が行なえる。なお、第３図で１０は
メモリチップである０また、ＩＬＡＭボー１−１４．　
シリアルボート１５は実際には図の左側にも在存し得る
が便宜上図示のように表わしである。

第４図（ａ）および（ｈ）は、第３図の一部詳細を示す
模式的回路図および対応するＩｌ１表示表示−ン図５− である。シリアルコントロールクロックＳＣの活性化を
受けて、シフトレジスタ１３の内容がＯから１１まで順
にシリアル出力され、Ｉ　Ｈ分の表示が行なわれるーこ
れを全Ｉ］について繰り返して１画面の表示となる。新
しいデータをシリアルボーになっていくので、シリアル
データ入力よりシリアルコントロールクロック■に同期
してデータを埋め全部入った時点で、シフトレジスタ１
３からメモリセル１１の相当する一行にデータ転送動作
を行なえばよい。

実際のビデオシステムでは種々の画面操作が行なわれ、
従来の標準仕様ダイナミックＲＡＭ１用としている。す
なわち、周辺コントローラがその役割を担っている。画
面操作には、第５図（ａ）〜（ｆ）圧示すような（ａ）
から（ｆ）の種類がある。

上記のデュアルポート構成リの（ａ）から（ｆ）への対
６− 応は次のようになる。（ａｌは例の操作もない元の画面
を示し、各１４のデータを順にシフトレジスタに転送し
シリアルに胱出すだけである。（１１）け縦スクロール
全示し、画面を下から上にあるいけ上から下に一様にす
ら１−てい〈操作であり、空いたラインにＲ，ＡＭボー
トからの寝込みあるいれシリアルボートからのデータ転
送によりデータを埋める以外社、スタート行金変え几シ
リアル胱出しで済む。

（Ｃ）Ｕ横スクロール會示し、画面全治から左にあるい
は左から右に巻物風に一様にずらしていく操作である。

画面毎に各行のシリアル読出しスタート番地をずらして
いく形になり、シリアルボートで笑現するためには、ず
らす分シリアルコントロールクロック■のダミーサイク
ルを入ねる必要があり煩雑である０１′Ｌ、Ａ、Ｍボー
トでやろうとすると画面の全ビットについて書き直すこ
とになる。（ｄ）の画面を拡大あるいけ縮小するズーミ
ングおよび（ｅ）の画面クリアは、全ビット書換えが必
要であり、シリアルデータ入力からシフトレジスタにチ
ー１１人れてデータ転送両件により行単位に書き込むと
ＲＡＭボートでビット単位１１＜のに比べ時間が節約で
きる。（ｆ）はマルチスクリーンを示し、メモリに数面
面分のデータが含まれ、複数の画面の部分を合わせる形
で１画面全構成する操作である□第５図（ｆ）の例では
画面１のＡと画面２のＤ（ｚそれぞれ引き出して足し合
わせている。

上記プーアルボートメモリでこの操作を行なうのは実質
的に不可能である。表示期間の途中でライン金入れ換え
ることおよびシリアル読出しのスタート番地が任意に指
定できることが前提になる九めで、従来のデュアルポー
トメモリでは前者は回路動作速度の改善で原理的には可
卵になるものの後者はシフトレジスタの特性上スタート
番地はシフトループの刻みでしか行なえず不可能となる
。

このように従来の第３図の方式のデュアルポートメモリ
は、全画面書換え操作は行ないやすいが、横スクロール
とかマルチスクリーンという画面内操作には対応が困難
か不可能になってしまうという欠点がある。

（発明の目的） 本発明の目的は、上記欠点を除去し、高いＣＰＵ動作効
率金実現すると共に全画面書換え操作および画面内操作
のすべてのモードに対応できるマルチボート構成の半導
体メモＩＪ　ｉ提供することにある。

（発明の構成） 本発明の半導体メモリハ、ｍ行ｎ列に配列されたメモリ
セルと、該メモリセルの中から選択し廁。

込みおよび読出しなどを行なうランダムアクセス回路と
、１行ｎ個の前記メモリセルのデータ全針えるシフトレ
ジスタと、第１のデータ転送りロックによ９１行の前記
メモリセルのデータを前記シフトレジスタに移したり逆
に前記シフトレジスタの内容を前記メモリセルの１行に
移す第１のデータ転送ゲートと、前記シフトレジスタに
対し第１のシリアルコントロールクロックにより一方の
端からデータ入力他方の端からデータ出力をシリアルに
行なうデータ大用力回路と、１行ｎ１６１の前記メモリ
セルのデータを貯える固定レジスタと、第２のデータ転
送りロックにより１行の前記メモリ９− セルのデータを前記固定レジスタに移したり逆に前記固
定レジスタの内容全前記メモリセルの１行に移す第２の
データ転送ゲートと、前記固定レジスタの内容金シリア
ルデコーダの出力ゲートヲ介しデータバスに移す形でシ
リアルに読出すデータ出力回路と、前記シフトレジスタ
による行単位の端から端への高速なシリアルデータ書込
みおよび読出し前記ランダムアクセス回路の書込みおよ
び読出しなどの動作および前記シリアルデコーダにより
開始番地全外部から任意指定できる前記固定レジスタの
シリアルデータ読出しが前記第１のデータ転送りロック
全活性化するサイクルでの前記シフトレジスタと前記ラ
ンダムアクセス回路の間および前記第２のデータ転送り
ロック全活性化するサイクルでの前記固定レジスタと前
記ランダムアクセス回路の間全除いて皮がいに独立に非
同期に動作できるようにする制御手段と會含むことがら
構成される。

（実施例） 以下、本発明の実施例について図面全参照して１０− 説明する。

第６図は、本発明の一実施例の要部を示すブロック図、
第７図はその１部詳細模式的回路図である。

本実施例け、ｍ行ｎ列に配列されたメモリセル３１と、
このメモリセル３１の中から選択し書込みおよび読出し
など全行なうランダムアクセス回路としてのＦＬＡＭＲ
ＡＭボート３８行ｎ個の前記メモリセル３１のデータ全
針えるシフトレジスタ３４と、第１のデータ転送りロッ
クｌ”）ＴＩにより１行の前記メモリセル３１のデータ
をシフトレジスタ３４に移１７たり逆にシフトレジスタ
３４の内容をメモリセル３１の１行に移す第１のデータ
転送ゲー）Ａ３２と、シフトレジスタ３４に対し第１の
シリアルコントロールクロックＷで］により一方の端か
らデータ入力他方の端からデータ出力をシリアル罠行な
うデータ入出力１ｉｉ１路としての第１のシリアルボー
トＡ３９と、１行ｎ個のメモリセル３１のデータ全針え
る固定レジスタ３５と、第２のデータ転送りロックＤＴ
２によ０１行のメモリセル３１のデータを固定レジスタ
３５に移り。

たり逆に固定レジスタ３５の内容をメモリセル３１の１
行に移す第２のデータ転送ゲー）Ｂ３３と、固定レジス
タ３５の内容全シリアルデコーダ３８の出力ゲート３６
を介しシリアルデータバス３７に移す形でシリアルに読
出すデータ出力回路としての第２のシリアルボートＢ４
０と、シフトレジスタ３４による行単位の端から端への
高速なシリアルデータ書込みおよび読出しＲＡＭボート
３８の書込みおよび読出しなどの動作およびシリアルデ
コーダ３８により開始番地を外部から任意指定できる固
定レジスタ３５のシリアルデータ読出しが第１のデータ
転送りロックＡ３２ｔ−活性化するサイクルでのシフト
レジスタ３４とＲ，ＡＭボート３８の間および第２のデ
ータ転送りロック■Ｔ］全活性化するサイクルでの固定
レジスタ３５とＲＡＭボート３８の間を除いてたがいに
独立に非同期に動作できるようにする制御手段としての
スタート番地プリセット回路４１．シリアルアドレスカ
ウンタ４２を含むことから構成される。なお、ＲＡＭボ
ート３８．シリアルボート３９，４０は図の左側にも存
在し得るが便宜上図示のように表わしている０ す々わち、本実施例は、Ｒ，ＡＭボート３８ヶはさんで
２つのシリアルボー）３９．４０が置かれる構成である
。シリアルボー）Ａ３９は第３図のシリアルボート１５
と同じであり、従来のデ＾アルポートメモリにシリアル
ボー［３４０が加わっている。Ｒ，ＡＭボート３８とシ
リアルボートＡ３９およびＲＡＭボート３８とシリアル
ボートＢ４０の間のデータ転送は、それぞれ第１．第２
のデー２転送り。、り■τ］、ｒｒ丁１を几ＡＭボート
北の基本クロックに同期させて活性化するサイクルで行
なわれるが、これらのデータ転送サイクルは通常のメモ
リセル構成では同時に行なうことはできず時分割で施す
必要がある。

次に、第７図に示す第６図の１部峰細會示す模式的回路
図を参照して、本実施例の動作全説明するＯ シリアルボー）Ａ３９では前述のように、第１１３− のシリアルコントロールクロック丁テ］の活性化により
シフトレジスタ３４の一端からシリアルデータ出力８０
ＵＴ１が得られる一方、他端からは空いたデータ位置に
シリアルデータ入力ＳＩＮよりシリアル書込みが行なえ
る。シリアルボートＢ４０は第２のデータ転送りロック
ｆ）Ｔ　２全活性化するデータ転送サイクルでＲＡＭボ
ート３８の選択ワード線上のメモリセル３１のデータが
固定レジスタ３５に移される。各々の固定レジスタ３５
のデータはシリアルデコーダ３８の出力ゲート３６でゲ
ートされてシリアルデータバス３７に移される形でシリ
アルデータ出力５ＯＵＴ２が得られる。シリアルデコー
ダ３８は、第２のシリアルコントロールクロック「σ７
の活性化によりシリアルアドレスカウンタ４２の出力金
受けてその出力にシフト選択動作があられれ、固定レジ
スタ３５が順次シリアルデータバス３７に接続される０
第７図に示すように、シリアルアドレスカウンタ４２の
入力に第２のデータ転送りロックｆ５’ｆｉによるデー
タ転送サイクルで、そのときのＲＡＭボート３８１４− （与えられる列アドレス入力をスタート番地プリセット
回路４１によりプリセットすることにより、続＜第２の
シリアルコントロールクロックＳＣ２によるシリアル読
出しのスタート番地を決定することができる。すなわち
、スタート番地を任意に指定できる機能が得られる。

第５図（ａ）〜（ｆ）に示す各種の画面操作への対応は
次のようになる。（ａ）の単に画面リフレッシ＆を行な
う場合は、シリアルボートＡ３９およびシリアルボート
Ｂ４０の両方音用い、前後にあるいは交互に第１および
第２のシリアルコントロールクロックＳＣＩおよびｓ　
Ｃ２の活性化全組み合わせる。

（ｂ）の縦スクロールは、新１７いデータをライン単位
に入力する際シリアルボートＡ３９のシリアルデータ入
力８ＩＮから高速に入力できる点以外Ｈ（ａ）と同様で
ある□（Ｃ）の横スクロールは、シリアルボートＢ４０
でスタート番地七任漸指定できることから非常に容易に
ビット単位に細かく行なえる。

シリアルボートＡ　３９も、シリアルボー）　１３４０
が動作している間に、第１のシリアルコントロールクロ
ック「盲のダミーサイクルを入れることにより共用が可
能である。（ｄ）のズーミングおよび（ｅ）のクリアに
ついては、シリアルボートＡ３９のシリアルデータ入力
ＳＩＮからＲＡＭボート３８より高速に書込める以外は
（ａ）と同じになる。（０のマルチスクリーンは、画面
間の接続で、シリアルボー１−　））　４００スタ一ト
番地任意指定機能がないと実質的に行なえない。シリア
ルボートＡ３９とシリアルボー）　Ｂ　４０　’につな
ぐ形で行なうと、非常に容易になる。

このように基本的に、第７図の第１．第２のシリアルボ
・−夕出力Ｓｏｔ、Ｊ’ｒｌとＳＯ［ＪＴ　２　ｉ論理
を通して接続し、ＣＲＴへの出力とする構成で、すべて
の画面操作に対応できる。これはシリアルボートＨ４０
が加えられたことにより、横スクロールとかマルチスク
リーンという画面内操作に柔軟に対応できるようになっ
たことによる。

（発明の効果） 以−ヒ、詳細病１明したように、本発明によると、Ｉｔ
　Ａ　Ｍボートと２つのシリアルホートラもつマルチボ
ートメモリが得られ、一方のシリアルボートはライン単
位の高速書込み、他方はシリアル読出しスタート番地任
意指定機能を特徴として、それぞれ全画面書き換え操作
および画面内操作に非常に有効に働き、今までにないす
べての画面操作に対応できるビデオシステム用メモリと
して使うことができる半導体メモＩＪ　ｋ得ることがで
き、その効果は大である。

【図面の簡単な説明】

第１図はビデオシステムの基本構成の要部全示すブロッ
ク図、第２図はその動作の説明図、第３図は、従来のプ
ーアルボートメモリの基本構成を示すブロック図、第４
図（ａ）、　（ｂ）は第３図の一部詳細會示す模式的回
路図とＩＩＩ表示表示−ン図、第５図（ａ）〜（ｆ）は
各種の画面操作の説明図、第６図は本発明の一実施例の
要部を示すブロック図、第７図はその一部詳細會示す模
式的回路図である０１・・・中央制御処理袋＋ｔ、２・
・・コントローラ、３・・・メモリ、４・・・陰極線管
、１（）・・・メモリチップ、１７− １１・・メモリセル、１２・・・データ転送ゲート、１
３・・・シフトレジスタ、１４・・ＲＡＭボート、１５
・・・シリアルボート、３（）・・・メモリチップ、３
１・・・メモリセルｔブ＃、３２・・・データ転送ゲー
トＡ、３３・・・データ転送ゲー）Ｂ、３４・・・シフ
トレジスタ、３５・・・固定レジスタ、３６・・・シリ
アルデコーダの出力ゲート、３７・・・シリアルデータ
バス、３８・・・ＲＡＭボート、３９・・・シリアルボ
ートＡ、４０・・・シリアルボートＢ、４１・・・プリ
セットスタート番地回路、４２・・・シリアルアドレス
カウンタ、ＤＴ。 酊、酉ｌ・・・データ転送りロック、丁ｑ贋ｎＥ正・・
・シリアルコントロールクロック、８ＩＮ・・・シリア
ルデータ入力、５ＯＵＴ、８０ＵＴ１，８００Ｔ２　＝
−、シリアルデータ出力。 １８− ￥　ｌ　図 Ｙ　ｚ　図 ≧　ミ ＼ ｒ−さ−−−−戸−コ７−−−コ ― １　喧　届　砧　：舌　： １　λ　−キ　−ら　毫Ｉ Ｉ゛１ト　堡　ｋ　１　・・へ　：Ａ１−■而ピ 、！−℃ ぐ　勺　（） リ　リ　リ　リ Ｉ６　図 Ｙ７図

Claims (1)

【特許請求の範囲】
1. ｍ行ｎ列に配列されたメモリセルと、該メモリセルの中
   から選択し書込みおよび胱出しなどを行なうランダムア
   クセス回路と、１行ｎ個の前記メモリセルのデータを貯
   えるシフトレジスタと、第１のデータ転送りロックによ
   り１行の前記メモリセルのデータを前記シフトレジスタ
   に移したす逆に前記シフトレジスタの内容全前記メモリ
   セルの１行に移す第１のデータ転送ゲートと、前記シフ
   トレジスタに対し第１のシリアルコントロールクロック
   により一方の端からデータ入力他方の端からデータ出力
   をシリアルに行なうデータ入出力回路と、１行ｎ個の前
   記メモリセルのデータ全針える固定レジスタと、第２の
   データ転送りロックにより１行の前記メモリセルのデー
   タ會＾ＩＩ記固定レジスタに移したり逆に前記固定レジ
   スタの内容全前記メモリセルの１行に移す第２のデータ
   転送ゲートと、前記固定レジスタの内容全シリアルデコ
   ーダの出力ゲー）を介しデータバスに移す形でシリアル
   に読出すデータ出力回路と、前記シフトレジスタによる
   行単位の端から端への高速なシリアルデータ書込みおよ
   び読出し前記ランダムアクセス回路の書込みおよび読出
   しなどの動作および前記シリアルデコーダにより開始番
   地全外部から任意指定できる前記固定レジスタのシリア
   ルデータ読出しが前記第１のデータ転送りロックを活性
   化するサイクルでの前Ｎｒ’、シフトレジスタとｆｌラ
   ンダムアクセス回路の間および前記第２のデータ転送り
   ロック全活性化するサイクルでの前記固定レジスタと前
   記ランダムアクセス回路の間を除いてたがいに独立に非
   同期に動作できるようにする制御手段と金含むこと音響
   機とする半導体メモリ０