JPH08272735A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH08272735A JPH08272735A JP7071816A JP7181695A JPH08272735A JP H08272735 A JPH08272735 A JP H08272735A JP 7071816 A JP7071816 A JP 7071816A JP 7181695 A JP7181695 A JP 7181695A JP H08272735 A JPH08272735 A JP H08272735A
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Abstract
(57)【要約】
【目的】 本発明は情報処理装置に関し、ブリッジモジ
ュールと入出力モジュールとの間のバスでの負荷の軽減
と、プロセッサモジュールからのレスポンスの向上を図
ることを目的とする。 【構成】 一方のバス（Ｘ）を介して並列に接続された
複数のプロセッサモジュール（ＰＭ）と、他方のバス
（Ｙ）を介して並列に接続された複数の入出力モジュー
ル（ＡＤＰ）と、プロセッサモジュールから入出力モジ
ュールへのデータを一時格納するブリッジバッファ
（Ｄ）及び入出力モジュールからプロセッサモジュール
へのデータを一時格納するブリッジバッファ（Ｕ）を有
し、これらのバスを接続するブリッジモジュール（Ｂ
Ｒ）とを備えた情報処理装置において、ブリッジモジュ
ール内に、Ｕバッファの格納状態を監視するバッファ状
態監視手段を設けて構成される。
ュールと入出力モジュールとの間のバスでの負荷の軽減
と、プロセッサモジュールからのレスポンスの向上を図
ることを目的とする。 【構成】 一方のバス（Ｘ）を介して並列に接続された
複数のプロセッサモジュール（ＰＭ）と、他方のバス
（Ｙ）を介して並列に接続された複数の入出力モジュー
ル（ＡＤＰ）と、プロセッサモジュールから入出力モジ
ュールへのデータを一時格納するブリッジバッファ
（Ｄ）及び入出力モジュールからプロセッサモジュール
へのデータを一時格納するブリッジバッファ（Ｕ）を有
し、これらのバスを接続するブリッジモジュール（Ｂ
Ｒ）とを備えた情報処理装置において、ブリッジモジュ
ール内に、Ｕバッファの格納状態を監視するバッファ状
態監視手段を設けて構成される。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、詳
しくは複数のプロセッサモジュールと複数の入出力モジ
ュールの間に設けられ、物理的、論理的に異なるバスを
接続するブリッジモジュールにおけるブリッジバッファ
制御に関する。
しくは複数のプロセッサモジュールと複数の入出力モジ
ュールの間に設けられ、物理的、論理的に異なるバスを
接続するブリッジモジュールにおけるブリッジバッファ
制御に関する。
【０００２】
【従来の技術】図４は従来技術によるブリッジバッファ
制御の説明図である。図中、ＰＭはプロセッサモジュー
ル、ＢＲはブリッジモジュール、ＡＤＰは入出力モジュ
ールである。ＤバッファはプロセッサモジュールＰＭか
ら入出力モジュールＡＤＰへのデータを一時格納するバ
ッファであり、Ｕバッファは入出力モジュールＡＤＰか
らプロセッサモジュールＰＭへのデータを一時格納する
バッファである。又、プロセッサモジュールＰＭとブリ
ッジモジュールＢＲとの間のバスをＸバスとし、ブリッ
ジモジュールＢＲと入出力モジュールＡＤＰとの間のバ
スをＹバスとする。これらのバスは物理的、論理的に異
なるバスである。
制御の説明図である。図中、ＰＭはプロセッサモジュー
ル、ＢＲはブリッジモジュール、ＡＤＰは入出力モジュ
ールである。ＤバッファはプロセッサモジュールＰＭか
ら入出力モジュールＡＤＰへのデータを一時格納するバ
ッファであり、Ｕバッファは入出力モジュールＡＤＰか
らプロセッサモジュールＰＭへのデータを一時格納する
バッファである。又、プロセッサモジュールＰＭとブリ
ッジモジュールＢＲとの間のバスをＸバスとし、ブリッ
ジモジュールＢＲと入出力モジュールＡＤＰとの間のバ
スをＹバスとする。これらのバスは物理的、論理的に異
なるバスである。
【０００３】従来の方法では、プロセッサモジュールＰ
Ｍが入出力モジュールＡＤＰに起動コマンドを発行し、
入出力モジュールＡＤＰがプロセッサモジュールＰＭか
らの起動コマンドに対するリプライを発行する場合に、
Ｕバッファがフル状態であると、Ｕバッファに空きの領
域ができるまで入出力モジュールＡＤＰはリトライを行
う。
Ｍが入出力モジュールＡＤＰに起動コマンドを発行し、
入出力モジュールＡＤＰがプロセッサモジュールＰＭか
らの起動コマンドに対するリプライを発行する場合に、
Ｕバッファがフル状態であると、Ｕバッファに空きの領
域ができるまで入出力モジュールＡＤＰはリトライを行
う。
【０００４】これを図中の〜に沿って詳しく説明す
る。 プロセッサモジュールＰＭは、ＤＭＡの起動コマン
ドをブリッジモジュールＢＲに発行する。 ブリッジモジュールＢＲは、Ｘバスの転送方式から
Ｙバスの転送方式に変換して入出力モジュールＡＤＰに
転送する。
る。 プロセッサモジュールＰＭは、ＤＭＡの起動コマン
ドをブリッジモジュールＢＲに発行する。 ブリッジモジュールＢＲは、Ｘバスの転送方式から
Ｙバスの転送方式に変換して入出力モジュールＡＤＰに
転送する。
【０００５】 入出力モジュールＡＤＰは、起動コマ
ンドを受領して所定の処理を行い、リプライを作成す
る。 入出力モジュールＡＤＰは、ブリッジモジュールＢ
Ｒにリプライを発行する。 ブリッジモジュールＢＲは、リプライを受けても処
理できなかった場合にビジィ応答を入出力モジュールＡ
ＤＰに発行する。
ンドを受領して所定の処理を行い、リプライを作成す
る。 入出力モジュールＡＤＰは、ブリッジモジュールＢ
Ｒにリプライを発行する。 ブリッジモジュールＢＲは、リプライを受けても処
理できなかった場合にビジィ応答を入出力モジュールＡ
ＤＰに発行する。
【０００６】 ブリッジモジュールＢＲは、Ｕバッフ
ァのデータを取り出し、Ｘバスに出力する。 入出力モジュールＡＤＰは、起動コマンドに対して
のリプライを再発行する（Ｕバッファに空きができるま
で、再発行する）。 ブリッジモジュールＢＲは、ＤＭＡの鼓動コマンド
のリプライをプロセッサモジュールＰＭに転送する。
ァのデータを取り出し、Ｘバスに出力する。 入出力モジュールＡＤＰは、起動コマンドに対して
のリプライを再発行する（Ｕバッファに空きができるま
で、再発行する）。 ブリッジモジュールＢＲは、ＤＭＡの鼓動コマンド
のリプライをプロセッサモジュールＰＭに転送する。
【０００７】
【発明が解決しようとする課題】上述の説明及び図面か
ら明らかなように、従来の技術ではブリッジモジュール
ＢＲと入出力モジュールＡＤＰとのやりとり、、
で示すように、Ｙバスでの負荷が大きくなることが分か
る。さらに、Ｙバスでの処理の遅延によりプロセッサモ
ジュールからの起動コマンドに対するリプライのレスポ
ンスが遅くなるという問題を生じる。
ら明らかなように、従来の技術ではブリッジモジュール
ＢＲと入出力モジュールＡＤＰとのやりとり、、
で示すように、Ｙバスでの負荷が大きくなることが分か
る。さらに、Ｙバスでの処理の遅延によりプロセッサモ
ジュールからの起動コマンドに対するリプライのレスポ
ンスが遅くなるという問題を生じる。
【０００８】本発明の目的は、上述の問題点に鑑み、ブ
リッジモジュールと入出力モジュールとの間のＹバスで
の負荷の軽減と、プロセッサモジュールからのレスポン
スの向上を図ることにある。
リッジモジュールと入出力モジュールとの間のＹバスで
の負荷の軽減と、プロセッサモジュールからのレスポン
スの向上を図ることにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。一方のバス（Ｘバス）を介して並列に接続さ
れた複数のプロセッサモジュールＰＭと、他方のバス
（Ｙバス）を介して並列に接続された複数の入出力モジ
ュールＡＤＰと、プロセッサモジュールから入出力モジ
ュールへのデータを一時格納する第１のバッファである
Ｄバッファ及び入出力モジュールからプロセッサモジュ
ールへのデータを一時格納する第２のバッファであるＵ
バッファを有し、これらのバスを接続するブリッジモジ
ュールＢＲとを備えた情報処理装置において、本発明に
よれば、ブリッジモジュールＢＲ内に、Ｕバッファの格
納状態を監視するバッファ状態監視手段と、バッファ状
態監視手段からの監視結果に応じて、ＤバッファからＵ
バッファへのデータの流れを制御する制御手段とを設け
たことを特徴とする。
図である。一方のバス（Ｘバス）を介して並列に接続さ
れた複数のプロセッサモジュールＰＭと、他方のバス
（Ｙバス）を介して並列に接続された複数の入出力モジ
ュールＡＤＰと、プロセッサモジュールから入出力モジ
ュールへのデータを一時格納する第１のバッファである
Ｄバッファ及び入出力モジュールからプロセッサモジュ
ールへのデータを一時格納する第２のバッファであるＵ
バッファを有し、これらのバスを接続するブリッジモジ
ュールＢＲとを備えた情報処理装置において、本発明に
よれば、ブリッジモジュールＢＲ内に、Ｕバッファの格
納状態を監視するバッファ状態監視手段と、バッファ状
態監視手段からの監視結果に応じて、ＤバッファからＵ
バッファへのデータの流れを制御する制御手段とを設け
たことを特徴とする。
【００１０】さらに、ブリッジモジュール内に、Ｄバッ
ファからのデータに応じてＵバッファを経てプロセッサ
モジュールに戻すリトライパターンを生成するビジィコ
ード生成手段を備える。さらに、バッファ状態監視手段
は、Ｕバッファへの書込み回数をカウントするライトポ
インタ（ＷＰ）と、Ｕバッファからの読み出しをカウン
トするリードポインタ（ＲＰ）を備え、Ｕバッファの全
容量から、書込み回数（ｂ）と読出し回数（ａ）の差、
を差し引いた空き容量値を監視し、空き容量値が一定値
以下のときに監視結果を出力する。
ファからのデータに応じてＵバッファを経てプロセッサ
モジュールに戻すリトライパターンを生成するビジィコ
ード生成手段を備える。さらに、バッファ状態監視手段
は、Ｕバッファへの書込み回数をカウントするライトポ
インタ（ＷＰ）と、Ｕバッファからの読み出しをカウン
トするリードポインタ（ＲＰ）を備え、Ｕバッファの全
容量から、書込み回数（ｂ）と読出し回数（ａ）の差、
を差し引いた空き容量値を監視し、空き容量値が一定値
以下のときに監視結果を出力する。
【００１１】さらに、ビジィコード生成手段は、リトラ
イパターンとして、プロセッサモジュールからのデータ
を変換し、Ｕバッファに格納する。
イパターンとして、プロセッサモジュールからのデータ
を変換し、Ｕバッファに格納する。
【００１２】
【作用】本発明では、ブリッジモジュールにおいて、Ｄ
バッファに蓄えられたデータを読み出し、Ｙバスに出力
する時点でＵバッファの監視を行い、Ｕバッファの空き
領域（即ち、使用可能な領域）がある一定量以下である
場合に、プロセッサモジュールからの起動コマンドをＹ
バスに出力せず、プロセッサモジュールがリトライする
ようなリプライに変換し、Ｕバッファの最後に格納させ
る。
バッファに蓄えられたデータを読み出し、Ｙバスに出力
する時点でＵバッファの監視を行い、Ｕバッファの空き
領域（即ち、使用可能な領域）がある一定量以下である
場合に、プロセッサモジュールからの起動コマンドをＹ
バスに出力せず、プロセッサモジュールがリトライする
ようなリプライに変換し、Ｕバッファの最後に格納させ
る。
【００１３】その結果、Ｙバスの負荷を軽減することが
できる。さらに、バスの負荷の軽減及びプロセッサモジ
ュールのレスポンスが向上する。図１において、本発明
では、以下の工程となる。尚、Ｕバッファの空き領域が
一定量以上のときは下記のからが対応し、一定量以
下のときは，，，が対応する。 プロセッサモジュールＰＭは、ＤＭＡの起動コマン
ドをブリッジモジュールＢＲに発行する。
できる。さらに、バスの負荷の軽減及びプロセッサモジ
ュールのレスポンスが向上する。図１において、本発明
では、以下の工程となる。尚、Ｕバッファの空き領域が
一定量以上のときは下記のからが対応し、一定量以
下のときは，，，が対応する。 プロセッサモジュールＰＭは、ＤＭＡの起動コマン
ドをブリッジモジュールＢＲに発行する。
【００１４】 ブリッジモジュールＢＲは、Ｘバスの
転送方式からＹバスの転送方式に変換して入出力モジュ
ールＡＤＰに転送する。 入出力モジュールＡＤＰは、起動コマンドを受領し
て所定の処理を行い、リプライを作成する。 入出力モジュールＡＤＰは、ブリッジモジュールＢ
Ｒにリプライを発行する。
転送方式からＹバスの転送方式に変換して入出力モジュ
ールＡＤＰに転送する。 入出力モジュールＡＤＰは、起動コマンドを受領し
て所定の処理を行い、リプライを作成する。 入出力モジュールＡＤＰは、ブリッジモジュールＢ
Ｒにリプライを発行する。
【００１５】 ブリッジモジュールＢＲは、Ｕバッフ
ァのデータを読み出し、Ｘバスに出力する。 ブリッジモジュールＢＲは、Ｙバスの転送方式から
Ｘバスの転送方式に変換してプロセッサモジュールＰＭ
に転送する。 ブリッジモジュールＢＲは、Ｕバッファの空き領域
がある一定量以下のときに、ビジィ応答のリプライを作
成し、Ｕバッファの最後の部分に格納する。
ァのデータを読み出し、Ｘバスに出力する。 ブリッジモジュールＢＲは、Ｙバスの転送方式から
Ｘバスの転送方式に変換してプロセッサモジュールＰＭ
に転送する。 ブリッジモジュールＢＲは、Ｕバッファの空き領域
がある一定量以下のときに、ビジィ応答のリプライを作
成し、Ｕバッファの最後の部分に格納する。
【００１６】
【実施例】図２は本発明によるブリッジモジュールの一
実施例構成図である。ブリッジモジュールＢＲは、図示
のように、Ｄバッファ及びＵバッファの他に、Ｘバス転
送回路とＹバス転送回路、セレクタ回路Ａ及びセレクタ
回路Ｂ、Ｘ−Ｙ変換回路及びＹ−Ｘ変換回路、バッファ
状態監視回路、ビジィコード生成回路、制御回路、リー
ドポインタＲＰ、ライトポインタＷＰ、等で構成されて
いる。
実施例構成図である。ブリッジモジュールＢＲは、図示
のように、Ｄバッファ及びＵバッファの他に、Ｘバス転
送回路とＹバス転送回路、セレクタ回路Ａ及びセレクタ
回路Ｂ、Ｘ−Ｙ変換回路及びＹ−Ｘ変換回路、バッファ
状態監視回路、ビジィコード生成回路、制御回路、リー
ドポインタＲＰ、ライトポインタＷＰ、等で構成されて
いる。
【００１７】先ず、Ｕバッファの容量が通常時のデータ
の流れを以下に説明する。 （１）データは、プロセッサモジュールＰＭからＸバス
を経て、〜で示すように、Ｘバス転送回路→Ｄバッ
ファ→セレクタ回路Ｂ→Ｘ−Ｙ変換回路と送られ、Ｙバ
ス転送回路からＹバスを経て入出力モジュールＡＤＰへ
転送される。 （２）データは、さらに入出力モジュールＡＤＰからＹ
バスを経て、〜で示すように、Ｙバス転送回路→Ｙ
−Ｘ変換回路→セレクタ回路Ａ→Ｕバッファ→Ｘバス転
送回路に送られ、Ｘバスを経て、プロセッサモジュール
ＰＭに送られる。
の流れを以下に説明する。 （１）データは、プロセッサモジュールＰＭからＸバス
を経て、〜で示すように、Ｘバス転送回路→Ｄバッ
ファ→セレクタ回路Ｂ→Ｘ−Ｙ変換回路と送られ、Ｙバ
ス転送回路からＹバスを経て入出力モジュールＡＤＰへ
転送される。 （２）データは、さらに入出力モジュールＡＤＰからＹ
バスを経て、〜で示すように、Ｙバス転送回路→Ｙ
−Ｘ変換回路→セレクタ回路Ａ→Ｕバッファ→Ｘバス転
送回路に送られ、Ｘバスを経て、プロセッサモジュール
ＰＭに送られる。
【００１８】次にＵバッファのデータ量が一定量以上の
時のデータの流れを以下に説明する。 （１）データは、プロセッサモジュールＰＭからＸバス
を経て、、と転送されるが、セレクタ回路Ｂにより
経路が選択され、を経て、ビジィコード生成回路にて
リトライパターンを生成し、リトライパターンはセレク
タ回路Ａ→Ｕバッファ→Ｘバス転送回路を経て、さらに
Ｘバスを経てプロセッサモジュールＰＭに送られる。
時のデータの流れを以下に説明する。 （１）データは、プロセッサモジュールＰＭからＸバス
を経て、、と転送されるが、セレクタ回路Ｂにより
経路が選択され、を経て、ビジィコード生成回路にて
リトライパターンを生成し、リトライパターンはセレク
タ回路Ａ→Ｕバッファ→Ｘバス転送回路を経て、さらに
Ｘバスを経てプロセッサモジュールＰＭに送られる。
【００１９】ここで、Ｕバッファの容量の判断は以下の
ように行われる。 （１）図中のライトポインタは、Ｕバッファへの書込み
回数をカウントし（カウント結果ｂ）、リードポインタ
はＵバッファからの読み出し回数をカウントし（カウン
ト結果ａ）、カウント結果ａ，ｂをバッファ状態監視回
路に送る。 （２）Ｕバッファの空き容量Ｖは、Ｖ＝Ｔ−（ｂ−
ａ）、（Ｔはバッファの全容量）で表せる。そして、バ
ッファ状態監視回路はこの値Ｖが一定値を超えた時点で
信号ｃを制御回路に送る。
ように行われる。 （１）図中のライトポインタは、Ｕバッファへの書込み
回数をカウントし（カウント結果ｂ）、リードポインタ
はＵバッファからの読み出し回数をカウントし（カウン
ト結果ａ）、カウント結果ａ，ｂをバッファ状態監視回
路に送る。 （２）Ｕバッファの空き容量Ｖは、Ｖ＝Ｔ−（ｂ−
ａ）、（Ｔはバッファの全容量）で表せる。そして、バ
ッファ状態監視回路はこの値Ｖが一定値を超えた時点で
信号ｃを制御回路に送る。
【００２０】（３）制御回路は信号ｃが入力された時点
で、セレクタ回路Ａ及びセレクタ回路Ｂに信号ｄ，信号
ｅを送り、各セレクタ回路Ａ及びＢが切り換わってデー
タの流れを変更する。図３は本発明を適用するシステム
構成図である。プロセッサモジュールＰＭは、読み書き
可能な記憶回路ＬＳＵよりプログラムを読み出し実行
し、入出力装置Ｉ／Ｏに接続されている入出力モジュー
ルＡＤＰに対して非同期データ転送（ＤＭＡ）の起動コ
マンドを発行し、入出力モジュールＡＤＰからの非同期
データ転送により記憶回路ＬＳＵから入出力モジュール
ＡＤＰに対して必要なデータを転送し、そして入出力モ
ジュールＡＤＰからプロセッサモジュールＰＭの記憶回
路ＬＳＵにデータを転送する。
で、セレクタ回路Ａ及びセレクタ回路Ｂに信号ｄ，信号
ｅを送り、各セレクタ回路Ａ及びＢが切り換わってデー
タの流れを変更する。図３は本発明を適用するシステム
構成図である。プロセッサモジュールＰＭは、読み書き
可能な記憶回路ＬＳＵよりプログラムを読み出し実行
し、入出力装置Ｉ／Ｏに接続されている入出力モジュー
ルＡＤＰに対して非同期データ転送（ＤＭＡ）の起動コ
マンドを発行し、入出力モジュールＡＤＰからの非同期
データ転送により記憶回路ＬＳＵから入出力モジュール
ＡＤＰに対して必要なデータを転送し、そして入出力モ
ジュールＡＤＰからプロセッサモジュールＰＭの記憶回
路ＬＳＵにデータを転送する。
【００２１】入出力モジュールＡＤＰは、非同期データ
転送の起動コマンドを受領し、入出力装置Ｉ／Ｏからの
データを記憶回路ＬＳＵに転送し、記憶回路ＬＳＵより
転送されたデータを入出力装置Ｉ／Ｏに転送する。ブリ
ッジモジュールＢＲは、物理的、論理的に異なるバスな
ので、プロセッサモジュールＰＭが接続されているＸバ
スと、入出力モジュールＡＤＰが接続されるＹバスとの
プロトコルを変換し、プロセッサモジュールＰＭから入
出力モジュールＡＤＰへのデータを蓄えるＤバッファ
と、入出力モジュールＡＤＰからプロセッサモジュール
ＰＭへのデータを蓄えるＵバッファを有し、さらに、ブ
リッジモジュールＢＲは、Ｄバッファに蓄えられたデー
タを読み出してＹバスに出力する時点で、Ｕバッファの
監視を行う手段を備え、Ｕバッファの使用可能な領域が
ある一定量以下である場合にプロセッサモジュールＰＭ
からの起動コマンドをＹバスに出力せず、プロセッサモ
ジュールＰＭがリトライするようなリプライに変換し、
Ｕバッファの最後に格納することにより、Ｘバス及びＹ
バスの負荷を軽減させ、応答時間を短縮することを特徴
とする。
転送の起動コマンドを受領し、入出力装置Ｉ／Ｏからの
データを記憶回路ＬＳＵに転送し、記憶回路ＬＳＵより
転送されたデータを入出力装置Ｉ／Ｏに転送する。ブリ
ッジモジュールＢＲは、物理的、論理的に異なるバスな
ので、プロセッサモジュールＰＭが接続されているＸバ
スと、入出力モジュールＡＤＰが接続されるＹバスとの
プロトコルを変換し、プロセッサモジュールＰＭから入
出力モジュールＡＤＰへのデータを蓄えるＤバッファ
と、入出力モジュールＡＤＰからプロセッサモジュール
ＰＭへのデータを蓄えるＵバッファを有し、さらに、ブ
リッジモジュールＢＲは、Ｄバッファに蓄えられたデー
タを読み出してＹバスに出力する時点で、Ｕバッファの
監視を行う手段を備え、Ｕバッファの使用可能な領域が
ある一定量以下である場合にプロセッサモジュールＰＭ
からの起動コマンドをＹバスに出力せず、プロセッサモ
ジュールＰＭがリトライするようなリプライに変換し、
Ｕバッファの最後に格納することにより、Ｘバス及びＹ
バスの負荷を軽減させ、応答時間を短縮することを特徴
とする。
【００２２】図示のように、本例では、各々に書込み可
能な記憶回路（ＬＳＵ）を含む４台のプロセッサモジュ
ールＰＭと、８台の入出力モジュールＡＤＰ及び同数の
入出力装置、これらの間を接続する１台のブリッジモジ
ュールＢＲで構成される。ブリッジモジュールＢＲ内に
はＵバッファとＤバッファがあるが、本例では例えば、
Ｕバッファの総容量を４０コマンドとし、プロセッサモ
ジュール相互間のコマンドを５τ／コマンドとし、入出
力モジュールＡＤＰとプロセッサモジュールＰＭとの間
のコマンドを最小１τ／コマンドとする。
能な記憶回路（ＬＳＵ）を含む４台のプロセッサモジュ
ールＰＭと、８台の入出力モジュールＡＤＰ及び同数の
入出力装置、これらの間を接続する１台のブリッジモジ
ュールＢＲで構成される。ブリッジモジュールＢＲ内に
はＵバッファとＤバッファがあるが、本例では例えば、
Ｕバッファの総容量を４０コマンドとし、プロセッサモ
ジュール相互間のコマンドを５τ／コマンドとし、入出
力モジュールＡＤＰとプロセッサモジュールＰＭとの間
のコマンドを最小１τ／コマンドとする。
【００２３】但し、入出力モジュールＡＤＰとプロセッ
サモジュールＰＭとの間のコマンドは、通常、プロセッ
サモジュール→入出力モジュール→プロセッサモジュー
ル、とデータを転送する動作と、入出力モジュール→プ
ロセッサモジュール→入出力モジュール、とデータを転
送する動作とがある。（但し、上記の入出力モジュール
とプロセッサモジュールとの間の１τは片道の値であ
る。） ブリッジモジュールＢＲからコマンドを出力する時に待
たされる最大時間ＭＴは、 ＭＴ＝５τ × ４台（ＰＭの台数）＝２０τ であり、この間にＵバッファには２０コマンドが滞って
しまう。そして、次の出力許可を受けるまでの待ち時間
ＷＴは、 ＷＴ＝２０τ（Ｕバッファのコマンド送出時間）＋ ５τ×４台（ＰＭの台数）＝ ４０τ となり、Ｕバッファには４０コマンドが滞りフル状態と
なる。
サモジュールＰＭとの間のコマンドは、通常、プロセッ
サモジュール→入出力モジュール→プロセッサモジュー
ル、とデータを転送する動作と、入出力モジュール→プ
ロセッサモジュール→入出力モジュール、とデータを転
送する動作とがある。（但し、上記の入出力モジュール
とプロセッサモジュールとの間の１τは片道の値であ
る。） ブリッジモジュールＢＲからコマンドを出力する時に待
たされる最大時間ＭＴは、 ＭＴ＝５τ × ４台（ＰＭの台数）＝２０τ であり、この間にＵバッファには２０コマンドが滞って
しまう。そして、次の出力許可を受けるまでの待ち時間
ＷＴは、 ＷＴ＝２０τ（Ｕバッファのコマンド送出時間）＋ ５τ×４台（ＰＭの台数）＝ ４０τ となり、Ｕバッファには４０コマンドが滞りフル状態と
なる。
【００２４】ここで、Ｕバッファの状態による制御の切
り換え値を２０コマンドにする。Ｕバッファの容量が２
０コマンドになると、プロセッサモジュールＰＭから入
出力モジュールＡＤＰへ起動コマンドが転送されないの
で、入出力モジュールＡＤＰからプロセッサモジュール
ＰＭに対しての新たなコマンドは発生しない。従って、
Ｕバッファはフル状態になることはなくなる。従って、
Ｙバスの負荷の軽減とスポンスの向上が可能となる。
り換え値を２０コマンドにする。Ｕバッファの容量が２
０コマンドになると、プロセッサモジュールＰＭから入
出力モジュールＡＤＰへ起動コマンドが転送されないの
で、入出力モジュールＡＤＰからプロセッサモジュール
ＰＭに対しての新たなコマンドは発生しない。従って、
Ｕバッファはフル状態になることはなくなる。従って、
Ｙバスの負荷の軽減とスポンスの向上が可能となる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ブリッジモジュールと入出力モジュールとの間のＹバス
の負荷を軽減することができ、さらに、その結果プロセ
ッサモジュールのレスポンスを向上させることができる
効果がある。
ブリッジモジュールと入出力モジュールとの間のＹバス
の負荷を軽減することができ、さらに、その結果プロセ
ッサモジュールのレスポンスを向上させることができる
効果がある。
【図１】本発明の原理説明図である。
【図２】本発明によるブリッジモジュールの一実施例構
成図である。
成図である。
【図３】本発明を適用するシステム構成図である。
【図４】従来技術によるブリッジバッファ制御の説明図
である。
である。
ＰＭ…プロセッサモジュール ＬＳＵ…記憶回路 ＢＲ…ブリッジモジュール ＡＤＰ…入出力モジュール Ｉ／Ｏ…入出力装置
Claims (4)
- 【請求項１】 一方のバス（Ｘバス）を介して並列に接
続された複数のプロセッサモジュール（ＰＭ）と、他方
のバス（Ｙバス）を介して並列に接続された複数の入出
力モジュール（ＡＤＰ）と、前記プロセッサモジュール
から前記入出力モジュールへのデータを一時格納する第
１のバッファ及び前記入出力モジュールから前記プロセ
ッサモジュールへのデータを一時格納する第２のバッフ
ァを有しこれらのバスを接続するブリッジモジュール
（ＢＲ）とを備えた情報処理装置において、 前記ブリッジモジュール内に、前記第２のバッファの格
納状態を監視するバッファ状態監視手段と前記バッファ
状態監視手段からの監視結果に応じて、前記第１のバッ
ファから前記第２のバッファへのデータの流れを制御す
る制御手段とを設けたことを特徴とする情報処理装置。 - 【請求項２】 前記ブリッジモジュール内に、前記第１
のバッファからのデータに応じて前記第２のバッファを
経て前記プロセッサモジュールに戻すリトライパターン
を生成するビジィコード生成手段をさらに具備する請求
項１に記載の情報処理装置。 - 【請求項３】 前記バッファ状態監視手段は、前記第２
のバッファへの書込み回数をカウントするライトポイン
タ（ＷＰ）と、前記第２のバッファからの読み出しをカ
ウントするリードポインタ（ＲＰ）を備え、前記第２の
バッファの全容量から、書込み回数（ｂ）と読出し回数
（ａ）の差を差し引いた空き容量値を監視し、前記空き
容量値が一定値以下のときに監視結果を出力する請求項
１に記載の情報処理装置。 - 【請求項４】 ビジィコード生成手段は、前記リトライ
パターンとして前記プロセッサモジュールからのデータ
を変換し、前記第２のバッファに格納する請求項２に記
載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071816A JPH08272735A (ja) | 1995-03-29 | 1995-03-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7071816A JPH08272735A (ja) | 1995-03-29 | 1995-03-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08272735A true JPH08272735A (ja) | 1996-10-18 |
Family
ID=13471470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7071816A Withdrawn JPH08272735A (ja) | 1995-03-29 | 1995-03-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08272735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506250A (ja) * | 1998-03-04 | 2002-02-26 | インテル・コーポレーション | バス間ブリッジの性能最適化のためのトリガ・ポイント |
-
1995
- 1995-03-29 JP JP7071816A patent/JPH08272735A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002506250A (ja) * | 1998-03-04 | 2002-02-26 | インテル・コーポレーション | バス間ブリッジの性能最適化のためのトリガ・ポイント |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |