JP2002506250A - バス間ブリッジの性能最適化のためのトリガ・ポイント - Google Patents

Abstract

(57)【要約】 ブリッジ・デバイスの性能を調整するための方法および装置であり、ＰＣＩ間ブリッジならびにＰＣＩローカル・バス・ブリッジ（またはホスト・ブリッジ）を含む。本発明の実施形態では、マルチバス・コンピュータ・システムを、応用例およびブリッジ・キュー・サイズを考慮して調整することができる。このような応用例には、生のバンド幅に関するもの（ディスク記憶装置など）、および待ち時間に敏感なもの（ネットワーキングおよびテレビ会議など）が含まれる。本発明の実施形態は、ブリッジの読み出しおよび書き込みキューによって満たされる格納条件を指定する制御レジスタを特徴とする。プログラミングされた格納条件がトリガー・ポイントであり、これによって、ブリッジに所望される性能（スループットまたは待ち時間）を高めるために、読み出しおよび書き込みトランザクション中に、ブリッジにデータをキューへ転送させるか、あるいはデータをキューから削除させる。

Description

【発明の詳細な説明】

【０００１】 （背景情報） 本発明は、コンピュータ・バスの間の通信に関し、より詳細には、バス間ブリ
ッジ・デバイスに関する。

【０００２】 過去３０年間のコンピュータ・バス・アーキテクチャの開発は、コンピュータ
を、研究ツールであることから実用的な多目的マシンになるように移行させるこ
とにおいて、大きな影響を及ぼしてきた。現在、バスは、集積回路（ＩＣ）処理
ユニット内でも、処理ユニットを外部メモリや周辺デバイスなど他のエージェン
トに接続すること際にも見ることができる。しかし、単一のバスの物理特性によ
って、取り付けることができるエージェントの数（周辺デバイスおよびプロセッ
サを含む）が制限される。したがって、現在の多数のコンピュータ・システムの
応用例は、物理的に分離したいくつかのバスを有するマルチバス・アーキテクチ
ャによって機能性をさらに拡張している。

【０００３】 物理的に分離したバスは、しばしばブリッジを使用して単一の論理バスに結合
される。ブリッジは、ハードウェア（デジタル・ハードワイヤード回路）、ソフ
トウェア（１つまたは複数のプロセッサによって実行される、高または低レベル
のコマンドおよび命令）、およびファームウェア（典型的には異なるタイプの読
み出し専用メモリに格納されたソフトウェア）またはそれらの組合せを含むこと
ができ、これらは物理的に分離した、少なくとも２つのバスの間のデータ・トラ
フィックを監視し、制御する。ブリッジはあるバス・プロトコルから別のバス・
プロトコルへのインタフェースとなり、異なるバス上のエージェントの間の通信
を容易にする。

【０００４】 ２つのバスを結合するブリッジは、エージェントおよびシステムが物理的に分
離したバスを１つのバスとして処理できるように、典型的には透過的に構成され
ている。このような結果を達成するために、両方のバス上のエージェントによっ
てアドレス空間が共有される。共有アドレス空間内のアドレス範囲を有する（読
み出しまたは書き込み）要求は、イニシエーティング・バス（開始バス）上のイ
ニシエータ・エージェントによって生成される。ブリッジはアドレス範囲を認識
し、要求をターゲット・バス上のターゲット・エージェントへ転送することがで
きる。したがって、ブリッジはイニシエータ・エージェントに代わってターゲッ
ト・バス上の要求を自動的に実行すると言うことができる。

【０００５】 現況のコンピュータ・テクノロジイでは、バスやブリッジ・アーキテクチャが
異なることが多い。現在のコンピュータ・バスの一例は、周辺コンポーネント相
互接続（ＰＣＩ）バスである。ＰＣＩバスは業界標準で、高性能で待ち時間の短
いシステム・バスであり、概して、「ＰＣＩ Ｌｏｃａｌ Ｂｕｓ Ｓｐｅｃｉ
ｆｉｃａｔｉｏｎ」，Ｒｅｖｉｓｉｏｎ ２．１，１９９４年１０月２１日ＰＣ
Ｉにおける分科会（Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ、ＳＩＧ）
によって決められた。この開示中で、本発明の様々な実施形態の原理および動作
のいくつかを説明するためにＰＣＩバスが使用される。しかし、これらの原理は
、他のマルチバス・アーキテクチャにも適用することができる。

【０００６】 ＰＣＩ ＳＩＧは、「ＰＣＩ−ｔｏ−ＰＣＩ Ｂｒｉｄｇｅ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ」，Ｒｅｖｉｓｉｏｎ １．０，１９
９４年４月５日に記載されたブリッジ・アーキテクチャも維持している。ＰＣＩ
ブリッジも、この開示において、本発明の様々な実施形態の原理および動作のい
くつかを例示するためにしばしば参照される。しかし、これらの原理は、他のブ
リッジ設計にも適用することができる。

【０００７】 ブリッジを使用したトランザクション トランザクションは、本明細書では、ブリッジによって結合された異なる物理
バス上にそれぞれがあるイニシエータとターゲットの間のデータの完全転送とし
て定義される。データをあるバスから別のバスへの転送中に、ブリッジは典型的
には、いくつかのデータ・キューを実施して、データを獲得あるいは転送するた
めにターゲット・バスへのアクセスを要求することおよび獲得することに関連す
る遅延を隠す。各トランザクションには、典型的には、トランザクションが完了
したときに解放される論理キューが割り当てられる。

【０００８】 キューは、典型的には、先入れ先出し（ＦＩＦＯ）データ構造を実施するメモ
リまたはバッファの一部である。ＦＩＦＯは、項目が入れられた順序と同じ順序
で取り出されるデータ構造である。これは、項目を棚の一端へ押付けて他を押し
出すようにすることとの類比から、「シェルフ（ｓｈｅｌｆ）」としても知られ
る。典型的には、ＦＩＦＯへの書き込みおよびＦＩＦＯからの読み出しを同時に
行うことができる。ブリッジにおけるＦＩＦＯは、イニシエータとターゲットの
間で、同期化されていない、すなわち、異なった速度で送信し、受信するデータ
のストリームをバッファに入れるために有効である。

【０００９】 本明細書で定義されたようなトランザクションは、ターゲットによって要求さ
れた所与のアドレス範囲から読み出すか、あるいはそこへ書き込むための、イニ
シエータからの要求を含む。要求がブリッジによって受け入れられた場合、トラ
ンザクションが開始し、適切なアクセスが開始される。アクセスは典型的には、
セットアップのためのアイドル・フェーズ、特定の要求のアドレス情報が交換さ
れるアドレス・フェーズ、および時にはデータが交換されるデータ・フェーズを
含む。

【００１０】 あるいは、要求がブリッジによって拒否されることがある。この場合、ブリッ
ジは再試行信号として知られる終了をイニシエータに出す。これは、割り当てら
れたブリッジ・キューがフルであるか、あるいは転送するデータがない場合に起
こる。時には、すべてのキューが他のペンディングのトランザクションのために
使用中であって、割り当てるために使用できる空いているキューがない場合にも
新規要求が拒否されることがある。要求が拒否された場合、イニシエータは要求
を繰り返して、進行中のトランザクションを完了するか、あるいは新規のトラン
ザクションの開始を試みることができる。

【００１１】 要求が受け入れられ、最初のアクセスが開始したとき、アクセスは、イニシエ
ータ、ターゲットまたはブリッジのいずれかによって、様々な理由のために早ま
って終了されることがある。これが起こった場合、トランザクションを完了し、
要求されたデータをすべて転送するために、イニシエータによって要求を繰り返
すことができ、あるいは後続の要求を出すことができる。所望のデータをマルチ
・アクセスで転送するようにトランザクションを分割することは、追加のアクセ
スが追加のアイドル・フェースとアドレス・フェーズを含むのでオーバーヘッド
が増大することになる。オーバーヘッドの増大によってスループットが低下する
おそれがある。ここで、スループットは、単位時間毎にブリッジを介して転送さ
れるデータ量であり、所与の期間について平均される。一方、待ち時間は、イニ
シエータまたはターゲットにマルチ・ブロック・トランザクションの最初のデー
タ・ブロックを提供するために要する時間として定義される。本発明の異なる実
施形態のいくつかの利点を例示する助けとするために、これらの２つの性能基準
をこの開示中で使用することとする。ブリッジを特定の応用例に合わせて調整す
ることができるように、スループットの向上または待ち時間の低減のいずれかが
可能になる技術を有することが望ましいであろう。

【００１２】 書き込みトランザクション 書き込みトランザクションは、典型的には、ＰＣＩモデルにおける、ポストさ
れたトランザクションとして実行される。このようなトランザクションでは、ブ
リッジがイニシエータの要求を受け入れた後に、イニシエータがデータをブリッ
ジのキューへ転送する。次いで、ブリッジがターゲット・バスの制御を要求し、
制御を受信後に制御がデータをキューからターゲットへ送る。しかし、トランザ
クションは、ターゲット・バスで完了される前に開始バスで完了される。

【００１３】 書き込みトランザクションは、典型的なメモリ書き込み、およびメモリ書込み
と無効化（memory write and invalidate:ＭＷＩ）を含む。この２つの書き込み
トランザクションが異なる点は、ＭＷＩがキャッシュ・メモリ・ラインの整数の
ためでなければならないのに対し、簡素なメモリ書き込みはより少量のデータを
書き込むために使用することができることである。

【００１４】 平均して、ブリッジの両側のバスは、ＭＷＩトランザクションの場合、簡素な
メモリ書き込みの場合よりもはるかに長時間ビジー状態になる。これによって、
ＭＷＩ要求に応答するように構成されていないエージェントを有するターゲット
・バスを不必要に拘束することがある。たとえば、イニシエータは、より古い世
代のターゲットを有するより古いマルチバス・コンピュータ・システムにプラグ
インされた、より新しい世代の周辺デバイスにすることができる。この場合はイ
ニシエータがＭＷＩバスをサポートするが、そのターゲットはこれをサポートし
ない。このようなシステムにおける性能を向上させるため、イニシエータのソフ
トウェアを、ＭＷＩを出さずに簡素なメモリ書き込みを使用するように修正して
、ＭＷＩをサポートしないターゲット向けのトランザクションを実行することが
できる。しかし、このような変更は各デバイス上で実施する必要があり、煩わし
いタスクをシステム・オペレータに与える可能性がある。これは、システムの寿
命の間に多数の新しいデバイスが追加されるからである。したがって、システム
の寿命の間に追加される可能性のある新しい各デバイスのソフトウェアを修正す
る必要なしに、ＭＷＩ要求をマルチバス・コンピュータ・システムで処理するた
めの技術を有することが望ましいであろう。

【００１５】 読み出しトランザクション 書き込みトランザクションに加えて、ブリッジにおける性能最適化の別の分野
が読み出しトランザクションについてもある。ブリッジを介した読み出しトラン
ザクションは、読み出しトランザクションが典型的にはポストされたトランザク
ションとしてではなく、遅延トランザクションとして実行される点で、書き込み
トランザクションよりも複雑である。たとえば、ＰＣＩモデルでは、遅延された
トランザクションにおけるＰＣＩブリッジが、初期要求を完了するために要求さ
れた情報をラッチし、次いでイニシエータに再試行を知らせる。次いで、ブリッ
ジが、イニシエータに代わってターゲット・バスを介して初期要求を実行する。
ターゲットから返されるいかなるデータまたは応答も、ブリッジ・キューに格納
される。次いで、イニシエータは元の要求を繰り返してデータをキューから取り
出し、トランザクションを完了しなければならない。

【００１６】 ＰＣＩシステムにおける読み出しトランザクションでは、ブリッジがターゲッ
ト・バスを介して読み出すデータの厳密な量が指定されず、むしろ特定のＰＣＩ
コマンド・タイプ、および読み出し元のメモリ・アドレス空間がプリフェッチ可
能であるかどうかによって決まることがある。イニシエータは読み出す必要のあ
るデータの厳密な量を知っているが、ＰＣＩモデルではこの量を指定することが
できない。

【００１７】 メモリ空間がプリフェッチ可能であるとき、ブリッジは、読み出し要求に応答
してターゲットからのデータを、固定かつ所定の数のブロックまで、あるいは割
り当てられたブリッジ・キューがフルになるまで、読み出して格納する。この推
論的な動作は、イニシエータに代わって、イニシエータからのいずれかの後続ま
たは繰り返された読み出し要求を予想して行われる。繰り返された読み出し要求
が到着すると、読み出されたデータがイニシエータへブリッジ・キューから流れ
始めるが、イニシエータによっていつでも停止させることができる。次いで、ブ
リッジがターゲットから読み出してきたがイニシエータには転送されない、キュ
ー内のいかなるデータも廃棄される。

【００１８】 この読み出しプリフェッチ・スキームの欠点は、ターゲット・バスをビジー状
態にしておくことで貴重なバス時間を無駄にすることである。いかなるアクセス
中にも、データがブリッジ内のキューに転送されるか、あるいはそこから転送さ
れる間に、開始および／またはターゲット・バスが占有されるかあるいはビジー
になる可能性がある。占有されている間、バスは通常、他のエージェントによっ
て使用することができない。読み出しアクセスにおいてプリフェッチされたデー
タのいくつかが続いて廃棄された場合、ターゲット・バスはビジー状態になって
おり、結果としてブリッジを通じていかなるデータ転送も行われない。したがっ
て、最適化スキームが、ターゲット・バスがこのように不必要にビジー状態にさ
れる間の時間を削減するための助けになることが望ましい。

【００１９】 ブリッジ性能最適化の別の分野は、イニシエータとターゲットの間のデータ転
送速度の制御にある。ＰＣＩマルチバス・アーキテクチャでは、ブリッジの両側
のイニシエータおよびターゲット・エージェントが、それらの間のデータ・フロ
ーの速度を「減速（throttle）」させることが可能である。減速は、いずれかの
エージェントが待機状態をブリッジに要求して待機状態を得たとき、トランザク
ションのためのデータがブリッジに格納中である間に生じる。待機状態によって
、データがブリッジへ受け入れられるか、あるいはブリッジから削除される速度
が低減される。

【００２０】 しかし、ブリッジの両側のデータ速度が、一方向で長すぎるために相当異なる
場合、ブリッジ・キューがフル（書き込みトランザクションにおいてイニシエー
タをブロックする）あるいは空（いかなるデータもターゲットに供給しない）に
なり、ブリッジ内外へのデータの同時フローを中止する。したがって、上記の所
見が与えられると、ブリッジを通じたデータ・フローを最適化して、スループッ
トまたは待ち時間（ブリッジの応用例によって決まる）を向上させて同時フロー
の可能性を増すようにすることができる、さらなる技術を有することが望ましい
であろう。

【００２１】 （概要） 一実施態様では、本発明は、第１のコンピュータ・バスを第２のコンピュータ
・バスに結合するためのブリッジを対象とする。このブリッジは、第１および第
２のバス・インタフェース、トランザクションの一部として一方のバス・インタ
フェースから他方のバス・インタフェースへ転送されるデータを一時的に格納す
るためのキュー、および、トランザクションの実行中にキューによって満たされ
る１つまたは複数の格納条件を表す制御レジスタを有する。

【００２２】 （詳細な説明） 本発明の実施形態を、図面を参照して以下により詳細に説明する。説明のため
、特定の実施形態を以下に述べて、本発明を完全に理解できるようにする。しか
し、この開示を読むことから、当業者には理解されるように、本発明はこのよう
な詳細なしに実施することができる。さらに、周知の要素、デバイス、プロセス
、ステップなどについては、本発明を不明確にすることを避けるために、詳細に
は述べない。

【００２３】 図１は、本発明の一実施形態を、ブリッジまたはブリッジ・デバイス１００に
よって結合された、第１および第２のバス１３４および１３８を有するコンピュ
ータ・システムとして示す。ブリッジ１００は、いくつかの論理キュー１１０、
１１４、１１８、および１２２を含み、これらを使用してこの２つのバスの間の
データ転送をバッファする。各キューはトランザクション毎に使用され、新しい
各トランザクションが開始されたときに別々のキューが割り当てられる。ブリッ
ジ１００は第１のバス・インタフェース１０４および第２のバス・インタフェー
ス１０８も有し、これらがキューをそれぞれのバスに結合する。制御レジスタ１
３０が用意されており、これは本発明の異なる実施形態によるトリガ・ポイント
を識別するものである。これについては以下でより十分に記載する。

【００２４】 以下の考察では、第１のバス１３４が開始バスとみなされ、ここでトランザク
ションがイニシエータ１４０によって開始され、第２のバス１３８は、ターゲッ
ト１４４に結合されたターゲット・バスである。第１のバス１３４に結合された
ホスト・プロセッサ１４８は、制御レジスタ１３０を適切な値で構成するプログ
ラムを実行するために使用することもできる。

【００２５】 メモリ書き込み非フル状態 本発明のこの第１の実施形態は、書き込みトランザクション中にブリッジ・キ
ューを完全にフルにすることが、そうすることによってブリッジが後続の書き込
み要求のいかなるデータを受け入れることも妨げられるか、あるいは単一アクセ
スにおけるこのようなデータを受け入れることが妨げられる場合には、望ましく
ないという考えに基づいている。ブリッジが、その特定のトランザクション用の
その書き込みキューがフルであるために、強制的にこのようなデータを拒否させ
られた場合、ブリッジ内外への同時フローが中止される。これによって、また、
おそらくはターゲット・バスまたはエージェントがビジーであるために、ブリッ
ジがすでにキューにあるデータをターゲットへ移動できない場合に、スループッ
トが低下する。スループットは、キューがフルになっているために後続の要求か
らのデータを単一アクセスで受け入れることができない場合、開始バス上で必要
とされる多数のアクセスのオーバーヘッドによっても低下する。

【００２６】 この第１の実施形態では、ブリッジ１００が書き込みキュー１１０の「非フル
」状態で構成される。非フル状態は、完全に空の状態と完全にフルの状態の間の
キュー１１０の状態である。書き込み要求がブリッジによって受け入れられる前
は、キュー１１０は非フル状態でなければならず、すなわち、使用可能な最低量
の空き空間（制御レジスタで指定されたような１つまたは複数のデータ・ブロッ
ク）を有していなければならない。この状態は、ユーザのコマンドか、または、
バス１３４またはバス１３８のいずれかのホスト・プロセッサ１４８によって実
行された構成プログラムに応じて、制御レジスタ１３０で決められる。たとえば
、図１に示すように、２ビットを制御レジスタで使用して、最大４種類の非フル
状態を符号化することができる。

【００２７】 本発明の第１の実施形態の動作は、図２の流れ図および図１のシステムに従っ
て、以下のように例示することができる。ブリッジ１００は（先に述べたように
、ハードウェアおよびソフトウェアにおいて）図２の動作を実行するように構成
されている。ブロック２０４から開始して、イニシエータ１４０からの書き込み
トランザクションの要求が、開始バス１３４およびインタフェース１０４を介し
て受信される。次いで、ブリッジはキュー１１０をこのトランザクションに割り
当て、アクセスを開始してこのキューをイニシエータからの書き込みデータで満
たす。その後いかなるときでも、イニシエータはアクセスを終了させることがで
き、後の時間に後続の書き込み要求を出すことによってトランザクションを再開
させることができる。

【００２８】 後続の書き込み要求が同じトランザクションに対して受信されたとき、動作は
ブロック２０８に進み、ここで制御レジスタ１３０が検査されて、キュー１１０
の非フル状態が識別される。特定の実装に応じて、各書き込み要求を検出するこ
とに応答してステップ２０８を実行することができ、あるいは、トランザクショ
ンが開始されるより早く、あるいはその後のいかなるときにもステップ２０８を
実行することができる。いずれの場合も、動作はステップ２１２に進む。

【００２９】 ステップ２１２で、比較が行われて、キュー１１０が非フル状態であるかどう
かが判定される。非フル状態はキューの格納状態であり、完全にフルの状態また
は完全に空の状態以外である。書き込みキュー１１０が非フル状態に達した場合
、キューは「フル」とみなされ、動作はステップ２２０へ進む。そこで、ブリッ
ジは後続の書き込み要求に応答して再試行を知らせ、要求は受け入れられない。
その間に、キュー内のデータを、イニシエータによる要求とは無関係にターゲッ
ト１４４へ転送することができる。

【００３０】 しかし、書き込みキュー１１０が、後続の要求が受信されるときまでに非フル
状態よりもより空である場合、このキューは「非フル」であり、動作はステップ
２２０ではなくステップ２１６へ進む。そこで、ブリッジが書き込み要求を受け
入れることが可能となる。受け入れられた場合、開始バスを介した書き込みアク
セスがステップ２１８で開始し、このトランザクションのためのより多くのデー
タをキュー１１０へ転送することができる。上述の後続の要求は、書き込まれる
データの総量、キューのサイズ、およびデータをキューからターゲットへ転送す
る能力に応じて、トランザクション中に数回繰り返すことができる。ブリッジを
このように操作する利点は、次の性能調整例によって例示することができる。

【００３１】 ネットワーク・サーバまたはワークステーションなどのコンピュータは、図１
のブリッジおよびマルチバス・アーキテクチャを用いて設計することができる。
ブリッジを通じた予想されるトラフィック・パターンと与えられたバス上の異な
るエージェントのデータ処理能力では、ターゲット・バス１３８が相対的にビジ
ー状態となり、かつ／または相対的に大きなバースト・トランザクション（相対
的に大量のデータを有する）が開始バス１３４上で要求されることが見込まれる
ならば、このキューの非フル状態がより空に近く設定される。これは、ブリッジ
が書き込み要求を受け入れる前にキュー１１０が空に近くなければならないとい
う意味である。このように、キューが、書き込み要求データのすべてを単一のデ
ータ・フェーズで格納するために十分な空間を有する可能性がより大きくなり、
それによってトランザクションを開始バス上の多数のアクセスにパケット化ある
いは分割することに関するオーバーヘッドが低減される。これに対して、非フル
状態がよりフルに近く設定された場合、ターゲット・バスがビジーであるか、大
量の書き込みデータが要求されることで、キューが早くフルになる可能性がより
大きくなる（および、それによってイニシエータがデータを送信することをブロ
ックするか、あるいは強制的に停止させる）。

【００３２】 他方では、ターゲット・バスが相対的に静かな状態のままになること、および
／またはほとんど少量の書き込みデータが要求されることが予想される場合、非
フル状態がよりフルに近く設定される。この場合、キューが完全にフルになる（
および、したがってイニシエータをブロックする）可能性が少なくなり（非フル
状態がよりフルに近く設定されていても）、これはターゲット・バスがキューか
らデータを削除するために十分高速であるか、かつ／または、少量のデータのみ
が開始バス上の各アクセスで転送されるかのいずれかのためである。同時に、イ
ニシエータがほぼ全体量のキューを使用することができ、それによって、キュー
がフルであるためにイニシエータをブロックする可能性がさらに減る。

【００３３】 各特定の場合では、キューの挙動に関する予測を、バス・トラフィック・シミ
ューレーション、または、開始および／またはターゲット・バス上の実際のトラ
フィックの監視、およびキューのサイズに基づいて決定することができる。実際
に、シミュレーション結果は、ブリッジにおける書き込みキューの非フル状態を
変動させることによってスループットに著しい影響を与えることを示している。

【００３４】 メモリ書き込み要求制御 本発明のこの第２の実施形態は、部分的には、キュー１１０から書き込みデー
タを削除してターゲット１４４へ転送するために、いかに急速にブリッジ１００
がターゲット・バス１３８の制御を要求するかに焦点をあてている。この実施形
態は、ブリッジがターゲット・バスの制御を、そのバスが使用可能になるとすぐ
に要求できるようにすることが必ずしも望ましいわけではない、という考えに基
づいている。図１および図３と共に以下に記載するように、本発明のこの実施形
態は、ブリッジの待ち時間の性能調整について、特に開始およびターゲット・バ
スが異なるバンド幅要件を有するとき、たとえば、開始バスが６４ビット幅であ
るがターゲット・バスが３２ビット幅のみであるときに、有効になるだろう。

【００３５】 図１の実施形態は、書き込みトランザクションの一部として、イニシエータか
らバス１３４を介して受信され、ターゲットへバス１３８を介して転送されるデ
ータを、一時的に格納するためのキュー１１０を有するブリッジ１００を含む。
制御レジスタ１３０はメモリ書き込み要求制御ビットを含む。これは、開始バス
から受信されてキュー１１０に格納されていたデータを転送するために、ターゲ
ット・バスがインタフェース１０８によって要求されるときに、トリガ・ポイン
トを決定する。このビットは、ブリッジ１００がターゲット・バスの制御を要求
できるようになる前に（書き込みトランザクションの一部として）キューで受信
され格納されなければならない、量がゼロでないデータ（１データ・ブロックよ
り大きい）を指定することができる。たとえば、２ビットを使用して、少なくと
も３つの異なった量のＱＷＯＲＤをキューで符号化することができ、各ＱＷＯＲ
Ｄは６４ビットの幅を有するデータのブロックである。上述の第１の実施形態の
場合のように、キュー１１０は、ＰＣＩブリッジにおける、ポストされたメモリ
書き込みキューでよい。

【００３６】 書き込みトランザクションにおける待ち時間を減らすことが望まれる場合、書
き込み要求制御格納条件が、相対的に数の少ないデータ・ブロックに設定される
。指定された数のブロックが受信され、格納されてからすぐに、データをキュー
からターゲットへ転送開始することができる。

【００３７】 より低い格納条件を設定することが有益となることがある別の状況は、ターゲ
ット・バスが相対的にビジーであり、キューがフルになり、ターゲット・バスを
獲得できるようになる前にイニシエータをブロックする可能性があることが予想
されるときである。このような条件では、より低い格納条件によって、キューを
空にする際に開始時にブリッジに優位が与えられ、ブリッジがターゲットを獲得
するために十分な時間を提供することができ、キューがフルになる前に書き込み
データのキューからのアンロードを開始することができる。

【００３８】 待ち時間よりもスループットを向上させることが望まれており、ブリッジの周
囲の環境が、ターゲット・バスを比較的急速に獲得することができ、たとえば相
対的に静かなターゲット・バスであるような場合、書き込み要求制御格納条件を
、より大量のデータで、キューの全容量より少ない量を指示するように設定する
ことができる。これは、ターゲット・バスが獲得されたとき、大量のデータが単
一アクセスでターゲットへ転送されるために使用可能であり、それによってスル
ープットを向上させることを保証する助けとなる。

【００３９】 書き込み要求トリガ・ポイントをより大量に設定することが有益となることが
ある、さらにもう１つの状況は、イニシエータ１４０がトランザクション中に、
たとえば待機状態の形式でブリッジ１００から遅延を要求する可能性が高いとき
である。これは、キュー１１０がトランザクション中に空になる可能性が低く、
イニシエータがさらなるデータの到着を遅延させる間にターゲット・バスを介し
て転送される十分なデータを保持し、ブリッジを通じた同時データ・フローの可
能性を増大させるようにして、したがって所望のスループットを向上させ、ある
いは維持することを保証する助けとなる。

【００４０】 図３は、本発明のブリッジ実施形態において、書き込み要求制御機構を用いて
書き込みトランザクションを実行する、例示的方法を示す。ステップ３０４で、
ブリッジ１００が初期書き込み要求をイニシエータから受信して、書き込みトラ
ンザクションを開始する。動作はステップ３０８に進み、そこでデータがキュー
１１０へ、開始バス１３４を介して転送開始される。ステップ３１２で、キュー
が、制御レジスタ１３０で指定された書き込み要求制御格納条件を満たしている
かどうか、すなわち、十分なデータがキューに転送されたかどうかについての判
定が行われる。そうである場合、ステップ３２０で、ターゲット・バスを要求す
ることができる。続いて、ターゲット・バスが獲得されたとき、ブリッジが書き
込みデータをキューからターゲットへ転送開始する。その間に、キューは続けて
新しい書き込みデータをイニシエータから受信することができる。

【００４１】 ステップ３１２へ戻り、格納条件が満たされていない場合、ブリッジはターゲ
ット・バスを要求することが許可されないが、新しい書き込みデータをキューへ
受信することを続けることができる。そうでない場合、キュー内外への転送は、
互いに無関係に発生することができる。

【００４２】 ＭＷＩエイリアス 書き込み要求を処理する本発明のさらなる実施形態では、ターゲット・バスが
、図１のターゲット１４４など、ＭＷＩ要求を処理するように装備されていない
エージェントを結合すると予想される場合、ブリッジ１００は、開始バス上のＭ
ＷＩ要求を従来のメモリ書き込みとしてターゲット・バスを介して転送するよう
に構成される。このようなエージェントは、たとえば、より古い世代のメモリ・
コントローラおよびブリッジを含む。このように、新しい各イニシエータ１４０
のソフトウェアおよびハードウェア構成は、変更する必要がない。コンピュータ
・システムの動作は、制御レジスタ１３０を、ＭＷＩ変換機能を使用可能にする
ように構成することによって、簡素なメモリ書き込みトランザクションに合わせ
て最適化することができる。使用可能にされると、ブリッジの論理回路が、ター
ゲット・バス上でトランザクションを実行する前に、ＭＷＩトランザクションの
コマンド部を簡素なメモリ書き込みのコマンド部に変更するように指示される。

【００４３】 メモリ読み出しプリフェッチ・サイズ 読み出しトランザクションを取り扱う本発明の実施形態は以下の通りである。
読み出しトランザクションを処理する本発明の第１の実施形態では、読み出しト
ランザクション中にターゲットからプリフェッチされるデータの最大サイズを、
制御レジスタ１３０のビットによって調整することが可能である。この改良は特
に、ブリッジが、ブリッジ読み出しキューに存在する、プリフェッチされたデー
タの要求されない部分を廃棄するように構成されるときに、ブリッジ性能を向上
させることにおいて効果的である。

【００４４】 初期読み出し要求を受信して、再試行を開始バス上で知らせた後、ブリッジは
、制御レジスタ１３０の特有のビットを検査することによって、プリフェッチさ
れる最大データ・サイズを決定する。ブリッジができるだけ多くのデータ（制御
レジスタ１３０で決められた最大量まで）をターゲットから得て、データを読み
出しキュー１２２に格納した後でのみ、ブリッジは、開始バス上で繰り返された
読み出し要求を受け入れることができ、キュー１２２からイニシエータ１４０へ
読み出されたデータを転送させることができる。

【００４５】 システム・オペレータまたは設計者は、制御レジスタ１３０のプリフェッチ・
サイズをいずれかの数のデータ・ブロックに調整することによって廃棄すること
ができる要求されないデータの量を減らす。それによって、ブリッジを特定の応
用例に合わせて調整することができる。たとえば、応用例が大容量記憶装置であ
り、イニシエータが、磁気ディスク記憶装置コントローラであるターゲット１４
４から大きいバースト読み出しトランザクションを要求する可能性が高い場合、
相対的に大量のデータが続いてイニシエータによって要求されるであろうという
確信を持って、プリフェッチ・サイズをより大量に設定することができる。プリ
フェッチ・サイズを、後に廃棄される、要求されないデータ量を減らすように調
整し、それによって、特定のブリッジ応用例では、ターゲット・バスをより効率
的に使用できるようにするべきである。

【００４６】 メモリ読み出し完了制御 読み出しトランザクションに関する本発明のこの第２の実施形態を図１および
図４を使用して記載する。この実施形態は、遅延されたメモリ読み出しトランザ
クションのために、開始バス・インタフェース１０４の挙動を制御するビットを
制御レジスタ１３０に用意している。このビットは、キュー１２２のための読み
出し完了制御格納条件を識別する。これは、イニシエータ１４０が、いつキュー
１２２に格納された読み出しデータにアクセスできるかを決定する。制御レジス
タ１３０は、ブリッジが開始バス１３４上で繰り返された読み出し要求を受け入
れてデータをキュー１２２から戻すことができるようになる前に、ターゲットか
ら受信してキュー１２２に格納しなければならないデータ・ブロックの最少数を
変更するように、プログラミングすることができる。たとえば、２ビットを使用
して、繰り返し要求の受け入れが可能となる前に受信してキューに格納しなけれ
ばならない４つの異なる量のＱＷＯＲＤＳ（６４ビット幅のデータ・ブロック）
を符号化することができる。

【００４７】 わずかに異なる実施形態では、要求された読み出しデータのすべてが受信され
てキュー１２２に格納されている場合、すなわち、トランザクションがターゲッ
ト・バス上で完了した場合、制御レジスタ１３０で指定された完了制御格納条件
がキューによって満たされているかどうかにかかわらず、格納されたデータをイ
ニシエータへ送達することができる。

【００４８】 図４は、本発明のこの実施形態を実施する際に、ブリッジによって実行される
一連のステップを示す。ブロック４０４から開始して、第１の読み出し要求が開
始バス１３４から受信されて、読み出しトランザクションを開始する。ＰＣＩの
実施形態では、読み出しトランザクションを、メモリ読み出し、メモリ読み出し
ライン（memory read line、ＭＲＬ）およびメモリ読み出しマルチプル（memory
read multiple、ＭＲＭ）のいずれか１つにすることができる。

【００４９】 読み出しキュー１２２をトランザクションに割り当て（もちろん、空いている
読み出しキューが使用可能であるとする）、読み出しアドレス情報を得た後、次
いでステップ４０６でブリッジが再試行を開始バス１３４上で知らせる。次いで
、ブリッジがターゲット・バス１３８を獲得しようと試みる。成功した場合、タ
ーゲット１４４から読み出されたデータの転送がステップ４０８で開始する。そ
うでない場合、ブリッジは、トランザクションをターゲット・バス上で開始する
ために、ターゲット・バスを獲得しようと試み続けることができる。

【００５０】 ステップ４１２のように、ターゲット・バス上の読み出しが完了する前に、繰
り返された要求が開始バス上で受信されたとき、次いで、ブロック４１６で、制
御レジスタ１３０で指定された完了制御格納条件を満たすために十分な読み出し
データがキューで受信されているかどうかについての判断が行われる。そうでな
い場合、ブロック４０６で、イニシエータに再試行が知らされる。その間に、ブ
ロック４０８で、データをターゲットからキュー１２２へ転送し続けることがで
きる。

【００５１】 しかし、判断ブロック４１６で、キューが、格納条件を満たすためにターゲッ
トから読み出された十分な量のデータを受信している場合、繰り返された要求を
受け入れることができ、トランザクションのために読み出されたデータをキュー
からイニシエータへ、好ましくは単一の読み出しアクセスで転送しようとするこ
とによって、開始バス上での読み出しトランザクションを完了させることができ
る。

【００５２】 完了制御格納条件を、読み出しキューの深度およびブリッジ・トラフィック条
件の関数として変動させることによって、ユーザがブリッジ性能を調整して、ブ
リッジをその周囲の環境によりよく適合させることができる。たとえば、データ
・バックアップなどの大容量記憶装置の応用例を考察すると、この場合はイニシ
エータが、メモリ・コントローラであるターゲット１４４からデータを読み出す
ためにシークするディスク・コントローラである。この場合のイニシエータは、
待ち時間とは関係がない可能性があるが、むしろ高いスループットが望まれる。
したがって、ユーザは、制御レジスタ１３０のメモリ読み出し完了制御部を、相
対的に大量のデータを指示するように構成するであろう。この方法で、待ち時間
の増大を犠牲にして、より多くのデータをイニシエータへ単一アクセスで転送し
て、トランザクションを完了することができる。

【００５３】 制御レジスタ１３０を特徴とする性能調整可能なブリッジ１００を、図５のイ
ンテリジェントＩ／Ｏサブシステム５１０の構成要素として使用することができ
る。Ｉ／Ｏサブシステム５１０は、第３のバス（ローカル・バス５１６）上のサ
ブシステム・プロセッサ５１２およびメモリ・コントローラ５１４を特徴とする
。ローカル・バスは第１次５２１および第２次５２２ＰＣＩバスに、それぞれア
ドレス変換ユニット（ＡＴＵ）５２６および５２８を通じて結合される。Ｉ／Ｏ
サブシステム５１０は単一のＩＣとして実施することができ、ネットワーク・サ
ーバ・マザーボードなどのシステムの応用例の一部としても使用することができ
る。マザーボードは、Ｉ／Ｏサブシステム５１０およびＰＣＩバス５２１および
５２２に加えて、第１次バス５２１に結合されたホスト・プロセッサおよびメモ
リ、および、第２次バス５２２に結合された１つまたは複数のネットワーク・イ
ンタフェース・コントローラを含む。ネットワーク・コントローラは、図１のタ
ーゲット１４４のいくつかのインスタンスによって示すことができる。Ｉ／Ｏサ
ブシステム５１０のブリッジ１００を上述のように調整して、ネットワーク・サ
ーバ・マザーボードの性能を向上させるためにその待ち時間を最適化することが
できる。

【００５４】 要約すると、上述の本発明の実施形態は、ブリッジおよびコンピュータ・シス
テムを対象としており、データ・キューの深度および特定のシステム応用例を考
慮してブリッジの性能を調整することができる。もちろん、本発明の実施形態は
、構造および実装において他の変形形態を受けることがある。たとえば、制御レ
ジスタ１３０のビットはプログラミング可能（読み出しおよび書き込み）にする
ことができ、あるいは、一度だけプログラミング可能（プログラミング可能な読
み出し専用メモリ）、回路内でプログラミング可能（フラッシュ・メモリなど）
、または検査ビット（ＩＣの検査バッチ中にプログラミング可能であるが、その
後に読み出し専用製品として固定される）にもすることができる。制御レジスタ
１３０には、ホスト・プロセッサ１４８（図１参照）によって、あるいは、図５
のＩ／Ｏサブシステム５１０の実施形態のサブシステム・プロセッサ５１０によ
って、アクセスすることができる。

【００５５】 上述の制御レジスタ１３０の実施形態は、異なるデータ・キューの最大４種類
のトリガ・ポイント／格納条件を表す２ビットを有するが、別法としてより多数
のビットを使用することができ、したがって、より細かい細分性で、ブリッジお
よび周辺のコンピュータ・システムの性能を調整することが可能となる。

【００５６】 したがって、本発明の範囲は、例示した実施形態によってではなく、付属の特
許請求の範囲およびそれらの合法的な均等物によって決定されるべきである。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるブリッジを有するコンピュータ・システムの一部を
示す図である。

【図２】 本発明の別の実施形態による、キュー非フル状態を実施する際にブリッジによ
って実行されるステップの流れ図である。

【図３】 本発明の別の実施形態による、書き込み要求制御を実施する際にブリッジによ
って実行されるステップの流れ図である。

【図４】 本発明の別の実施形態による、読み出し完了制御を実施する際にブリッジによ
って実行されるステップを示す図である。

【図５】 本発明の別の実施形態による、性能調整可能ブリッジを特徴とするインテリジ
ェントＩ／Ｏサブシステムのブロック図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ， ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ Ｆターム(参考） 5B014 EB01 GA07 GA26 GD07 GD14

Claims (23)

【特許請求の範囲】
1. 【請求項１】 第１および第２のバス・インタフェースと、 前記第１のバス・インタフェースを介して開始されたトランザクションの一部
   として、前記第１および第２のバス・インタフェースの間で転送されるデータを
   格納するキューと、 前記トランザクション中に前記キューによって満たされる、少なくとも１つの
   格納条件を表す制御レジスタと を含むブリッジ。
2. 【請求項２】 前記ブリッジが書き込み要求を受け入れる前に、前記格納条
   件が前記キューによって満たされる請求項１に記載のブリッジ。
3. 【請求項３】 前記書き込み要求が受け入れられる前に、前記制御レジスタ
   が、前記キューで使用可能な空間の量を指定する複数のビットを有する請求項２
   に記載のブリッジ。
4. 【請求項４】 前記ブリッジが前記第２のバス・インタフェースを介して第
   ２のバスの制御を要求する前に、前記格納条件が前記キューによって満たされる
   請求項１に記載のブリッジ。
5. 【請求項５】 前記第２のバスが、書き込みトランザクションの一部として
   データを転送することが要求される前に、前記制御レジスタが前記キューに格納
   される前記データの量を表す複数のビットを有する請求項４に記載のブリッジ。
6. 【請求項６】 前記第１のバス・インタフェースを介して開始された読み出
   し要求の後に続く後続の読み出し要求に応答して、前記データが前記キューから
   前記第１のバス・インタフェースへ転送される前に、前記格納条件が前記キュー
   によって満たされる請求項１に記載のブリッジ。
7. 【請求項７】 前記後続の読み出し要求に応答して、前記データが前記イニ
   シエータに転送される前に、前記制御レジスタが、前記キューに格納されるデー
   タの量を表す少なくとも１つのビットを含む請求項６に記載のブリッジ。
8. 【請求項８】 前記ブリッジがＰＣＩブリッジであり、繰り返された読み出
   し要求が、遅延された読み出しトランザクションの一部である請求項６に記載の
   ブリッジ。
9. 【請求項９】 前記ブリッジがＰＣＩブリッジであり、前記キューが、ポス
   トされたメモリ書き込みキューである請求項１に記載のブリッジ。
10. 【請求項１０】 前記キューが、前記データを格納するためのＦＩＦＯデバ
    イスを含む請求項１に記載のブリッジ。
11. 【請求項１１】 前記制御レジスタが、部分的に読み出し可能でも書き込み
    可能でもある請求項１に記載のブリッジ。
12. 【請求項１２】 前記ブリッジに、第１のバス・インタフェースで受信され
    たメモリ書込みと無効化（ＭＷＩ）要求を、第２のバス・インタフェースを介し
    たメモリ書き込み要求として、転送させるための論理回路を含むブリッジ。
13. 【請求項１３】 前記論理回路がレジスタにビットを含む、請求項１２に記
    載のブリッジ。
14. 【請求項１４】 前記レジスタが、部分的に読み出し可能で、書き込み可能
    でもある請求項１３に記載のブリッジ。
15. 【請求項１５】 第１のコンピュータ・バス上のイニシエータを第２のコン
    ピュータ・バス上のターゲットに結合するブリッジにおいて、前記ブリッジは、
    第１の読み出し要求に応答して前記ターゲットから読み出されたデータを格納す
    るキューを有し、前記ブリッジはさらに、前記ブリッジが前記ターゲットから読
    み出したよりも少ないデータを要求する前記イニシエータに応答して、前記デー
    タの要求されない部分を廃棄するように構成され、 前記第１の読み出し要求に応答して、前記ブリッジによって前記ターゲットか
    ら読み出されるデータの最大量を表すための制御レジスタ を含む改良。
16. 【請求項１６】 前記制御レジスタが、部分的に読み出し可能でも書き込み
    可能でもある、請求項１５に記載の改良。
17. 【請求項１７】 開始バスをターゲット・バスに、データ・キューを通じて
    結合するブリッジにおける、 書き込み要求を前記開始バス上で受信するステップと、 制御レジスタの内容を検査して、前記キューの非フル状態を判定するステップ
    と、 前記キューが前記非フル状態でない場合に、再試行を前記開始バス上に信号で
    送り、前記キューが前記非フル状態の場合に、書き込みアクセスを開始してデー
    タを前記開始バスから前記キューへ転送するステップと を含む方法。
18. 【請求項１８】 制御レジスタの内容を検査する前記ステップが、前記書き
    込み要求を受信することに応答して実行される請求項１７に記載の方法。
19. 【請求項１９】 開始バスをターゲット・バスに、データ・キューを通じて
    結合するブリッジにおける 書き込み要求を前記開始バス上で受信するステップと、 制御レジスタを検査することによって、前記キューの書き込み要求制御条件を
    判定するステップと、 前記キューが前記書き込み要求制御条件を満たすまで、データを開始バスから
    前記キューへ転送するステップと、 前記ターゲット・バスに、前記データを前記キューから前記ターゲット・バス
    へ転送するように要求するステップと を含む方法。
20. 【請求項２０】 書き込み要求制御条件を判定する前記ステップが、前記書
    き込み要求を受信することに応答して実行される請求項１９に記載の方法。
21. 【請求項２１】 開始バス上のイニシエータをターゲット・バス上のターゲ
    ットに、データ・キューを通じて結合するブリッジにおける、 読み出し要求を前記開始バス上で受信するステップと、 繰り返された読み出し要求が受信されるまで、読み出されたデータを前記ター
    ゲットから前記キューへ転送するステップと、 制御レジスタを検査することによって、前記キューの完了制御条件を判定する
    ステップと、 前記キューが前記完了制御条件を満たしている場合に、前記読み出されたデー
    タを前記キューから前記イニシエータに転送することによって、前記繰り返され
    た読み出し要求を完了するステップと を含む方法。
22. 【請求項２２】 完了制御条件を判定する前記ステップが、前記読み出し要
    求を受信することに応答して実行される請求項２１に記載の方法。
23. 【請求項２３】 第１次ＰＣＩバス、前記第１次バスに結合されたホスト・
    プロセッサおよびホスト・メモリと、 第２次ＰＣＩバスと、 前記第２次バスに結合されたネットワーク・インタフェース・コントローラ（
    ＮＩＣ）と、前記第１次バスを前記第２次バスに結合するブリッジとを含むネッ
    トワーク・サーバ・システムであって、前記ブリッジが、前記ホスト・プロセッ
    サと前記ＮＩＣの間のトランザクションの一部として、第１次および第２次バス
    の間で転送されるデータを一時的に格納するキューと、前記トランザクション中
    に前記キューによって満たされる少なくとも１つの格納条件を表す制御レジスタ
    と を含むネットワーク・サーバ・システム。