JPH04343141A - 割込み制御回路 - Google Patents
割込み制御回路Info
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- JPH04343141A JPH04343141A JP11595191A JP11595191A JPH04343141A JP H04343141 A JPH04343141 A JP H04343141A JP 11595191 A JP11595191 A JP 11595191A JP 11595191 A JP11595191 A JP 11595191A JP H04343141 A JPH04343141 A JP H04343141A
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- interrupt level
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Links
- 238000010586 diagram Methods 0.000 description 14
- 230000010365 information processing Effects 0.000 description 14
- 102100030147 Integrator complex subunit 7 Human genes 0.000 description 6
- 101710092890 Integrator complex subunit 7 Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 101710092887 Integrator complex subunit 4 Proteins 0.000 description 4
- 102100037075 Proto-oncogene Wnt-3 Human genes 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 2
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 2
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、情報処理装置に関す
るものであり、特にその割込み制御回路における割込み
レベルの最適化に関するものである。
るものであり、特にその割込み制御回路における割込み
レベルの最適化に関するものである。
【０００２】
【従来の技術】従来の割込み制御回路においては、割込
み要因に対して、予め、一意的に割込みレベルを決定し
、そのレベルに応じて情報処理装置に割込み信号を送出
していた。情報処理装置は、この割込み信号の順番にし
たがって処理を行っていた。従来は、このように、割込
み処理していた。
み要因に対して、予め、一意的に割込みレベルを決定し
、そのレベルに応じて情報処理装置に割込み信号を送出
していた。情報処理装置は、この割込み信号の順番にし
たがって処理を行っていた。従来は、このように、割込
み処理していた。
【０００３】
【発明が解決しようとする課題】しかし、上記のような
割込み制御回路では、割込みレベルを予めハードウエア
において決定しているため、情報処理装置の処理内容に
よっては、効率の向上が図れないという問題点があった
。
割込み制御回路では、割込みレベルを予めハードウエア
において決定しているため、情報処理装置の処理内容に
よっては、効率の向上が図れないという問題点があった
。
【０００４】この発明は上記問題を解決し、割込みレベ
ルの最適化によって情報処理装置の処理効率を向上させ
ることを目的とする。
ルの最適化によって情報処理装置の処理効率を向上させ
ることを目的とする。
【０００５】
【課題を解決するための手段】請求項１に係る割込み制
御回路は、割込み要求信号に応じた割込みレベルを記憶
している割込みレベル記憶手段、複数の割込み要求信号
を受けて、割込みレベル記憶手段に記憶されている割込
みレベルに応じて、割込みレベル順位の最も高い割込み
レベル信号を出力する割込み処理手段、を備えている。
御回路は、割込み要求信号に応じた割込みレベルを記憶
している割込みレベル記憶手段、複数の割込み要求信号
を受けて、割込みレベル記憶手段に記憶されている割込
みレベルに応じて、割込みレベル順位の最も高い割込み
レベル信号を出力する割込み処理手段、を備えている。
【０００６】請求項２の割込み制御回路は、制御機器の
状態に応じて、割込みレベルを決める割込みレベル演算
手段、割込みレベル演算手段から送られる割込みレベル
を記憶している割込みレベル記憶手段、複数の割込み要
求信号を受けて、割込みレベル記憶手段に記憶されてい
る割込みレベルに応じて、割込みレベル順位の最も高い
割込みレベル信号を出力する割込み処理手段、を備えて
いる。
状態に応じて、割込みレベルを決める割込みレベル演算
手段、割込みレベル演算手段から送られる割込みレベル
を記憶している割込みレベル記憶手段、複数の割込み要
求信号を受けて、割込みレベル記憶手段に記憶されてい
る割込みレベルに応じて、割込みレベル順位の最も高い
割込みレベル信号を出力する割込み処理手段、を備えて
いる。
【０００７】
【作用】請求項１の割込み制御回路は、割込みレベル記
憶手段が割込み要求信号に応じた割込みレベルを記憶し
ている。割込み処理手段は、複数の割込み要求信号を受
けて、記憶手段に記憶されている割込みレベルに応じて
、割込みレベル順位の最も高い割込みレベル信号を出力
する。従って、割込みレベル記憶手段に記憶している割
込みレベルの設定が可能となっている。
憶手段が割込み要求信号に応じた割込みレベルを記憶し
ている。割込み処理手段は、複数の割込み要求信号を受
けて、記憶手段に記憶されている割込みレベルに応じて
、割込みレベル順位の最も高い割込みレベル信号を出力
する。従って、割込みレベル記憶手段に記憶している割
込みレベルの設定が可能となっている。
【０００８】請求項２の割込み制御回路は、割込みレベ
ル演算手段が制御機器の状態に応じて、割込みレベルを
決める。割込みレベル記憶手段は、割込みレベル演算手
段から送られる割込みレベルを記憶している。割込み処
理手段は、複数の割込み要求信号を受けて、記憶手段に
記憶されている割込みレベルに応じて、割込みレベル順
位の最も高い割込みレベル信号を出力する。従って、情
報処理装置の処理中に、制御機器の状態に応じて、割込
みレベルが書き換え可能になっている。
ル演算手段が制御機器の状態に応じて、割込みレベルを
決める。割込みレベル記憶手段は、割込みレベル演算手
段から送られる割込みレベルを記憶している。割込み処
理手段は、複数の割込み要求信号を受けて、記憶手段に
記憶されている割込みレベルに応じて、割込みレベル順
位の最も高い割込みレベル信号を出力する。従って、情
報処理装置の処理中に、制御機器の状態に応じて、割込
みレベルが書き換え可能になっている。
【０００９】
【実施例】図１に、この発明の一実施例である割込み制
御回路の全体構成図を示す。情報処理装置に複数の割込
み要求信号がある場合について説明する。割込みレベル
記憶手段１０は、割込み要求信号に対応して、任意に決
めた割込みレベルを記憶させている。割込みレベル処理
手段１２は、複数の割込み要求信号を受けて、割込みレ
ベル記憶手段１０に記憶されている割込みレベルに応じ
て、割込みレベル順位の最も高い割込みレベル信号を出
力する。情報処理装置は、この割込みレベル信号によっ
て、割込み処理を行う。
御回路の全体構成図を示す。情報処理装置に複数の割込
み要求信号がある場合について説明する。割込みレベル
記憶手段１０は、割込み要求信号に対応して、任意に決
めた割込みレベルを記憶させている。割込みレベル処理
手段１２は、複数の割込み要求信号を受けて、割込みレ
ベル記憶手段１０に記憶されている割込みレベルに応じ
て、割込みレベル順位の最も高い割込みレベル信号を出
力する。情報処理装置は、この割込みレベル信号によっ
て、割込み処理を行う。
【００１０】図５に、この発明の一実施例である割込み
制御回路の接続図を示す。割込みコントローラ２４は、
割込み制御回路２０と割込みプライオリティエンコーダ
ー２２からなる。
制御回路の接続図を示す。割込みコントローラ２４は、
割込み制御回路２０と割込みプライオリティエンコーダ
ー２２からなる。
【００１１】図２に、割込み制御回路２０の回路図を示
す。データ線３１の本数は限定されないが、この実施例
では、データ線を３本として説明する。ＩＮＴａ，ＩＮ
Ｔｂ，ＩＮＴｃは、割込み要求信号である。割込みレベ
ル記憶手段であるレジスタ３４，３８，４２は、それぞ
れ、ＩＮＴａ，ＩＮＴｂ，ＩＮＴｃの割込み要求信号に
対応した割込みレベルを記憶している。さらに、書込信
号Ｗａ，Ｗｂ，Ｗｃも対応している。デコーダ４４，４
６，４８は、ＩＮＴａ，ＩＮＴｂ，ＩＮＴｃからの割込
み要求信号によりレジスタ３４，３８，４２から割込み
レベルを出力する。デコーダ４４，４６，４８から出力
された割込みレベルは、割込みレベル信号ＩＮＴ１〜７
として出力される。なお、データ線の本数がｎ本であれ
ば、割込みレベル信号ＩＮＴｊは、２ｎ＞ｊで与えられ
る。
す。データ線３１の本数は限定されないが、この実施例
では、データ線を３本として説明する。ＩＮＴａ，ＩＮ
Ｔｂ，ＩＮＴｃは、割込み要求信号である。割込みレベ
ル記憶手段であるレジスタ３４，３８，４２は、それぞ
れ、ＩＮＴａ，ＩＮＴｂ，ＩＮＴｃの割込み要求信号に
対応した割込みレベルを記憶している。さらに、書込信
号Ｗａ，Ｗｂ，Ｗｃも対応している。デコーダ４４，４
６，４８は、ＩＮＴａ，ＩＮＴｂ，ＩＮＴｃからの割込
み要求信号によりレジスタ３４，３８，４２から割込み
レベルを出力する。デコーダ４４，４６，４８から出力
された割込みレベルは、割込みレベル信号ＩＮＴ１〜７
として出力される。なお、データ線の本数がｎ本であれ
ば、割込みレベル信号ＩＮＴｊは、２ｎ＞ｊで与えられ
る。
【００１２】いま、割込み要求信号ＩＮＴａとＩＮＴｂ
とが同時に与えられたとする。以下、この場合の割込み
制御回路２０の動作について説明する。図３に、割込み
レベルの設定表を、図４に、デコーダの真理値表を示す
。まず、割込み要求信号ＩＮＴａが与えられた時につい
て説明する。図３により、割込み要求信号ＩＮＴａは、
割込みレベル４に設定されている。この時、レジスタ３
４には、データ線から割込みレベル「ＬＨＨ」が送られ
ており、読出信号Ｒａによりレジスタ３４の入力に与え
られている。割込み要求信号ＩＮＴａの（Ｌ）があると
、書込信号Ｗａにより、レジスタ３４に記憶されている
割込みレベル「ＬＨＨ」が、デコーダ４４に出力される
。そして、割込み要求信号ＩＮＴａにより、デコーダ４
４のイネーブル入力Ｇに（Ｌ）が与えられる。この入力
信号によりレジスタ３４の割込みレベル「ＬＨＨ」が、
デコーダ４４のセレクト入力「ＣＢＡ」に入力される。 この割込みレベルにより、デコーダ４４のＹ４のみ（Ｌ
）が出力され、他のＹ１，Ｙ２などからは（Ｈ）が出力
することになる。また、他のデコーダ４６，４８のＹ４
からは、全て（Ｈ）が出力されている（図４参照）。こ
の結果、ＮＯＴＮＯＲゲート５２により、各デコーダの
出力Ｙ４に対応するＩＮＴ４からは、（Ｌ）が出力する
。このように、ＩＮＴ４から割込みレベル信号が送られ
る。次に、割込み要求信号ＩＮＴｂが与えられた時には
、同様に、レベル７に対応する割込みレベル「ＬＬＬ」
が、デコーダ４６のセレクト入力に入力される。この時
、デコーダ４６のＹ７のみ（Ｌ）が出力され、他のＹ１
，Ｙ２などからは（Ｈ）が出力する。また、他のデコー
ダ４４，４８のＹ７からは、全て（Ｈ）が出力されてい
る（図４参照）。この結果、ＮＯＴＮＯＲゲート５４に
より、デコーダの出力Ｙ７に対応するＩＮＴ７からは、
（Ｌ）が出力する。このように、ＩＮＴ７から割込みレ
ベル信号が送られる。このようにして、割込み制御回路
２０において、割込みレベル信号が出力される。
とが同時に与えられたとする。以下、この場合の割込み
制御回路２０の動作について説明する。図３に、割込み
レベルの設定表を、図４に、デコーダの真理値表を示す
。まず、割込み要求信号ＩＮＴａが与えられた時につい
て説明する。図３により、割込み要求信号ＩＮＴａは、
割込みレベル４に設定されている。この時、レジスタ３
４には、データ線から割込みレベル「ＬＨＨ」が送られ
ており、読出信号Ｒａによりレジスタ３４の入力に与え
られている。割込み要求信号ＩＮＴａの（Ｌ）があると
、書込信号Ｗａにより、レジスタ３４に記憶されている
割込みレベル「ＬＨＨ」が、デコーダ４４に出力される
。そして、割込み要求信号ＩＮＴａにより、デコーダ４
４のイネーブル入力Ｇに（Ｌ）が与えられる。この入力
信号によりレジスタ３４の割込みレベル「ＬＨＨ」が、
デコーダ４４のセレクト入力「ＣＢＡ」に入力される。 この割込みレベルにより、デコーダ４４のＹ４のみ（Ｌ
）が出力され、他のＹ１，Ｙ２などからは（Ｈ）が出力
することになる。また、他のデコーダ４６，４８のＹ４
からは、全て（Ｈ）が出力されている（図４参照）。こ
の結果、ＮＯＴＮＯＲゲート５２により、各デコーダの
出力Ｙ４に対応するＩＮＴ４からは、（Ｌ）が出力する
。このように、ＩＮＴ４から割込みレベル信号が送られ
る。次に、割込み要求信号ＩＮＴｂが与えられた時には
、同様に、レベル７に対応する割込みレベル「ＬＬＬ」
が、デコーダ４６のセレクト入力に入力される。この時
、デコーダ４６のＹ７のみ（Ｌ）が出力され、他のＹ１
，Ｙ２などからは（Ｈ）が出力する。また、他のデコー
ダ４４，４８のＹ７からは、全て（Ｈ）が出力されてい
る（図４参照）。この結果、ＮＯＴＮＯＲゲート５４に
より、デコーダの出力Ｙ７に対応するＩＮＴ７からは、
（Ｌ）が出力する。このように、ＩＮＴ７から割込みレ
ベル信号が送られる。このようにして、割込み制御回路
２０において、割込みレベル信号が出力される。
【００１３】次に、割込み制御回路２０から同時に出力
された割込みレベル信号ＩＮＴ４とＩＮＴ７は、割込み
プライオリティエンコーダ２２に入力される。図６に、
割込みプライオリティエンコーダ２２の回路図を示す。 割込みプライオリティエンコーダ２２は、ＩＮＴ１〜Ｉ
ＮＴ７の信号が入力されると、その中で最も割込みレベ
ルの高い信号が出力されるようになっている。図７に割
込みプライオリティエンコーダ真理値表を示す。この表
において、入力７の信号にＬがあるものが最優先され、
以下６，５，４の順位で優先されるようになっている。 従って、ＩＮＴ４とＩＮＴ７とでは、入力７にＬが出力
されているＩＮＴ７の割込み要求信号が優先されること
になる。これにより、出力「ＣＢＡ」から「ＬＬＬ」が
出力されることになる。この信号が、図５に示す、ＣＰ
Ｕ２６への割込み要求のレベル７として出力されて、Ｃ
ＰＵ２６に割込みがされる。従って、割込みレベル信号
が複数ある場合には、割込みレベル順位の最も高い割込
みレベル信号が出力される。以上のように、割込みレベ
ルがＣＰＵ２６に入力される。
された割込みレベル信号ＩＮＴ４とＩＮＴ７は、割込み
プライオリティエンコーダ２２に入力される。図６に、
割込みプライオリティエンコーダ２２の回路図を示す。 割込みプライオリティエンコーダ２２は、ＩＮＴ１〜Ｉ
ＮＴ７の信号が入力されると、その中で最も割込みレベ
ルの高い信号が出力されるようになっている。図７に割
込みプライオリティエンコーダ真理値表を示す。この表
において、入力７の信号にＬがあるものが最優先され、
以下６，５，４の順位で優先されるようになっている。 従って、ＩＮＴ４とＩＮＴ７とでは、入力７にＬが出力
されているＩＮＴ７の割込み要求信号が優先されること
になる。これにより、出力「ＣＢＡ」から「ＬＬＬ」が
出力されることになる。この信号が、図５に示す、ＣＰ
Ｕ２６への割込み要求のレベル７として出力されて、Ｃ
ＰＵ２６に割込みがされる。従って、割込みレベル信号
が複数ある場合には、割込みレベル順位の最も高い割込
みレベル信号が出力される。以上のように、割込みレベ
ルがＣＰＵ２６に入力される。
【００１４】次に、割込みレベル変更の具体的処理につ
いて、図８のフローチャートにおいて示す。割込みレベ
ル変更処理が開始されると、まず、図５に示す、ＣＰＵ
２６への割込みレベルの割込みが禁止される（ステップ
Ｓ１０）。割込みレベルを変更しようとする時に割込み
があると、誤動作する場合があるためである。次に、Ｃ
ＰＵ２６が割込み処理中か否か判断する（ステップＳ１
１）。割込み処理中の時に割込みがあると、誤動作する
場合があるためである。割込み処理中であれば割込み禁
止が解除されるまで待機している（ステップＳ１２）。 割込み処理中でなければ、現在、割込みマスクが行われ
ているか否か判断する（ステップＳ１３）。割込みマス
クとは、割込みレベルによって、割込みの受け付けに制
限を設けることをいい、この例では、ＣＰＵ２６に備え
られている（図示せず）。割込みマスクが行われている
間は、終るまで待機している。割込みマスクが行われて
いる時には、割込みレベルの状態により割込みが受け付
けられたり、受け付けられなかったりして、誤動作をす
る原因になるからである。割込みマスクが行われていな
い時には、割込みマスクを変更できないようにロックす
る（ステップＳ１４）。他のプロセスで割込みマスクが
変更しては困るからである。その後に、書込信号Ｗａ，
Ｗｂ，Ｗｃにより、それぞれ、レジスタ３４，３８，４
２の割込みレベルを変更する（ステップＳ１５）。例え
ば、図２において、アプリケーション変更に応じて、割
込み要求信号ＩＮＴａをレベル４からレベル７に変更し
たいとする。この場合には、割込みレベル「ＬＬＬ」を
データ線から送り、書込信号Ｗａにより、レジスタ３４
に記憶されている「ＬＨＨ」を「ＬＬＬ」に書き換えれ
ば良い。同様に、レジスタ３８の割込みレベル「ＬＬＬ
」を「ＬＨＨ」に、書込信号Ｗｂにより、書き換える。 これにより、割込み要求信号ＩＮＴａは、レベル７に変
更される。次に、割込みマスクのロックを解除する（ス
テップＳ１６）。そして、次の割込みを許可する状態（
ステップＳ１７）で終了する。このように、情報処理装
置のアプリケーションに応じて、割込みレベルを変更す
ることができる。
いて、図８のフローチャートにおいて示す。割込みレベ
ル変更処理が開始されると、まず、図５に示す、ＣＰＵ
２６への割込みレベルの割込みが禁止される（ステップ
Ｓ１０）。割込みレベルを変更しようとする時に割込み
があると、誤動作する場合があるためである。次に、Ｃ
ＰＵ２６が割込み処理中か否か判断する（ステップＳ１
１）。割込み処理中の時に割込みがあると、誤動作する
場合があるためである。割込み処理中であれば割込み禁
止が解除されるまで待機している（ステップＳ１２）。 割込み処理中でなければ、現在、割込みマスクが行われ
ているか否か判断する（ステップＳ１３）。割込みマス
クとは、割込みレベルによって、割込みの受け付けに制
限を設けることをいい、この例では、ＣＰＵ２６に備え
られている（図示せず）。割込みマスクが行われている
間は、終るまで待機している。割込みマスクが行われて
いる時には、割込みレベルの状態により割込みが受け付
けられたり、受け付けられなかったりして、誤動作をす
る原因になるからである。割込みマスクが行われていな
い時には、割込みマスクを変更できないようにロックす
る（ステップＳ１４）。他のプロセスで割込みマスクが
変更しては困るからである。その後に、書込信号Ｗａ，
Ｗｂ，Ｗｃにより、それぞれ、レジスタ３４，３８，４
２の割込みレベルを変更する（ステップＳ１５）。例え
ば、図２において、アプリケーション変更に応じて、割
込み要求信号ＩＮＴａをレベル４からレベル７に変更し
たいとする。この場合には、割込みレベル「ＬＬＬ」を
データ線から送り、書込信号Ｗａにより、レジスタ３４
に記憶されている「ＬＨＨ」を「ＬＬＬ」に書き換えれ
ば良い。同様に、レジスタ３８の割込みレベル「ＬＬＬ
」を「ＬＨＨ」に、書込信号Ｗｂにより、書き換える。 これにより、割込み要求信号ＩＮＴａは、レベル７に変
更される。次に、割込みマスクのロックを解除する（ス
テップＳ１６）。そして、次の割込みを許可する状態（
ステップＳ１７）で終了する。このように、情報処理装
置のアプリケーションに応じて、割込みレベルを変更す
ることができる。
【００１５】また、他の実施例では、図９に示すように
マルチプロセッサシステムにおいて、それぞれ、個々に
割込みレベルを可変にした割込み制御装置を設けること
により、並列処理の処理効率を上げることもできる。
マルチプロセッサシステムにおいて、それぞれ、個々に
割込みレベルを可変にした割込み制御装置を設けること
により、並列処理の処理効率を上げることもできる。
【００１６】さらに、この発明の一実施例である音声処
理における割込みレベルの変更のフローチャートを図１
０に示す。割込みレベル変更前においては、音声処理は
、割込みレベル３にある。リアルタイムで音声処理の割
込みが要求されると、音声処理における割込みレベルの
変更が開始される。まず、変更前の割込みレベルの保存
が行われる（ステップＳ２１）。次に、音声処理の割込
みレベルをレベル６に上げる（ステップＳ２２）。この
後、音声処理が行われる（ステップＳ２３）。音声処理
が終ると、音声処理の割込みレベルを割込みレベル６か
ら変更前の割込みレベル３に戻す（ステップＳ２４）。 このように、ＣＰＵの複数の割込み処理の中で、音声処
理の割込みレベルを変えることができる。この具体例と
して、自動車に使用されているＣＰＵのセンサー処理な
どの場合が適用される。例えば、トラックのバック信号
に、音声が使用されている場合がある。この場合におい
ては、各センサーの処理の中で、特に、夜間や雨の日の
場合などは、音声処理の割込みレベルを上げる。 これにより、音声処理が優先されて、トラックをバック
させようとして、チェンジレバーをバックに入れると、
すぐに発声がされたり、環境に応じて、音量を上げたり
することができる。これにより、安全運転の確保がなさ
れる。
理における割込みレベルの変更のフローチャートを図１
０に示す。割込みレベル変更前においては、音声処理は
、割込みレベル３にある。リアルタイムで音声処理の割
込みが要求されると、音声処理における割込みレベルの
変更が開始される。まず、変更前の割込みレベルの保存
が行われる（ステップＳ２１）。次に、音声処理の割込
みレベルをレベル６に上げる（ステップＳ２２）。この
後、音声処理が行われる（ステップＳ２３）。音声処理
が終ると、音声処理の割込みレベルを割込みレベル６か
ら変更前の割込みレベル３に戻す（ステップＳ２４）。 このように、ＣＰＵの複数の割込み処理の中で、音声処
理の割込みレベルを変えることができる。この具体例と
して、自動車に使用されているＣＰＵのセンサー処理な
どの場合が適用される。例えば、トラックのバック信号
に、音声が使用されている場合がある。この場合におい
ては、各センサーの処理の中で、特に、夜間や雨の日の
場合などは、音声処理の割込みレベルを上げる。 これにより、音声処理が優先されて、トラックをバック
させようとして、チェンジレバーをバックに入れると、
すぐに発声がされたり、環境に応じて、音量を上げたり
することができる。これにより、安全運転の確保がなさ
れる。
【００１７】このように、情報処理装置がおかれている
状態により、割込みレベルをダイナミックに変更するこ
とができる。このため、リアルタイム的な処理が必要と
される情報処理装置の処理効率を上げることができる。
状態により、割込みレベルをダイナミックに変更するこ
とができる。このため、リアルタイム的な処理が必要と
される情報処理装置の処理効率を上げることができる。
【００１８】
【発明の効果】請求項１の割込み制御回路は、割込みレ
ベル記憶手段が割込み要求信号に応じた割込みレベルを
記憶している。割込み処理手段は、複数の割込み要求信
号を受けて、記憶手段に記憶されている割込みレベルに
応じて、割込みレベル順位の最も高い割込みレベル信号
を出力する。従って、割込みレベル記憶手段に記憶して
いる割込みレベルの設定が可能となっている。このため
、情報処理装置におけるアプリケーションの変更が容易
になる。
ベル記憶手段が割込み要求信号に応じた割込みレベルを
記憶している。割込み処理手段は、複数の割込み要求信
号を受けて、記憶手段に記憶されている割込みレベルに
応じて、割込みレベル順位の最も高い割込みレベル信号
を出力する。従って、割込みレベル記憶手段に記憶して
いる割込みレベルの設定が可能となっている。このため
、情報処理装置におけるアプリケーションの変更が容易
になる。
【００１９】請求項２の割込み制御回路は、割込みレベ
ル演算手段が制御機器の状態に応じて、割込みレベルを
決める。割込みレベル記憶手段は、割込みレベル演算手
段から送られる割込みレベルを記憶している。割込み処
理手段は、複数の割込み要求信号を受けて、記憶手段に
記憶されている割込みレベルに応じて、割込みレベル順
位の最も高い割込みレベル信号を出力する。従って、情
報処理装置の処理中に、制御機器の状態に応じて、割込
みレベルが書き換え可能になっている。このため、割込
みレベルの最適化によって情報処理装置の処理効率を向
上させることができる。
ル演算手段が制御機器の状態に応じて、割込みレベルを
決める。割込みレベル記憶手段は、割込みレベル演算手
段から送られる割込みレベルを記憶している。割込み処
理手段は、複数の割込み要求信号を受けて、記憶手段に
記憶されている割込みレベルに応じて、割込みレベル順
位の最も高い割込みレベル信号を出力する。従って、情
報処理装置の処理中に、制御機器の状態に応じて、割込
みレベルが書き換え可能になっている。このため、割込
みレベルの最適化によって情報処理装置の処理効率を向
上させることができる。
【図１】この発明の一実施例による割込み制御回路の全
体構成図である。
体構成図である。
【図２】この発明の一実施例による割込み制御回路を示
す図である。
す図である。
【図３】割込みレベルのデータ表を示す図である。
【図４】デコーダ真理値表を示す図である。
【図５】この発明の一実施例による割込み制御回路の接
続図である。
続図である。
【図６】割込みプライオリティエンコーダの回路図であ
る。
る。
【図７】割込みプライオリティエンコーダ真理値表を示
す図である。
す図である。
【図８】この発明の一実施例による割込みレベル変更処
理のフローチャートを示す図である。
理のフローチャートを示す図である。
【図９】この発明の一実施例によるマルチプロセッサシ
ステムの割込み制御回路を示す図である。
ステムの割込み制御回路を示す図である。
【図１０】この発明の一実施例による割込みレベル変更
処理のフローチャートを示す図である。
処理のフローチャートを示す図である。
１０・・・割込みレベル記憶手段
１２・・・割込みレベル処理手段
Claims (2)
- 【請求項１】割込み要求信号に応じた割込みレベルを記
憶している割込みレベル記憶手段、複数の割込み要求信
号を受けて、記憶手段に記憶されている割込みレベルに
応じて、割込みレベル順位の最も高い割込みレベル信号
を出力する割込み処理手段、を備えたことを特徴とする
割込み制御回路。 - 【請求項２】制御機器の状態に応じて、割込みレベルを
決める割込みレベル演算手段、割込みレベル演算手段か
ら送られる割込みレベルを記憶している割込みレベル記
憶手段、複数の割込み要求信号を受けて、記憶手段に記
憶されている割込みレベルに応じて、割込みレベル順位
の最も高い割込みレベル信号を出力する割込み処理手段
、を備えたことを特徴とする割込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11595191A JPH04343141A (ja) | 1991-05-21 | 1991-05-21 | 割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11595191A JPH04343141A (ja) | 1991-05-21 | 1991-05-21 | 割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343141A true JPH04343141A (ja) | 1992-11-30 |
Family
ID=14675191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11595191A Pending JPH04343141A (ja) | 1991-05-21 | 1991-05-21 | 割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172030A (ja) * | 2005-12-19 | 2007-07-05 | Nec Electronics Corp | 割り込み制御装置及び割り込み制御方法 |
-
1991
- 1991-05-21 JP JP11595191A patent/JPH04343141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172030A (ja) * | 2005-12-19 | 2007-07-05 | Nec Electronics Corp | 割り込み制御装置及び割り込み制御方法 |
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