JPH01284956A

JPH01284956A - Ｄｍａコントローラ

Info

Publication number: JPH01284956A
Application number: JP11532588A
Authority: JP
Inventors: Toshiyasu Takahashi; 高橋　敏保
Original assignee: Tokyo Electric Co Ltd
Current assignee: Toshiba TEC Corp
Priority date: 1988-05-12
Filing date: 1988-05-12
Publication date: 1989-11-16
Anticipated expiration: 2011-03-27
Also published as: JPH0831081B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は周辺機器と内部記憶部との間又は内部記憶部相
互間でＣＰＵを介さずに直接データの授受を行なうＤＭ
Ａコントローラに関する。

［従来の技術］一般に、マイクロコンピュータシステムにおいて、外部
から入力されたデータ処理を有しない大量のデータをＲ
ＡＭ等の内部記憶部に格納する場合は、ＣＰＵ　（中央
処理装置）を介さずにＤＭＡ（ダイレクト・メモリ会ア
クセス）コントローラを使用する。

第７図はＤＭＡコントローラを使用したマイクロコンピ
ュータシステムの基本構成を示すブロック図である。す
なわち、ＣＰＵＩにアドレスバス２、データバス３．制
御線４を介して、制御プログラムや各種固定データを記
憶するＲＯＭ５、可変データを記憶するＲＡＭ６，７、
例えば外部のホストコンピュータからデータが入力され
るホストＩ／Ｆ（インターフェース）８、およびホスト
１／Ｆ８に入力されたデータをＲＡＭ６．７へ直接転送
するＤＭＡコントローラ９等が接続されている。

そして、前記ＤＭＡコントローラ９は例えば第８図に示
すように、リクエスト制御部１ｏ、バスコントロール部
１１、転送元アドレスレジスタ１２、転送元アドレスカ
ウンタ１３、転送先アドレスレジスタ１４、転送先アド
レスカウンタ１５、エンドアドレスレジスタ１６、アド
レス出力部１７、データラッチ出力部１８、コントロー
ルレジスタ１９等で構成されている。

そして、第７図において、ホストＩ／Ｆ８へ人力された
データをＲＡＭ６ヘデータ転送する場合におけるＤＭＡ
コントローラ９の動作を説明する。

まず、データ転送を開始する前に、ＣＰＵＩのプログラ
ム制御によって、ホストＩ／Ｆ８における転送すべきデ
ータの開始アドレスを転送元アドレスカッタ１２に設定
し、ＲＡＭ６における転送先の開始アドレスを転送先ア
ドレスレジスタ１４に設定する。なお、最初は、転送元
アドレスカウンタ１３および転送先アドレスカウンタ１
５のアドレス値はそれぞれ転送元アドレスレジスタ１２
および転送先アドレスレジスタ１４と同じアドレス値で
ある。また、ホストＩ／Ｆ８上の転送データの最終アド
レスをエンドアドレスレジスタ１６へ設定する。

しかして、例えばホストＩ／Ｆ８がらデータ転送要求（
ＤＭＡ要求）信号がリクエスト制御１０へ人力されると
、バスコントロール部１１がＣＰＵＩヘホールド要求信
号を送出して、アドレスバス２およびデータバス３に対
する制御権を得る。

すると、アドレス出力部１７がら転送元アドレスカウン
タ１３にカウントされている転送元アドレス値がアドレ
スバス２へ出力される。その結果、バスコントロール部
１１を介してホストＩ／Ｆ部８上の転送元アドレスに記
憶されているデータがデータラッチ出力部１８へ読込ま
れてラッチされる。次に、アドレス出力部１７が転送先
アドレスカウンタ１５の転送先アドレス値をアドレスバ
ス２へ出力する。すると、データラッチ出方部１８にラ
ッチされていたデータがＲＡＭ６上の転送先アドレスカ
ウンタ１５にて指定されたアドレスに書込まれる。

以上で１個のデータに対する１回目のＤＭＡサイクルが
終了したので、転送元アドレスカウウンタ１３のアドレ
ス値および転送先アドレスカウンタ１５のアドレス値を
次のアドレス値へ更新する。

そして、第２回目のＤＭＡサイクルを開始する。

そして、転送元アドレスカウンタ１３のアドレス値とエ
ンドアドレスレジスタ１６の最終アドレス値が一致する
と、アドレス出力部１７からアドレス値が出力されなく
なり、一連のデータ転送処理が終了して、このＤＭＡコ
ントローラ９は動作を停止し、アドレスバス２およびデ
ータバス３の制御権をＣＰＵＩへ返還する。

このようなりＭＡコントローラ９において、１個のデー
タをどのように分割してデータ転送するかのデータ転送
モードの種類は例えば第９図に示すような種類がある。

すなわち、８ビツトを１バイトとし、２バイトを１ワー
ドとすると、第９図（ａ）は１ワードのデータを一度に
転送するワード転送法であり、同図（ｂ）は下位バイト
のみを転送する下位バイト転送法である。また、同図（
ｃ）は上位バイトのみを転送する上位バイト転送法であ
る。また、同図（ｄ）は転送元が１ワードのデータで、
転送先がそれぞれ１バイトの容量を有した２個の記憶部
等の場合に使用されるワード−下位バイト・下位バイト
転送法である。

［発明が解決しようとする課題〕しかし、第７図に示すように、データバス３およびアド
レスバス２に接続されているホスト１／Ｆ８、各ＲＡＭ
６，７、ＲＯＭ５に設定されているデータのビット構成
数が一致しない場合において、一つのデータを異なる桁
にデータ転送することは出来なかった。例えば、ホスト
Ｉ／Ｆ８に人力されたデータバスＤＢＯ〜ＤＢ７に接続
された８ビツト（１バイト）のデータをＲＡＭ６の８〜
１５の上位バイトに転送することは不可能であった。

すなわち、データ転送を実施する場合は、転送元のデー
タバスのビット（桁）指定と転送先のデータバスのビッ
ト（桁）指定とを一致させる必要があった。したがって
、第７図に示すように、８ビツト、１６ビツト、３２ビ
ツトのデータバスを有するｌ１０８、各メモリ５，６．
７が混在したマイクロコンピュータシステムにおいては
、データを任意のメモリ６．７の任意の桁に転送するこ
とが不可能となる。

したがって、データの移動やデータの編集等を実行する
場合は、ＤＭＡコントローラ９を使用せずに、各データ
をＣＰＵＩの制御によって桁変換処理したのち該当メモ
リへ格納するようにしている。その結果、ＣＰＵＩの負
担が増大するのみならず、多くの処理時間が必要となり
、システム全体の処理速度が低下する問題があった。

本発明は、従来の回路に、設定されたデータ転送モード
に従ってバイト単位で転送元データバスと転送先データ
バスとの接続を切換えるデータバスセレクタ部を付加す
ることによって、８ビツト、１６ビツト、３２ビツト等
の種々のビット構成からなるデータバスを有する種々の
周辺機器と内部記憶部との間でデータをバイト単位で任
意の桁に転送でき、マイクロコンピュータシステム全体
の処理能力および処理速度を向上できるＤ　Ｍ　Ａコン
トローラを提供することを目的とする。

［課題を解決するための手段］上記課題を解決するために本発明のＤＭＡコントローラ
は、アドレスバスおよびデータバスを制御するバスコン
トロール部と、転送データの転送元の開始アドレスを記
憶する転送元アドレスレジスタと、この転送元アドレス
レジスタの開始アドレス値からアドレス値を進める転送
元アドレスカウンタと、転送データの転送先の開始アド
レスを記憶する転送先アドレスレジスタと、この転送先
アドレスレジスタのアドレス値からアドレス値を進める
転送先アドレスカウンタと、アドレスバスに対して転送
元アドレスカウンタおよび転送先アドレスカウンタの転
送元アドレスおよび転送先アドレスを交互に出力するア
ドレス出力部と、複数のデータ転送モードのうちから予
め選択設定された一つのデータ転送モードを記憶するセ
レクタレジスタと、このセレクタレジスタに記憶された
データ転送モードに従ってバイト単位で転送元のデータ
バスを転送先のデータバスへ接続するデータバスセレク
タ部と、アドレス出力部にて出力された転送元アドレス
から読取られたバイト単位分のデータをラッチしてデー
タバスセレクタ部にて接続されたデータバスを介してア
ドレス出力部にて指定された転送先アドレスへ出力する
データラッチ出力部と、転送データの転送元アドレス又
は転送先アドレスの最終アドレスを記憶するエンドアド
レスレジスタと、このエンドアドレスレジスタの最終ア
ドレス値と転送元アドレスカウンタ又は転送先アドレス
カッタのカウント値とを比較して一致するとアドレス出
力部ヘアドレス出力停止指令を送出する比較部とを備え
たものである。

［作用］このように構成されたＤＭＡコントローラによれば、実
際のデータ転送を開始するまえに、セレクタレジスタに
複数のデータ選択モードから一つのデータ選択モードを
設定しておく、すると、実際のデータ転送時においては
、データラッチ出力部から出力されるバイト単位のデー
タは、データバスセレクタ部によってセレクタレジスタ
に記憶されたデータ転送モードの指定するバイト単位で
選択されたデータバスへ出力される。

したがって、例えば転送元の下位１バイトのデータを転
送先の上位１バイトへＤＭＡコントローラを用いて転送
することが可能となる。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のＤＭＡコントローラを示すブロック図
である。第８図に示す従来のＤＭＡコントローラと同一
部分には同一符号が付しである。

したがって、重複する部分の説明を省略する。また、こ
のＤＭＡコントローラが組込まれるマイクロコンピュー
タシステムは第７図とほぼ同じである。

すなわち、このＤＭＡコントローラにおいては、第７図
のホストＩ／Ｆ８の転送元のデータバスとして最大３２
ビツト構成のデータバスが接続可能であり、各ＲＡＭ６
．７の転送先のデータバスとして同じく最大３２ビツト
構成のデータバスが接続可能である。また、ＲＯＭ５を
転送元のメモリとして使用する場合も最大３２ビツト構
成のデータバスが接続可能である。

そして、このＤＭＡコントローラには第８図の各構成部
材に、セレクタレジスタ２１、データバスセレクタ部２
２、セレクタレジスタ２１およびデータバスセレクタ部
２２の動作タイミングを制御するセレクタコントロール
部２３が付加されている。

前記セレクタレジスタ２１は転送元のデータバスと転送
先のデータバスとの間の接続状態を設定するレジスタで
あり、第２図に示すように１６ビツト構成を有しており
、ｂＯ〜ｂ１５の１６個のビットデータからなる。そし
て、ｂＯ〜ｂ７の下位７ビツトに合計１６種類のデータ
転送モードを設定することが可能である。例えば［ｂｏ
、ｂｌ］に［００］と設定されていれば、転送元のＤＢ
Ｏ〜ＤＢ７のデータバスの１バイト分のデータを転送先
のＤＢＯ−ＤＢ７のデータバスへ転送することを示し、
［０１コの場合は、同じく転送元のＤＢＯ〜ＤＢ７のデ
ータバスの１バイト分のデータを転送先のＤＢ８〜ＤＢ
１５のデータバスへ転送することを示す。同様に、６，
７桁目の［ｂ６．ｂ７］に［００コと設定されていれば
、転送元のＤＢ２４〜ＤＢ３１のデータバスの１バイト
分のデータを転送先のＤＢＯ〜ＤＢ７のデータバスへ転
送することを示し、［ＩＩ］と設定されていれば、転送
元のＤＢ２４〜ＤＢ３１のデータバスの１バイト分のデ
ータを転送先のＤＢ２４〜ＤＢ３１のデータバスへ転送
することを示す。なお、同時に複数種類のデータ送信モ
ードを設定することはできない。

また、データバスセレクタ部２２は、転送しようとする
データのバイト単位のデータバスをセレクタレジスタ２
１に設定されている転送先のバイト単位のデータバスへ
接続する回路である。したがって、データラッチ出力部
１８から出力されるバイト単位のデータをＤＢＯ〜ＤＢ
３１内のセレクタレジスタ２１に設定されたバイト単位
分のデータバスへ出力させる。

このようなりＭＡコントローラの動作を実例を用いて説
明する。

例えば、第４図に示した、８ビツトのデータバスを有す
るホストＩ／Ｆ８の同一アドレス［９０００００］　Ｈ
から順次出力される１バイト構成からなる３個のデータ
［ＡＢ］、［ＣＤコ、　　［ＥＦコを、１６ビツトのデ
ータバスを有するＲＡＭ６の［Ｃ００ＯＯＯ］　Ｈアド
レスから［Ｃ００ＯＯ５］　Ｈアドレスの上位パイ）（
ＤＢ８〜ＤＢ１５）へ順次転送する場合の手順を説明す
る。

まず、データ転送を開始する前に、ＣＰＵＩのプログラ
ム制御によって、ホストＩ／Ｆ８における転送すべきデ
ータの開始アドレス［９０００００］　Ｈを転送元アド
レスレジスタ１２に設定し、ＲＡＭ６における転送先の
開始アドレス［Ｃ００ＯＯ１］□を転送先アドレスレジ
スタ１４に設定する。なお、最初は、転送元アドレスカ
ウンタ１３および転送先アドレスカウンタ１５のアドレ
ス値はそれぞれ各アドレスレジスタ１２．１４と同じア
ドレス値である。また、ＲＡＭ６上の転送先の最終アド
レス［Ｃ００ＯＯ５］　Ｈをエンドアドレスレジスタ１
６へ設定する。

また、転送元アドレスカウンタ１３のＩ　Ｄ　Ｍ　Ａサ
イクル毎の加算値（変更値）を［０］に設定し、転送先
アドレスカウンタ１５のＩ　Ｄ　Ｍ　Ａザ・ｆクル毎の
加算値（変更値）を［＋２］に設定する。

さらに、第２図に示すセレクタレジスタ２］の１桁目お
よび２桁目のビットデータ［ｂｏ、ｂｌ］に［０１］の
データ転送モードを設定する。その結果、データバスセ
レクタ部２２は実際のデータ転送時においては、転送元
のデータバスＤＢＯ〜ＤＢ７を転送先のデータバスＤＢ
８〜ＤＢ１５へ接続する。

しかして、例えばホストＩ／Ｆ８からデータ転送要求（
ＤＭＡ要求）信号がリクエスト制御１１へ入力されると
、バスコントロール部１１がＣＰＵＩヘホールド要求信
号を送出して、アドレスバス２およびデータバス３に対
する制御権を得る。

すると、第３図に示すように、アドレス出力部１７から
転送元アドレスカウンタ１３にカウントされている転送
元アドレス［９０００００］　Ｈがアドレスバス２へ出
力される。同時に続出制御信号が出力される。その結果
、バスコントロール部１１を介してホストＩ／Ｆ８上の
転送元アドレス［９０００００］　ｕから出力されてい
る［ＡＢコの１バイト分のデータがデータバスＤＢＯ−
ＤＢ７を介してデータラッチ出力部１８へ読込まれてラ
ッチされる。次に、アドレス出力部コ−７が転送先アド
レスカウンタ１５のアドレス値［Ｃ００００１］　＋（
をアドレスバス２へ出力する。同時に書込制御信号を出
力する。すると、データラッチ出力部１．８にラッチさ
れていた下位１バイト分のデータがデータバスセレクタ
部２２にて上位バイトのデータ・くスＤ８８〜ＤＢ１５
へ出力され、ＲＡＭ６上の転送先アドレスカウンタ１５
にて指定されたアドレス［Ｃ００ＯＯ１］　１４に書込
まれる。

以上で１個のデータ［Ａ　Ｂ］に対する１回目のＤＭＡ
サイクルが終了したので、転送元アドレス力ウウンタ１
３のアドレス値および転送先アドレスカウンタ］５のア
ドレス値を次のアドレス値へ更新する。すなわち、転送
元アドレスカウンタ１３ののアドレス値は加算値が０で
あるので、アドレス値［９０００００］　Ｈは変化しな
い。一方、転送先アドレスカウンタ１５のアドレス値は
［＋２］だけ加算されて［Ｃ００ＯＯ３］　■となる。

そして、この条件で、第２回目のＤＭＡサイクルを開始
する。

すなわち、この２回目のＤＭＡサイクルの開始時にはホ
ストＩ／Ｆ８のアドレス［９０００００］　Ｈのデータ
は［ＣＤ］に変化しており、この１バイト分のデータが
ＲＡＭ６のアドレス［Ｃ００口０３］＋＋の上位バイｌ
−（ＤＢ８〜ＤＢ１５）へ書込まれる。

そして、転送先アドレスカウンタ】５のアドレス値とエ
ンドアドレスレジスタ１６の最終アドレス値［Ｃ００Ｏ
Ｏ５］　Ｈが一致すると、そのアドレスに対するデータ
転送処理が終了した時点でアドレス出力部１７からアド
レス値が出力されなくなり、一連のデータ転送処理が終
了する゛。そして、このＤＭＡコントローラ９は動作を
停止し、アドレスバス２およびデータバス３の制御権を
ＣＰＵＩへ返還する。

このように、セレクタレジスタ２１に実行しようとする
データ転送モードを設定することによって、ホストＩ／
Ｆ８から入力されるバイト単位のデータをＲＡＭ６．７
のバイト単位からなる任意の桁に転送することが可能と
なる。

また、内部記憶部相互間におけるデータ転送も実行でき
る。例えば、第５図に示すように、１６ビツトのデータ
バスＤＢＯ〜ＤＢ１５を有するＲＯＭ５の７ドレス［Ａ
ＯＯＯＯＯ］　）Ｉがら［ＡＯＯＯＯ５］　Ｈまでに記
憶されたそれぞれ２バイト分のデータ［ＡＢ、ＣＤ］〜
［Ｉ　Ｊ、ＫＬ］を、３２ビツトのデータバスＤＢＯ〜
ＤＢ３１を有するＲＡＭ７の７ドレス［ＢＯＯＯＯＩ］
　＋４がら［ＢＯＯＯＯＡ］　Ｈへ転送することも前述
した手段を用いて実行できる。

このように、転送元と転送先のとの間で、データバスの
ビット構成、およびデータが設定されている桁が全く異
なったとしも、データは上述したＤＭＡコントローラを
用いて正常にデータ転送される。第６図はこの実施例の
ＤＭＡコントローラで実現できるデータ転送モードを示
した模式図である。

第６図（ａ）　〜（ｄ）は第９図（ａ）　〜（ｄ）に示
した従来のＤＭＡコンシトローラにおけるデータ転送モ
ードと同じである。そして、第６図（ｅ）〜（ｆ）が新
たに付加されたデータ転送モードの一例を示すものであ
る。すなわち、ＴＳ６図（ｅ）は下位バイトのデータを
上位バイトへ転送することを示し、同図（ｇ）は上位バ
イトのデータを下位バイトへ転送することを示す。さら
に、同図（ｆ）はＤＢＯ−ＤＢ１５の下位１ワ一ド分（
２バイト分）のデータをＤＢ１６〜ＤＢ３１の上位１ワ
ード（２バイト）へ転送することを示す。

このように、マイクロコンピュータシステムのなかに、
８ビツト、１６ビツト、３２ビツトのそれぞれビット構
成数が異なるデータバスが接続される１１０．各メモリ
等が混在したとしても、Ｉｌｏと各メモリ間又はメモリ
相互間において、ＤＭＡデータ転送が可能となる。よっ
て、ｃｐｕｌによる桁変換等のデータ処理を実行する必
要がないので、ＣＰＵＩの負担を軽減できるとともに、
マイクロコンピュータシステム全体のデータ処理速度を
上昇できる。

［発明の効果］以上説明したように本発明のＤＭＡコントローラにおい
ては、従来の回路に、設定されたデータ転送モードに従
ってバイト単位で転送元データバスと転送先データバス
との接続を切換えるデータバスセレクタ部を付加してい
る。よって、８ビツト、１６ビツト、３２ビツト等の種
々のビット構成からなるデータバスを有する種々の周辺
機器と内部記憶部との間、および内部記憶部相互間でデ
ータをバイト単位で任意の桁に転送でき、マイクロコン
ピュータシステム全体の処理能力向上および処理速度上
昇を図れる。

【図面の簡単な説明】

第１図乃至第６図は本発明の一実施例に係わるＤＭＡコ
ントローラを示すものであり、第１図は全体のブロック
構成図、第２図はセレクタレジスタのビット構成図、第
３図は動作を示すタイムチャート、第４図および第５図
はデータ転送時における転送元アドレスと転送先アドレ
スとの関係を示す図、第６図はデータ転送モードを示す
模式図であり、第７図はＤＭＡコントローラを使用した
一般的なマイクロコンピュータシステムを示すブロック
図、第８図は従来のＤＭＡコントローラを示すブロック
図、第９図は同従来ＤＭＡコントローラにおけるデータ
転送モードを示す模式図である。１・・・ＣＰＵ、２・・・アドレスバス、３・・・デー
タバス、４・・・制御線、５・・・ＲＯＭ、６．７・・
・ＲＡＭ。８・・・ホストＩ／Ｆ、９・・・ＤＭＡコントローラ、
１０・・・リクエスト制御部、１１・・・パスコンドロ
ー／１ｉｌＥ、１２・・・転送元アドレスレジスタ、１
３・・・転送元アドレスカウンタ、１４・・・転送先ア
ドレスレジスタ、１５・・・転送先アドレスカウンタ、
１６・・・エンドアドレスレジスタ、１７・・・アドレ
ス出力部、１８・・・データラッチ出力部、１９・・・
コントロールレジスタ、２０−１゜比較部、２１・・・
セレクタレジスタ、２２・・・データバスセレクタ部、
２３・・・セレクタコントロール部。出願人代理人　弁理士　鈴江武彦執↓元　（ＲＯＭ５のデータ　）賑基も　（ＲＡＭ　７　）（ａ）（ｃ）（ｅ）第　６（ｂ）（ｆ）図第７図第９図

Claims

【特許請求の範囲】

アドレスバスおよびデータバスを制御するバスコントロ
ール部と、転送データの転送元の開始アドレスを記憶す
る転送元アドレスレジスタと、この転送元アドレスレジ
スタの開始アドレス値からアドレス値を進める転送元ア
ドレスカウンタと、前記転送データの転送先の開始アド
レスを記憶する転送先アドレスレジスタと、この転送先
アドレスレジスタのアドレス値からアドレス値を進める
転送先アドレスカウンタと、アドレスバスに対して前記
転送元アドレスカウンタおよび転送先アドレスカウンタ
の転送元アドレスおよび転送先アドレスを交互に出力す
るアドレス出力部と、複数のデータ転送モードのうちか
ら予め選択設定された一つのデータ転送モードを記憶す
るセレクタレジスタと、このセレクタレジスタに記憶さ
れたデータ転送モードに従ってバイト単位で転送元のデ
ータバスを転送先のデータバスへ接続するデータバスセ
レクタ部と、前記アドレス出力部にて出力された転送元
アドレスから読取られたバイト単位分のデータをラッチ
して前記データバスセレクタ部にて接続されたデータバ
スを介して前記アドレス出力部にて指定された転送先ア
ドレスへ出力するデータラッチ出力部と、前記転送デー
タの転送元アドレス又は転送先アドレスの最終アドレス
を記憶するエンドアドレスレジスタと、このエンドアド
レスレジスタの最終アドレス値と前記転送元アドレスカ
ウンタ又は転送先アドレスカッタのカウント値とを比較
して一致すると前記アドレス出力部へアドレス出力停止
指令を送出する比較部とを備えたことを特徴とするＤＭ
Ａコントローラ。