JPH0667846A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 バブルソート処理に適した新しい機能を有す
る半導体記憶装置を実現する。これにより、バブルソー
ト機能を有するコンピュータ等のソート処理に要する時
間を短縮し、その処理能力を高める。 【構成】 ソートデータを格納するためのメモリとして
設けられるランダムアクセスメモリつまりソート機能付
メモリＤＳＦＭに、隣接する二つのアドレスから読み出
されデータレジスタＤＡ及びＤＢによって保持されるソ
ートデータの大きさを比較するデータ比較回路ＤＣと、
その比較結果に従ってこれらのソートデータを選択的に
入れ換えるデータセレクタＤＳとを設ける。これによ
り、二つのソートデータの読み出し・比較・入れ換え処
理のために必要なバスアクセス回数を削減し、中央処理
装置及びシステムバスの専有時間を短縮して、コンピュ
ータのソート処理時間を短縮し、その処理能力を高める
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、バブルソート機能を有するコンピュータに
ソートデータを格納するためのメモリとして設けられる
ランダムアクセスメモリ等に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】隣接するアドレスに格納される二つの記
憶データを順次読み出しその大きさを比較して選択的に
入れ換えることで、指定されるアドレス領域に格納され
る複数の記憶データを大きさ順に並び換えるいわゆるバ
ブルソート方式があり、このようなバブルソート機能を
有するコンピュータがある。

【０００３】バブルソート方式については、例えば、１
９９０年１０月３１日、森北出版株式会社発行の『電気
工学入門シリーズ １５ アルゴリズムとデータ構造』
第６１頁〜第６４頁等に記載されている。

【０００４】

【発明が解決しようとする課題】バブルソート機能を有
する従来のコンピュータにおいて、ソート処理を受ける
データは、例えば予めメインメモリの所定のアドレス領
域に格納され、システムバスを介して順次二つずつ中央
処理装置に読み出される。中央処理装置は、これらのソ
ートデータの大きさを比較し、その結果に従って選択的
に入れ換えた後、システムバスを介してメインメモリに
再書き込みする。つまり、バブルソート機能を有する従
来のコンピュータでは、ソートデータの読み出し・比較
・入れ換え及び再書き込みがすべてソフトウエアの指示
に従って実行され、これらの処理ステップのそれぞれに
おいて中央処理装置及びシステムバスが専有される。こ
のため、ソート処理に要する時間が、バスサイクルによ
る制約を受けて長くなるとともに、ソート処理が行われ
る間、中央処理装置は他の処理に移行できず、相応して
コンピュータの処理能力が低下する。

【０００５】この発明の目的は、バブルソート方式等の
ソート処理に適した新しい機能を有するランダムアクセ
スメモリ等の半導体記憶装置を提供することにある。こ
の発明の他の目的は、バブルソート機能を有するコンピ
ュータ等のソート処理に要する時間を短縮し、その処理
能力を高めることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、バブルソート機能を有するコ
ンピュータ等にソートデータを格納するためのメモリと
して設けられるランダムアクセスメモリ等に、隣接する
アドレスから読み出される二つの記憶データの大きさを
比較し、その結果に従って選択的にこれらを入れ換える
機能を持たせる。また、このランダムアクセスメモリ等
に、アドレスを自律的に生成するアドレスレジスタカウ
ンタを設け、指定されるアドレス領域に格納される複数
の記憶データの大きさを順次二つずつ比較し選択的に入
れ換えて、大きさ順に並び換える機能を持たせる。

【０００８】

【作用】上記手段によれば、二つのソートデータが格納
されるアドレスを指定し、あるいは一連のソートデータ
が格納されるアドレス領域を指定するだけで、バブルソ
ート方式によるソート処理をハードウエア的に実行する
ことができる。これにより、バブルソート処理にともな
うコンピュータのバスアクセス回数を削減し、中央処理
装置及びシステムバスの専有時間を短縮することができ
る。この結果、バブルソート機能を有するコンピュータ
等のソート処理に要する時間を短縮できるとともに、そ
の処理能力を高めることができる。

【０００９】

【実施例】図１には、この発明が適用されたランダムア
クセスメモリつまりソート機能付メモリを含むコンピュ
ータの一実施例のシステム構成図が示されている。同図
をもとに、まずこの実施例のソート機能付メモリを含む
コンピュータの構成及び動作の概要について説明する。

【００１０】図１において、この実施例のコンピュータ
は、特に制限されないが、いわゆるストアドプログラム
方式の中央処理装置ＣＰＵと、アドレスバスＡＢＵＳ及
びデータバスＤＢＵＳならびにコントロールバスＣＢＵ
Ｓを介して上記中央処理装置ＣＰＵに結合されるメイン
メモリＭＭ及びソート機能付メモリＤＳＦＭならびに図
示されない入出力装置ＩＯＥとを備える。

【００１１】ここで、中央処理装置ＣＰＵは、メインメ
モリＭＭ又は図示されないリードオンリーメモリに格納
されるプログラムに従ってステップ制御され、所定の演
算処理を実行するとともに、コンピュータの各部を制御
・統括する。この実施例において、中央処理装置ＣＰＵ
は、バブルソート機能を有する。このバブルソート処理
において、中央処理装置ＣＰＵは、まずソート処理の対
象となる複数のソートデータをメインメモリＭＭからソ
ート機能付メモリＤＳＦＭに転送した後、ソート機能付
メモリＤＳＦＭに対してこれらのソートデータの中から
二つを順次読み出しその大きさを比較するための指示を
与える。

【００１２】一方、メインメモリＭＭは、特に制限され
ないが、例えば比較的大きな記憶容量を有するスタティ
ック型ＲＡＭ（ランダムアクセスメモリ）からなり、中
央処理装置ＣＰＵのステップ制御に必要なプログラムや
演算データならびにその演算結果等を一時的に格納す
る。また、ソート機能付メモリＤＳＦＭは、例えば比較
的小さな記憶容量のスタティック型ＲＡＭを基本に構成
され、中央処理装置ＣＰＵによるソート処理の対象とな
る複数のソートデータを保持する。この実施例におい
て、ソート機能付メモリＤＳＦＭは、後述するように、
中央処理装置ＣＰＵの指示に従って隣接するアドレスに
格納された二つのソートデータを順次読み出しその大き
さを比較して、選択的に入れ換える機能を備える。

【００１３】図２には、図１のコンピュータに含まれる
ソート機能付メモリＤＳＦＭの一実施例のブロック図が
示され、図３には、そのソート処理の一実施例の処理フ
ロー図が示されている。また、図４には、図１のコンピ
ュータの一実施例のアドレス割付図が示され、図５に
は、そのソート処理の一実施例のタイムチャートが示さ
れている。これらの図をもとに、この実施例のソート機
能付メモリの構成及びソート処理の概要ならびにその特
徴について説明する。なお、図２の各ブロックを構成す
る回路素子は、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。

【００１４】図２において、この実施例のソート機能付
メモリＤＳＦＭは、その半導体基板面の大半を占めて配
置されるメモリアレイＭＡＲＹをその基本構成とする。
このメモリアレイＭＡＲＹは、ｉ＋１ビットのアドレス
信号Ａ０〜Ａｉのうち所定のｋビットによって択一的に
指定される２のｋ乗のアドレス空間を備え、対応するア
ドレスが択一的に指定されることでそれぞれ選択的に選
択状態とされるｊ＋１個、つまり合計２のｋ乗×（ｊ＋
１）個のメモリセルを備える。

【００１５】ソート機能付メモリＤＳＦＭには、アドレ
スバスＡＢＵＳからアドレスバッファＢＡを介してｉ＋
１ビットのアドレス信号Ａ０〜Ａｉが供給され、データ
バスＤＢＵＳからデータバッファＢＤを介してｊ＋１ビ
ットのデータが入力される。また、コントロールバスＣ
ＢＵＳを介して、起動制御信号となるアドレスストロー
ブ信号ＡＳＢ及びリードライト信号Ｒ／ＷＢが供給され
る。このうち、アドレス信号Ａ０〜Ａｉの所定のｋビッ
トは、前述のように、メモリアレイＭＡＲＹのアドレス
空間を択一的に指定するための選択信号としてアドレス
セレクタＡＳの第１の入力端子に供給され、他の所定ビ
ットは、ソート機能付メモリＤＳＦＭの動作モードを設
定するための選択信号としてメモリ制御回路ＭＣに供給
される。また、データバッファＢＤを介して入力される
ｊ＋１ビットのデータは、アドレスレジスタＡＡ及びＡ
Ｂに供給されるとともに、直接データセレクタＤＳの第
１の入力端子に供給される。起動制御信号となるアドレ
スストローブ信号ＡＳＢ及びリードライト信号Ｒ／ＷＢ
は、メモリ制御回路ＭＣに供給される。なお、データバ
スＤＢＵＳには、後述するように、ソート機能付メモリ
ＤＳＦＭがソートデータライトモードとされるとき、ｊ
＋１ビットの入力データＩＤ０〜ＩＤｊが入力される
が、ソート機能付メモリＤＳＦＭがアドレスレジスタＡ
Ａライトモード又はアドレスレジスタＡＢライトモード
とされるときには、ソート処理を受ける二つのソートデ
ータのアドレスが入力される。

【００１６】アドレスレジスタＡＡは、ソート機能付メ
モリＤＳＦＭがアドレスレジスタＡＡライトモードとさ
れ内部制御信号ＷＡＡがハイレベルとされるとき、デー
タバッファＢＤを介して入力される一方のソートデータ
つまり第１の記憶データのアドレスつまり第１のアドレ
スを取り込み・保持する。また、アドレスレジスタＡＢ
は、ソート機能付メモリＤＳＦＭがアドレスレジスタＡ
Ｂライトモードとされ内部制御信号ＷＡＢがハイレベル
とされるとき、データバッファＢＤを介して入力される
他方のソートデータつまり第２の記憶データのアドレス
つまり第２のアドレスを取り込み・保持する。これらの
アドレスレジスタＡＡ及びＡＢによって保持される第１
及び第２のアドレスは、アドレスセレクタＡＳの第２及
び第３の入力端子にそれぞれ供給される。

【００１７】アドレスセレクタＡＳは、ソート機能付メ
モリＤＳＦＭがソートデータリードモード又はソートデ
ータライトモードとされ内部制御信号ＤＲＷがハイレベ
ルとされるとき、アドレスバッファＢＡを介して入力さ
れるアドレス信号Ａ０〜Ａｉの所定のｋビットを選択し
て、アドレスデコーダＡＤに伝達する。また、ソート機
能付メモリＤＳＦＭがアドレスレジスタＡＡライトモー
ド又はアドレスレジスタＡＢライトモードとされ内部制
御信号ＤＲＷがロウレベルとされるとき、内部制御信号
ＡＳＡＢがロウレベルとされることを条件にアドレスレ
ジスタＡＡによって保持される第１のアドレスを、また
内部制御信号ＡＳＡＢがハイレベルであることを条件に
アドレスレジスタＡＢによって保持される第２のアドレ
スをそれぞれ選択して、アドレスデコーダＡＤに伝達す
る。アドレスデコーダＡＤは、アドレスセレクタＡＳを
介して選択的に供給されるｋビットのアドレス信号をデ
コードして、メモリアレイＭＡＲＹの対応するｊ＋１個
のメモリセルを選択的にデータリードライト回路ＤＲＷ
Ｃに接続する。

【００１８】データリードライト回路ＤＲＷＣには、デ
ータセレクタＤＳを介してｊ＋１ビットの書き込みデー
タＷＤ０〜ＷＤｊが供給され、その読み出しデータＲＤ
０〜ＲＤｊは、データバッファＢＤに供給されるととも
に、データレジスタＤＡ（第１のデータレジスタ）及び
ＤＢ（第２のデータレジスタ）に供給される。データレ
ジスタＤＡは、ソート機能付メモリＤＳＦＭがアドレス
レジスタＡＡライトモードとされ内部制御信号ＷＤＡが
ハイレベルとされるとき、メモリアレイＭＡＲＹの選択
されたｊ＋１個のメモリセルからデータリードライト回
路ＤＲＷＣを介して出力される読み出しデータＲＤ０〜
ＲＤｊを取り込み、保持する。同様に、データレジスタ
ＤＢは、ソート機能付メモリＤＳＦＭがアドレスレジス
タＡＢライトモードとされ内部制御信号ＷＤＢがハイレ
ベルとされるとき、メモリアレイＭＡＲＹの選択された
ｊ＋１個のメモリセルからデータリードライト回路ＤＲ
ＷＣを介して出力される読み出しデータＲＤ０〜ＲＤｊ
を取り込み、保持する。データレジスタＤＡ及びＤＢの
出力信号は、データセレクタＤＳの第２及び第３の入力
端子にそれぞれ供給されるとともに、データ比較回路Ｄ
Ｃの第１及び第２の入力端子にそれぞれ供給される。

【００１９】データセレクタＤＳは、ソート機能付メモ
リＤＳＦＭがソートデータライトモードとされ内部制御
信号ＤＲＷがハイレベルされるとき、データバッファＢ
Ｄを介して入力される入力データＩＤ０〜ＩＤｊを選択
し、書き込みデータＷＤ０〜ＷＤｊとしてデータリード
ライト回路ＤＲＷＣに伝達する。また、後述するよう
に、ソート機能付メモリＤＳＦＭがアドレスレジスタＡ
Ｂライトモードとされ内部制御信号ＤＲＷがロウレベル
とされるとき、内部制御信号ＤＳＡＢがロウレベルであ
ることを条件にデータレジスタＤＡによって保持される
一方のソートデータを、またハイレベルであることを条
件にデータレジスタＤＢによって保持される他方のソー
トデータをそれぞれ選択し、書き込みデータＷＤ０〜Ｗ
Ｄｊとしてデータリードライト回路ＤＲＷＣに伝達す
る。

【００２０】一方、データ比較回路ＤＣは、データレジ
スタＤＡ及びＤＢによって保持される二つのソートデー
タの大きさを比較し、データレジスタＤＡによって保持
されるソートデータ（ＤＡ）（ここで、例えばデータレ
ジスタＤＡによって保持されるデータ等については、
（ＤＡ）のように、それを保持するデータレジスタＤＡ
等の名称に括弧を付して表す。したがって、データの格
納アドレスが例えばアドレスレジスタＡＡの保持内容に
よって指定される場合には、（（ＡＡ））のように二重
の括弧を付して表す。以下同様）がデータレジスタＤＢ
によって保持されるソートデータ（ＤＢ）よりも大きい
ことを条件に、その出力信号ＤＣＯを選択的にハイレベ
ルとする。データ比較回路ＤＣの出力信号ＤＣＯは、メ
モリ制御回路ＭＣに供給され、これをもとにソートデー
タの入れ換え制御のための上記内部制御信号ＤＳＡＢが
選択的にハイレベルとされる。

【００２１】メモリ制御回路ＭＣは、アドレス信号Ａ０
〜Ａｉとアドレスストローブ信号ＡＳＢ及びリードライ
ト信号Ｒ／ＷＢならびにデータ比較回路ＤＣの出力信号
ＤＣＯとをもとに、上記各種の内部制御信号を選択的に
形成し、ソート機能付メモリＤＳＦＭの各部に供給す
る。

【００２２】ところで、アドレス信号Ａ０〜Ａｉによっ
て指定されるアドレスバスＡＢＵＳのアドレス空間は、
図４に示されるように、先頭アドレスＡｆからアドレス
ＡｓまでがメインメモリＭＭのアドレス領域として割り
付けられ、アドレスＡｖからアドレスＡｙまでがソート
機能付メモリＤＳＦＭのアドレス領域として、アドレス
Ａｚから最終アドレスＡｅまでが入出力装置ＩＯＥのア
ドレス領域としてそれぞれ割り付けられる。さらに、ソ
ート機能付メモリＤＳＦＭに割り付けられるアドレス領
域は、アドレスＡｖからアドレスＡｗまでがソート処理
の対象となるデータを格納するためのソートデータ領域
ＳＤＡＴとして割り付けられ、アドレスＡｘ及びＡｙ
は、ソート機能付メモリＤＳＦＭにより比較される二つ
のソートデータのアドレスを格納するためのアドレスレ
ジスタＡＡ及びＡＢに割り付けられる。ソート機能付メ
モリＤＳＦＭのメモリ制御回路ＭＣは、アドレス信号Ａ
０〜Ａｉをモニタすることによりバスサイクルごとにど
のアドレス領域が指定されたかを判定し、ソート機能付
メモリＤＳＦＭの動作モードを決定する。

【００２３】すなわち、メモリ制御回路ＭＣは、アドレ
ス信号Ａ０〜Ａｉの所定ビットによってソートデータ領
域ＳＤＡＴが指定されるとき、内部制御信号ＤＲＷをハ
イレベルとし、ソート機能付メモリＤＳＦＭの動作モー
ドをソートデータライトモードＭＳＤＷ又はソートデー
タリードモードＭＳＤＲとする。ソート機能付メモリＤ
ＳＦＭは、図３に示されるように、ソートデータライト
モードＭＳＤＷとされるとき、データバスＤＢＵＳを介
して入力されるソートデータ（ＤＢＵＳ）をアドレスバ
スＡＢＵＳを介して指定されるアドレス（ＡＢＵＳ）に
直接書き込む。また、ソートデータリードモードＭＳＤ
Ｒとされるとき、アドレスバスＡＢＵＳを介して指定さ
れるアドレス（ＡＢＵＳ）に格納されるソートデータ
（（ＡＢＵＳ））を直接読み出し、データバスＤＢＵＳ
に送出する。

【００２４】一方、メモリ制御回路ＭＣは、アドレス信
号Ａ０〜Ａｉの所定ビットによってアドレスレジスタＡ
Ａ又はＡＢが指定されるとき、上記内部制御信号ＤＲＷ
をロウレベルとするとともに、内部制御信号ＷＡＡ又は
ＷＡＢを選択的にハイレベルとし、ソート機能付メモリ
ＤＳＦＭの動作モードをアドレスレジスタＡＡライトモ
ードＭＣＷＡ又はアドレスレジスタＡＢライトモードＭ
ＣＷＢとする。ソート機能付メモリＤＳＦＭは、図３に
示されるように、アドレスレジスタＡＡライトモードＭ
ＣＷＡが指定されるとき、データバスＤＢＵＳを介して
入力されるアドレス（ＤＢＵＳ）をアドレスレジスタＡ
Ａに書き込むとともに、アドレスレジスタＡＡによって
指定されるアドレスから対応するソートデータ（（Ａ
Ａ））を読み出し、データレジスタＤＡに書き込む。ま
た、アドレスレジスタＡＢライトモードＭＣＷＢが指定
されるとき、データバスＤＢＵＳを介して入力されるア
ドレス（ＤＢＵＳ）をアドレスレジスタＡＢに書き込む
とともに、アドレスレジスタＡＢによって指定されるア
ドレスから対応するソートデータ（（ＡＢ））を読み出
し、データレジスタＤＢに書き込む。そして、引き続
き、データレジスタＤＡ及びＤＢによって保持される二
つのソートデータの大きさを比較し、その結果に従って
選択的にこれらのソートデータの入れ換えを行う。

【００２５】すなわち、データレジスタＤＡによって保
持されるソートデータ（ＤＡ）がデータレジスタＤＢに
よって保持されるソートデータ（ＤＢ）より小さくある
いは両者が等しい場合、ソート機能付メモリＤＳＦＭ
は、メモリアレイＭＡＲＹに対する書き込み動作を実行
せず、結果的にこれらのデータを入れ換えない。一方、
データレジスタＤＡによって保持されるソートデータ
（ＤＡ）がデータレジスタＤＢによって保持されるソー
トデータ（ＤＢ）より大きい場合、ソート機能付メモリ
ＤＳＦＭは、大きい方のソートデータ（ＤＡ）を反対側
のアドレス（ＡＢ）に書き込み、小さい方のソートデー
タ（ＤＢ）を反対側のアドレス（ＡＡ）に書き込んで、
これらのデータの入れ換えを行う。しかるに、ソート機
能付メモリＤＳＦＭによる実質的なソート処理を受けた
二つのソートデータは、その大きい方が言わば老番側の
アドレスに順次移動され、これらのソート処理が繰り返
されることで、一連のソートデータが大きい順に並び換
えられる。

【００２６】ところで、以上のバブルソート処理を中央
処理装置ＣＰＵ側から見た場合、二つのソートデータに
対する１回のソート処理は、図５（ａ）に示されるよう
に、コマンドフェッチサイクルＣＦＡ１の結果としてソ
ート機能付メモリＤＳＦＭに対するアドレスレジスタＡ
ＡライトモードＭＣＷＡを実行し、次にコマンドフェッ
チサイクルＣＦＡ２の結果としてソート機能付メモリＤ
ＳＦＭに対するアドレスレジスタＡＢライトモードＭＣ
ＷＢを実行することにより、わずか４回のバスアクセス
で終了する。このことは、図５（ｂ）に示されるよう
に、従来のコンピュータでのソフトウエアを中心とした
ソート処理が、コマンドフェッチサイクルＣＦＢ１の結
果として一方のソートデータを読み出すメモリリードモ
ードＭＲＡと、コマンドフェッチサイクルＣＦＢ２の結
果として他方のソートデータを読み出すメモリリードモ
ードＭＲＡと、コマンドフェッチサイクルＣＦＢ３の結
果として二つのソートデータの大きさを比較するデータ
比較モードＤＣＭＰと、コマンドフェッチサイクルＣＦ
Ｂ４の結果として小さい方のソートデータをアドレスＡ
Ａに書き込むメモリライトモードＭＷＡと、コマンドフ
ェッチサイクルＣＦＢ５の結果として大きい方のソート
データをアドレスＡＢに書き込むメモリライトモードＭ
ＷＢとからなり、合計１０回のバスアクセスを必要とす
ることに比較すれば、大幅なバスサイクル数の削減とな
り、相応して中央処理装置及びシステムバスの専有時間
を短縮できるものとなる。この結果、バブルソート機能
を有するコンピュータ等のソート処理に要する時間を短
縮できるとともに、その処理能力を高めることができる
ものである。

【００２７】図６には、この発明が適用されたソート機
能付メモリの第２の実施例のブロック図が示されてい
る。なお、この実施例のソート機能付メモリＤＳＦＭを
構成する４個のソート機能付メモリＤＳＦＭ１〜ＤＳＦ
Ｍ４のそれぞれは、前記図２ないし図５のソート機能付
メモリＤＳＦＭを基本的に踏襲するものであるため、こ
れと異なる部分についてのみ説明を追加する。

【００２８】図６において、この実施例のソート機能付
メモリＤＳＦＭは、特に制限されないが、ｍ個つまり４
個のソート機能付メモリＤＳＦＭ１〜ＤＳＦＭ４からな
る。これらのソート機能付メモリＤＳＦＭ１〜ＤＳＦＭ
４には、アドレスバスＡＢＵＳを介してｉ＋１ビットの
アドレス信号Ａ０〜Ａｉが共通に供給され、コントロー
ルバスＣＢＵＳを介して起動制御信号となるアドレスス
トローブ信号ＡＳＢ及びリードライト信号Ｒ／ＷＢが共
通に供給される。ソート機能付メモリＤＳＦＭ１には、
さらに、データバスＤＢＵＳを介してｎビットつまり８
ビットのデータＤ０〜Ｄ７が供給される。同様に、ソー
ト機能付メモリＤＳＦＭ２には、データバスＤＢＵＳを
介して８ビットのデータＤ８〜Ｄ１５が供給され、ソー
ト機能付メモリＤＳＦＭ３及びＤＳＦＭ４には、それぞ
れ８ビットのデータＤ１６〜Ｄ２３ならびにＤ２４〜Ｄ
３１が供給される。つまり、この実施例のコンピュータ
では、データバスＤＢＵＳがｍ×ｎつまり３２ビット構
成とされるとともに、ソート機能付メモリＤＳＦＭを構
成するｍ個つまり４個のソート機能付メモリＤＳＦＭ１
〜ＤＳＦＭ４がそれぞれｎビットつまり８ビット構成と
され、データバスＤＢＵＳの対応する８ビットに結合さ
れるものとされる。

【００２９】ソート機能付メモリＤＳＦＭ１は、対応す
る８ビットのソートデータに関して前記図２ないし図５
のソート機能付メモリと同様なソートデータの読み出し
・比較動作を行う。この結果、そのデータレジスタＤＡ
に保持されるソートデータ（ＤＡ）がそのデータレジス
タＤＢに保持されるソートデータ（ＤＢ）より大きいと
き、その第１の入れ換え制御出力信号ＣＡ１ｏｕｔをハ
イレベルとし、小さいときロウレベルとする。また、ソ
ートデータ（ＤＡ）及び（ＤＢ）が同一値であってこれ
らのソートデータの入れ換えをソート機能付メモリＤＳ
ＦＭ１だけでは決定できないとき、その第２の入れ換え
制御出力信号ＣＢ１ｏｕｔをハイレベルとする。ソート
機能付メモリＤＳＦＭ１の入れ換え制御出力信号ＣＡ１
ｏｕｔ及びＣＢ１ｏｕｔは、入れ換え制御入力信号ＣＡ
２ｉｎ及びＣＢ２ｉｎとして次段のソート機能付メモリ
ＤＳＦＭ２に供給される。これらの結果、ソート機能付
メモリＤＳＦＭ１から出力される第１の入れ換え制御出
力信号ＣＡ１ｏｕｔは、第２の入れ換え制御出力信号Ｃ
Ｂ１ｏｕｔがロウレベルである限りにおいて、後段のソ
ート機能付メモリＤＳＦＭ２〜ＤＳＦＭ４に対する絶対
的な入れ換え指示信号とされ、第２の入れ換え制御出力
信号ＣＢ１ｏｕｔがハイレベルとされるときには、その
論理レベルの如何にかかわらず無効とされる。その第１
の入れ換え制御出力信号ＣＡ１ｏｕｔがハイレベルとさ
れ第２の入れ換え制御出力信号ＣＢ１ｏｕｔがロウレベ
ルとされるとき、ソート機能付メモリＤＳＦＭ１は、対
応するソートデータ（ＤＡ）及び（ＤＢ）の入れ換え処
理を実行する。

【００３０】次に、ソート機能付メモリＤＳＦＭ２は、
前段のソート機能付メモリＤＳＦＭ１から出力される第
２の入れ換え制御出力信号ＣＢ１ｏｕｔすなわち第２の
入れ換え制御入力信号ＣＢ２ｉｎがロウレベルとされる
とき、このソート機能付メモリＤＳＦＭ１から出力され
る第１の入れ換え制御出力信号ＣＡ１ｏｕｔすなわち第
１の入れ換え制御入力信号ＣＡ２ｉｎを第１の入れ換え
制御出力信号ＣＡ２ｏｕｔすなわち第１の入れ換え制御
入力信号ＣＡ３ｉｎとして次段のソート機能付メモリＤ
ＳＦＭ２にそのまま伝達する。また、第２の入れ換え制
御入力信号ＣＢ２ｉｎがハイレベルとされるときには、
そのデータレジスタＤＡに保持されるソートデータ（Ｄ
Ａ）がそのデータレジスタＤＢに保持されるソートデー
タ（ＤＢ）より大きいことを条件に、選択的にその第１
の入れ換え制御出力信号ＣＡ２ｏｕｔをハイレベルと
し、ソートデータ（ＤＡ）及び（ＤＢ）が同一値であっ
てこれらのソートデータの入れ換えをソート機能付メモ
リＤＳＦＭ２だけでは決定できない場合には、その第２
の入れ換え制御出力信号ＣＢ２ｏｕｔをハイレベルとす
る。ソート機能付メモリＤＳＦＭ２の入れ換え制御出力
信号ＣＡ２ｏｕｔ及びＣＢ２ｏｕｔは、入れ換え制御入
力信号ＣＡ３ｉｎ及びＣＢ３ｉｎとして次段のソート機
能付メモリＤＳＦＭ３に供給される。その第１の入れ換
え制御出力信号ＣＡ２ｏｕｔがハイレベルとされ第２の
入れ換え制御出力信号ＣＢ２ｏｕｔがロウレベルとされ
るとき、ソート機能付メモリＤＳＦＭ２は、対応するソ
ートデータ（ＤＡ）及び（ＤＢ）の入れ換え処理を実行
する。

【００３１】同様に、ソート機能付メモリＤＳＦＭ３
は、前段のソート機能付メモリＤＳＦＭ２から出力され
る第２の入れ換え制御出力信号ＣＢ２ｏｕｔすなわち第
２の入れ換え制御入力信号ＣＢ３ｉｎがロウレベルとさ
れるとき、このソート機能付メモリＤＳＦＭ２から出力
される第１の入れ換え制御出力信号ＣＡ２ｏｕｔすなわ
ち第１の入れ換え制御入力信号ＣＡ３ｉｎを第１の入れ
換え制御出力信号ＣＡ３ｏｕｔすなわち第１の入れ換え
制御入力信号ＣＡ３ｉｎとして次段のソート機能付メモ
リＤＳＦＭ３にそのまま伝達する。また、第２の入れ換
え制御入力信号ＣＢ３ｉｎがハイレベルとされるときに
は、そのデータレジスタＤＡに保持されるソートデータ
（ＤＡ）がそのデータレジスタＤＢに保持されるソート
データ（ＤＢ）より大きいことを条件に、選択的にその
第１の入れ換え制御出力信号ＣＡ３ｏｕｔをハイレベル
とし、ソートデータ（ＤＡ）及び（ＤＢ）が同一値であ
ってこれらのソートデータの入れ換えをソート機能付メ
モリＤＳＦＭ３だけでは決定できない場合には、その第
２の入れ換え制御出力信号ＣＢ３ｏｕｔをハイレベルと
する。ソート機能付メモリＤＳＦＭ３の入れ換え制御出
力信号ＣＡ３ｏｕｔ及びＣＢ３ｏｕｔは、入れ換え制御
入力信号ＣＡ４ｉｎ及びＣＢ４ｉｎとして次段のソート
機能付メモリＤＳＦＭ４に供給される。その第１の入れ
換え制御出力信号ＣＡ３ｏｕｔがハイレベルとされ第２
の入れ換え制御出力信号ＣＢ３ｏｕｔがロウレベルとさ
れるとき、ソート機能付メモリＤＳＦＭ３は、対応する
ソートデータ（ＤＡ）及び（ＤＢ）の入れ換え処理を実
行する。

【００３２】ソート機能付メモリＤＳＦＭ４は、前段の
ソート機能付メモリＤＳＦＭ３から出力される第２の入
れ換え制御出力信号ＣＢ３ｏｕｔすなわち第２の入れ換
え制御入力信号ＣＢ４ｉｎがロウレベルとされるとき、
このソート機能付メモリＤＳＦＭ３から出力される第１
の入れ換え制御出力信号ＣＡ３ｏｕｔすなわち第１の入
れ換え制御入力信号ＣＡ４ｉｎに従って、選択的に対応
するソートデータ（ＤＡ）及び（ＤＢ）の入れ換え処理
を実行する。また、前段のソート機能付メモリＤＳＦＭ
３から出力される第２の入れ換え制御出力信号ＣＢ３ｏ
ｕｔすなわち第２の入れ換え制御入力信号ＣＢ４ｉｎが
ハイレベルとされるときには、そのデータレジスタＤＡ
に保持されるソートデータ（ＤＡ）がそのデータレジス
タＤＢに保持されるソートデータ（ＤＢ）より大きいこ
とを条件に、選択的に対応するソートデータ（ＤＡ）及
び（ＤＢ）の入れ換え処理を実行する。

【００３３】このように、この実施例のソート機能付メ
モリＤＳＦＭでは、これを構成する４個のソート機能付
メモリＤＳＦＭ１〜ＤＳＦＭ４がともに８ビット構成と
されかつデータバスＤＢＵＳが３２ビット構成とされる
が、上位ビットに対応するソート機能付メモリによるソ
ートデータの比較結果となる入れ換え制御信号が下位ビ
ットに対応するソート機能付メモリに順次伝達されるこ
とでいわゆるチェーン結合され、問題なくソートデータ
の入れ換え処理が実行される。

【００３４】図７には、この発明が適用されたソート機
能付メモリの第３の実施例のブロック図が示されてい
る。なお、この実施例のソート機能付メモリＤＳＦＭ
は、前記図２ないし図５のソート機能付メモリＤＳＦＭ
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００３５】図７において、この実施例のソート機能付
メモリＤＳＦＭは、奇数アドレスに対応して設けられる
メモリアレイＭＡＲＹＡ（第１のメモリアレイ）と、偶
数アドレスに対応して設けられるもう一つのメモリアレ
イＭＡＲＹＢ（第２のメモリアレイ）とを備え、さらに
これらのメモリアレイに対応して設けられるアドレスセ
レクタＡＳＡ及びＡＳＢと、アドレスデコーダＡＤＡ及
びＡＤＢならびにデータリードライト回路ＤＲＷＣＡ及
びＤＲＷＣＢを備える。このうち、アドレスセレクタＡ
ＳＡの一方の入力端子には、アドレスバスＡＢＵＳから
アドレスバッファＢＡを介して所定のアドレス信号が供
給され、その他方の入力端子には、アドレスレジスタＡ
Ａの出力信号が供給される。同様に、アドレスセレクタ
ＡＳＢの一方の入力端子には、アドレスバスＡＢＵＳか
らアドレスバッファＢＡを介して所定のアドレス信号が
供給され、その他方の入力端子には、アドレスレジスタ
ＡＢの出力信号が供給される。

【００３６】一方、データリードライト回路ＤＲＷＣＡ
には、データセレクタＤＳを介して所定の書き込みデー
タが供給され、その出力信号すなわち読み出しデータ
は、データバッファＢＤに供給されるとともに、対応す
るデータレジスタＤＡに供給される。データレジスタＤ
Ａの出力信号は、データ比較回路ＤＣの一方の入力端子
に供給されるとともに、データセレクタＤＳの第１の入
力端子に供給される。同様に、データリードライト回路
ＤＲＷＣＢには、データセレクタＤＳを介して所定の書
き込みデータが供給され、その出力信号すなわち読み出
しデータは、データバッファＢＤに供給されるととも
に、対応するデータレジスタＤＢに供給される。データ
レジスタＤＢの出力信号は、データ比較回路ＤＣの他方
の入力端子に供給されるとともに、データセレクタＤＳ
の第３の入力端子に供給される。データセレクタＤＳの
第２の入力端子には、データバスＤＢＵＳからデータバ
ッファＢＤを介して所定の入力データが供給される。

【００３７】この実施例において、アドレスデコーダＡ
ＤＡ及びＡＤＢならびにデータリードライト回路ＤＲＷ
ＣＡ及びＤＲＷＣＢを含むメモリアレイＭＡＲＹＡ及び
ＭＡＲＹＢは、常に同時に動作状態とされ、指定された
奇数アドレス又は偶数アドレスのメモリセルをそれぞれ
択一的に選択状態とする。周知のように、バブルソート
方式によるソート処理において指定される二つのアドレ
スは常に隣接するアドレスであって、その一方が奇数ア
ドレスとされるときその他方は必ず偶数アドレスとされ
る。しかるに、この実施例のソート機能付メモリＤＳＦ
Ｍでは、奇数アドレスに対応するメモリアレイＭＡＲＹ
Ａと偶数アドレスに対応するメモリアレイＭＡＲＹＢと
を設け、これらを常に同時に動作状態とすることで、比
較処理の対象となる二つのソートデータを同時に読み出
すことができ、これによってソート処理のさらなる高速
化を図ることがでものである。

【００３８】図８には、この発明が適用されたソート機
能付メモリＤＳＦＭの第４の実施例のブロック図が示さ
れ、図９には、そのソート処理の一実施例の処理フロー
図が示されている。なお、この実施例のソート機能付メ
モリＤＳＦＭは、前記図１ないし図５のソート機能付メ
モリＤＳＦＭを基本的に踏襲するものであるため、これ
と異なる部分についてのみ説明を追加する。

【００３９】図８において、この実施例のソート機能付
メモリＤＳＦＭは、２個のアドレスレジスタカウンタＣ
Ａ及びＣＢと、１個のソート開始アドレスレジスタＦＡ
とを備える。また、アドレスレジスタカウンタＣＡに対
応して設けられるマイナス１回路−１と、アドレスレジ
スタカウンタＣＢに対応して設けられるプラス１回路＋
１とを備え、さらにその第１ないし第３の入力端子にア
ドレスレジスタカウンタＣＡ及びＣＢならびにソート開
始アドレスレジスタＦＡの出力信号をそれぞれ受けるア
ドレス比較回路ＡＣを備える。アドレスレジスタカウン
タＣＡの一方の入力端子には、データバスＤＢＵＳから
データバッファＢＤを介してソート終了アドレスが供給
され、その他方の入力端子には、マイナス１回路−１の
出力信号が供給される。一方、アドレスレジスタカウン
タＣＢの第１の入力端子には、プラス１回路＋１の出力
信号が供給され、その第２の入力端子には、データバス
ＤＢＵＳからデータバッファＢＤを介してソート開始ア
ドレスが、その第３のアドレスには、ソート開始アドレ
スレジスタＦＡの出力信号がそれぞれ供給される。ソー
ト開始アドレスレジスタＦＡの入力端子には、データバ
スＤＢＵＳからデータバッファＢＤを介してソート開始
アドレスが供給される。アドレス比較回路ＡＣの出力信
号ＡＣＯ１及びＡＣＯ２は、データ比較回路ＤＣの出力
信号ＤＣＯとともに、メモリ制御回路ＭＣに供給され
る。

【００４０】なお、アドレス比較回路ＡＣの一方の出力
信号ＡＣＯ１は、アドレスレジスタカウンタＣＡの保持
内容（ＣＡ）とアドレスレジスタカウンタＣＢの保持内
容（ＣＢ）とが一致したとき、選択的にハイレベルとさ
れる。また、アドレス比較回路ＡＣの他方の出力信号Ａ
ＣＯ２は、アドレスレジスタカウンタＣＡの保持内容
（ＣＡ）とソート開始アドレスレジスタＦＡによって保
持されるソート開始アドレス（ＦＡ）とが一致したと
き、選択的にハイレベルとされる。

【００４１】この実施例において、コンピュータを構成
する中央処理装置ＣＰＵは、図９に示されるように、ソ
ート処理開始に先立って、ソート開始アドレスライトサ
イクルを実行し、次にソート終了アドレスライトサイク
ルを実行する。そして、ソート処理の種類を指定するた
めのソートコマンドライトサイクルを実行し、ソート機
能付メモリＤＳＦＭにソート処理を開始させる。この
後、中央処理装置ＣＰＵはソート処理から一時的に解放
され、他の処理に移行できる。

【００４２】ソート機能付メモリＤＳＦＭでは、ソート
開始アドレスライトサイクルの実行を受けて、中央処理
装置ＣＰＵから供給されるソート開始アドレスをソート
開始アドレスレジスタＦＡ及びアドレスレジスタカウン
タＣＢの両方に書き込む。また、ソート終了アドレスラ
イトサイクルの実行を受けて、中央処理装置ＣＰＵから
供給されるソート終了アドレスをアドレスレジスタカウ
ンタＣＡに書き込む。そして、ソートコマンドライトサ
イクルの実行を受けて、中央処理装置ＣＰＵから供給さ
れるソートコマンドを図示されないコントロールレジス
タに書き込んだ後、以下のようなソート処理を開始す
る。

【００４３】すなわち、ソート機能付メモリＤＳＦＭで
は、まずアドレスレジスタカウンタＣＢにより指定され
るアドレス（ＣＢ）からその記憶データすなわちソート
データ（（ＣＢ））が読み出され、データレジスタＤＡ
に格納される。また、アドレスレジスタカウンタＣＢの
出力信号を受けるプラス１回路＋１によって指定される
アドレス（ＣＢ）＋１からソートデータ（（ＣＢ）＋
１）が読み出され、データレジスタＤＢに格納される。
これらのソートデータは、データ比較回路ＤＣによって
その大きさが比較され、これによってデータ比較回路Ｄ
Ｃの出力信号ＤＣＯが選択的にハイレベルとされる。こ
の結果、データレジスタＤＡによって保持されるソート
データ（ＤＡ）がデータレジスタＤＢによって保持され
るソートデータ（ＤＢ）より小さくあるいは等しい値と
されるとき、ソートデータ（ＤＡ）の入れ換え処理は行
われず、大きい方のソートデータ（ＤＢ）がデータレジ
スタＤＡに転送される。

【００４４】一方、ソートデータ（ＤＡ）がソートデー
タ（ＤＢ）より大きいとき、小さい方のソートデータ
（ＤＢ）がアドレスレジスタカウンタＣＢにより指定さ
れるアドレス（ＣＢ）つまりはそれまでソートデータ
（ＤＡ）が格納されていたアドレスに書き込まれ、これ
によってソートデータ（ＤＡ）及び（ＤＢ）の入れ換え
処理が行われる。このとき、大きい方のソートデータ
（ＤＡ）は、そのままデータレジスタＤＡによって保持
され、次のソート処理を待つ。

【００４５】第１回目のソート処理を終えたソート機能
付メモリＤＳＦＭでは、アドレスレジスタカウンタＣＢ
にプラス１回路＋１の出力信号が取り込まれ、その保持
内容がカウントアップされる。そして、アドレス比較回
路ＡＣにより、アドレスレジスタカウンタＣＢの保持内
容（ＣＢ）とアドレスレジスタカウンタＣＡの保持内容
すなわちソート終了アドレス（ＣＡ）との比較照合が行
われる。この結果、アドレスレジスタカウンタＣＢの保
持内容（ＣＢ）がソート終了アドレス（ＣＡ）に達して
いない場合、アドレス（ＣＢ）＋１すなわち第３のソー
トデータの読み出しから上記処理が繰り返される。これ
により、最大値のソートデータだけが最後まで残され、
最終的にデータレジスタＤＡによって保持される。

【００４６】次に、アドレスレジスタカウンタＣＢの保
持内容（ＣＢ）がアドレスレジスタカウンタＣＡの保持
内容すなわちソート終了アドレス（ＣＡ）に達すると、
データレジスタＤＡによって保持される最大のソートデ
ータ（ＤＡ）がソート終了アドレス（ＣＡ）に書き込ま
れた後、アドレスレジスタカウンタＣＡにマイナス１回
路−１の出力信号が取り込まれ、その保持内容がカウン
トダウンされる。そして、アドレス比較回路ＡＣによ
り、アドレスレジスタカウンタＣＡの保持内容（ＣＡ）
とソート開始アドレスレジスタＦＡの保持内容すなわち
ソート開始アドレス（ＦＡ）との比較照合が行われる。
この結果、アドレスレジスタカウンタＣＡの保持内容
（ＣＡ）がソート開始アドレス（ＦＡ）に達していない
場合、ソート開始アドレス（ＦＡ）が再びアドレスレジ
スタカウンタＣＢに取り込まれ、ソート開始アドレスの
ソートデータの読み出しから上記処理が繰り返される。
このとき、データレジスタＤＡに残される最大のソート
データは、アドレスレジスタカウンタＣＡによって指定
されるソート終了アドレスつまりは実際のソート終了ア
ドレスからカウントダウンされたアドレスに順次書き込
まれる。

【００４７】アドレスレジスタカウンタＣＡの保持内容
（ＣＡ）すなわち実質的なソート終了アドレスがソート
開始アドレス（ＦＡ）に達すると、ソート機能付メモリ
ＤＳＦＭは、すべてのソート処理を終了し、中央処理装
置ＣＰＵに対して割込み要求を発生する。これにより、
中央処理装置ＣＰＵは、実行中であった他の処理を中断
し、割込み処理によってこの割込み要求がソート機能付
メモリＤＳＦＭからのものであることを識別し、ソート
終結処理に移行する。

【００４８】以上のように、この実施例のソート機能付
メモリＤＳＦＭを用いた場合、中央処理装置ＣＰＵは、
ソート処理開始に先立って、ソート開始アドレス及びソ
ート終了アドレスをそれぞれ指定するためのソート開始
アドレスライトサイクル及びソート終了アドレスライト
サイクルと、ソート処理の種類及び開始を指定するため
のソートコマンドライトサイクルとを実行し、ソート処
理終了時には、ソート機能付メモリＤＳＦＭからの割込
み要求を待ってソート終結処理を開始すればよい。した
がって、中央処理装置ＣＰＵは、ソート機能付メモリＤ
ＳＦＭによる一連のソート処理が行われる間ソート処理
から解放され、他の処理を実行できる。この結果、ソー
ト処理のためのバスアクセス回数がさらに削減され、ソ
ート処理に要する時間が短縮されるとともに、ソート処
理にともなう中央処理装置ＣＰＵ及びシステムバスの専
有時間がさらに短縮され、中央処理装置ＣＰＵつまりは
コンピュータの処理能力が高められるものとなる。

【００４９】以上の複数の実施例に示されるように、こ
の発明をバブルソート機能を有するコンピュータ等にソ
ートデータを格納するためのメモリとして設けられるラ
ンダムアクセスメモリ等の半導体記憶装置に適用するこ
とで、次のような作用効果が得られる。すなわち、 （１）バブルソート機能を有するコンピュータ等にソー
トデータを格納するためのメモリとして設けられるラン
ダムアクセスメモリ等に、隣接するアドレスから読み出
される二つの記憶データの大きさを比較し、その結果に
従って選択的にこれらを入れ換える機能を持たせること
で、ソート処理の対象となる二つのソートデータの読み
出し・比較・入れ換え処理を、ソフトウエアの介在を必
要とすることなくハードウエア的に実行できるという効
果が得られる。

【００５０】（２）上記（１）項において、ソート機能
付メモリをｎビット構成のｍ個のソート機能付メモリに
より構成し、上位のソート機能付メモリの入れ換え制御
信号をチェーン結合によって下位のソート機能付メモリ
に順次伝達することで、ｍ×ｎビットのシステムバスに
対応しうるソート機能付メモリを実現することができる
という効果が得られる。 （３）上記（１）項及び（２）項において、ソート機能
付メモリに、奇数及び偶数アドレスにそれぞれ対応する
２個のメモリアレイを設け、これらを同時に動作状態と
することで、ソート機能付メモリによるソートデータの
読み出し動作を高速化し、そのソート処理をさらに高速
化できるという効果が得られる。 （４）上記（１）項ないし（３）項において、ランダム
アクセスメモリ等に、アドレスを自律的に生成するアド
レスレジスタカウンタを設け、指定されるアドレス領域
に格納される複数の記憶データの大きさを順次二つずつ
比較し選択的に入れ換えて、大きさ順に並び換える機能
を持たせることで、一連のソートデータが格納されるア
ドレス領域を指定するだけで、バブルソート方式による
ソート処理をハードウエア的に実行できるという効果が
得られる。

【００５１】（５）上記（１）項ないし（４）項によ
り、ソート処理にともなうコンピュータのバスアクセス
回数を削減し、中央処理装置及びシステムバスの専有時
間を短縮できるという効果が得られる。 （６）上記（１）項ないし（５）項により、バブルソー
ト方式によるソート機能を有するコンピュータ等のソー
ト処理に要する時間を短縮できるとともに、その処理能
力を高めることができるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ソート機能付メモリＤＳＦＭは、メ
インメモリＭＭの一部として設けてもよい。また、コン
ピュータのシステムバスには、他の各種の周辺デバイス
を結合できるし、ソート機能付メモリは、中央処理装置
ＣＰＵの内部バスに結合してもよい。

【００５３】図２において、ソート機能付メモリＤＳＦ
ＭのメモリアレイＭＡＲＹは、複数のサブメモリアレイ
に分割することができる。また、ソート処理の対象とな
る二つのソートデータが常に隣接するアドレスに格納さ
れるものであれば、アドレスレジスタＡＢをアドレスレ
ジスタＡＡの出力を受けるプラス１回路に置き換えても
よい。図２及び図３では、比較される二つのソートデー
タを毎回もとの二つのアドレスに戻しているが、図８及
び図９の場合と同様に、小さい方のソートデータをアド
レスレジスタＡＡによって指定されるアドレスに書き込
み、大きい方のソートデータをデータレジスタＤＡに残
すようにしてもよい。

【００５４】図６において、ソート機能付メモリＤＳＦ
Ｍ１〜ＤＳＦＭ４間で伝達される第１及び第２の入れ換
え制御信号は、任意の組み合わせで用いることができ
る。また、ソート機能付メモリＤＳＦＭは、データバス
ＤＢＵＳのビット構成に応じて任意数のソート機能付メ
モリにより構成することができる。

【００５５】各実施例において、ソート機能付メモリＤ
ＳＦＭによるソート処理は、例えばソートデータを小さ
い順に並び換えるべく行われるものであってもよいし、
二つのソートデータの選択も、例えばソート終了アドレ
スからソート開始アドレスに向かって順次行ってもよ
い。さらに、各実施例におけるソート機能付メモリＤＳ
ＦＭの具体的構成や内部制御信号の組み合わせならびに
ソート処理の具体的方法等、種々の実施形態を採りう
る。

【００５６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるバブ
ルソート機能を有するコンピュータ等に含まれるランダ
ムアクセスメモリに適用した場合について説明したが、
それに限定されるものではなく、例えば、同様なバブル
ソート機能を有する各種のディジタル処理装置に含まれ
るものやバブルソート機能を有するソート機能付メモリ
として単体で形成されるものにも適用できる。この発明
は、少なくともソート機能を有することが効果的とされ
る半導体記憶装置ならびにこのような半導体記憶装置を
含むディジタル装置に広く適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、バブルソート機能を有する
コンピュータ等にソートデータを格納するためのメモリ
として設けられるランダムアクセスメモリ等に、隣接す
るアドレスから読み出される二つの記憶データの大きさ
を比較し、その結果に従って選択的にこれらを入れ換え
る機能を持たせるとともに、このランダムアクセスメモ
リ等に、アドレスを自律的に生成するアドレスレジスタ
カウンタを設け、指定されるアドレス領域に格納される
複数の記憶データの大きさを順次二つずつ比較し選択的
に入れ換えて、大きさ順に並び換える機能を持たせるこ
とで、二つのソートデータが格納されるアドレスを指定
し、あるいは一連のソートデータが格納されるアドレス
領域を指定するだけで、バブルソート処理をハードウエ
ア的に実行できるため、ソート処理にともなうコンピュ
ータのバスアクセス回数を削減し、中央処理装置及びシ
ステムバスの専有時間を短縮できる。この結果、バブル
ソート機能を有するコンピュータ等のソート処理時間を
短縮できるとともに、その処理能力を高めることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたソート機能付メモリを含
むコンピュータの一実施例を示すシステム構成図であ
る。

【図２】この発明が適用されたソート機能付メモリの第
１の実施例を示すブロック図である。

【図３】図２のソート機能付メモリにおけるソート処理
の一実施例を示す処理フロー図である。

【図４】図１のコンピュータの一実施例を示すアドレス
割付図である。

【図５】図１のコンピュータにおけるソート処理の一実
施例を示すタイムチャートである。

【図６】この発明が適用されたソート機能付メモリの第
２の実施例を示すブロック図である。

【図７】この発明が適用されたソート機能付メモリの第
３の実施例を示すブロック図である。

【図８】この発明が適用されたソート機能付メモリの第
４の実施例を示すブロック図である。

【図９】図９のソート機能付メモリにおけるソート処理
の一実施例を示す処理フロー図である。

【符号の説明】

ＣＰＵ・・・中央処理装置、ＡＢＵＳ・・・アドレスバ
ス、ＤＢＵＳ・・・データバス、ＣＢＵＳ・・・コント
ロールバス、ＭＭ・・・メインメモリ、ＤＳＦＭ・・・
ソート機能付メモリ、ＩＯＥ・・・入出力装置。ＭＡＲ
Ｙ・・・メモリアレイ、ＡＤ・・・アドレスデコーダ、
ＡＳ・・・アドレスセレクタ、ＡＡ〜ＡＢ・・・・アド
レスレジスタ、ＢＡ・・・アドレスバッファ、ＤＲＷＣ
・・・データリードライト回路、ＤＡ〜ＤＢ・・・デー
タレジスタ、ＤＳ・・・データセレクタ、ＤＣ・・・デ
ータ比較回路、ＢＤ・・・データバッファ、ＭＣ・・・
メモリ制御回路。ＳＤＡＴ・・・ソートデータ。ＤＳＦ
Ｍ１〜ＤＳＦＭ４・・・ソート機能付メモリ。ＭＡＲＹ
Ａ〜ＭＡＲＹＢ・・・メモリアレイ、ＡＤＡ〜ＡＤＢ・
・・アドレスデコーダ、ＡＳＡ〜ＡＳＢ・・・アドレス
セレクタ、ＤＲＷＣＡ〜ＤＲＷＣＢ・・・データリード
ライト回路。ＣＡ〜ＣＢ・・・アドレスレジスタカウン
タ、＋１・・・プラス１回路、−１・・・マイナス１回
路、ＦＡ・・・ソート開始アドレスレジスタ、ＡＣ・・
・アドレス比較回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１及び第２のアドレスからそれぞれ読
   み出される第１及び第２の記憶データの大きさを比較
   し、その結果に従って選択的にこれらを入れ換えうるこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 上記半導体記憶装置は、上記第１の記憶
   データが上記第２の記憶データより大きいとき、上記第
   １の記憶データを上記第２のアドレスにまた上記第２の
   記憶データを上記第１のアドレスにそれぞれ格納するも
   のであることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記半導体記憶装置は、上記第１及び第
   ２の記憶データをそれぞれ保持する第１及び第２のデー
   タレジスタを備えるものであって、上記第１の記憶デー
   タが上記第２の記憶データより大きいとき、上記第２の
   記憶データを上記第１のアドレスにまた上記第１の記憶
   データを上記第２のデータレジスタにそれぞれ格納する
   ものであることを特徴とする請求項１の半導体記憶装
   置。
4. 【請求項４】 上記記憶データは、ｍ×ｎビットからな
   るものであり、上記半導体記憶装置は、上記記憶データ
   のｎビットごとに対応して設けられるｍ個からなるもの
   であって、上記ｍ個の半導体記憶装置のそれぞれは、そ
   の内部における上記第１及び第２の記憶データの対応す
   るｎビットの比較結果と上位ビットの記憶データを受け
   る他の半導体記憶装置における上記第１及び第２の記憶
   データの他のｎビットの比較結果とに従って選択的に上
   記第１及び第２の記憶データの対応するｎビットを入れ
   換えるものであることを特徴とする請求項１，請求項２
   又は請求項３の半導体記憶装置。
5. 【請求項５】 上記第１及び第２のアドレスは、常に連
   続するアドレスであって、上記半導体記憶装置は、奇数
   アドレスに対応して設けられる第１のメモリアレイと、
   偶数アドレスに対応して設けられかつ上記第１のメモリ
   アレイと同時アクセスされる第２のメモリアレイとを具
   備するものであることを特徴とする請求項１，請求項
   ２，請求項３又は請求項４の半導体記憶装置。
6. 【請求項６】 上記半導体記憶装置は、上記第１及び第
   ２のアドレスを順次生成するアドレスレジスタカウンタ
   を具備するものであり、指定される複数のアドレスに格
   納される複数の記憶データの大きさを順次二つずつ比較
   して選択的に入れ換え、大きさ順に並び換えうるもので
   あることを特徴とする請求項１，請求項２，請求項３，
   請求項４又は請求項５の半導体記憶装置。