JP3801214B2

JP3801214B2 - 再構成可能な演算システム

Info

Publication number: JP3801214B2
Application number: JP51054098A
Authority: JP
Inventors: チャッター，マケッシュ
Original assignee: ネオ・ラム・リミテッド・ライアビリティー・カンパニー
Priority date: 1996-08-21
Filing date: 1997-08-12
Publication date: 2006-07-26
Anticipated expiration: 2017-08-12
Also published as: US5838165A; EP0931380A1; ATE220263T1; WO1998008306A1; JP2000516418A; EP0931380B1; CA2264060C; AU3705297A; KR20000068256A; CN1188948C; CA2264060A1; DE69713784D1; KR100458371B1; HK1023458A1; DE69713784T2; CN1234923A

Description

本発明は再構成可能な演算に関し、より詳細には、専ら書き換え可能ゲートアレイ（FPGA）及び同様の構造に関するのではない、再構成可能な演算に関する。
発明の背景
書き換え可能ゲートアレイ（FPGA）として公知である、再構成可能ゲートアレイは、産業界で広く使用され、種々のデジタル回路を動作させる。その応用範囲は、コンピュータ、ワークステーション、制御システム等を含む。代表的な従来のFPGAデバイスは、特定の設計要求を満足するように構成される幾つかの論理セルからなる。プログラムされていないFPGAは、後述するような所定の論理セル構造からなる。これらのセルは各々、特定のタスク（論理回路）を実行するように構成され、所望の機能性を達成する。一般にプログラム情報は、比較的遅いプロセス（幾つかのデバイスは、さらに非常に遅いプロセスである８ビット長バスを介してロードされ、）としてFPGA内に連続的にロードされ、典型的には分散スタティックRAM（SRAM）として実行される構成記憶素子によって、電力がデバイスに供給されている限りは、プログラム情報は内部に維持される。またこのデバイスは、前述した再構成データの遅い連続ロードを含む予め定められたプログラムシーケンスに続くことによって、電力が加えられると、再構成することが可能となる。例としては、従来のFPGAである、Xilinx CorporationのデバイスXC4025は、422,128ビットのプログラム情報を必要とし、ほぼ42msでデバイスのプログラム（再構成）を完了する。
FPGAが一度電力が入れられるだけでプログラムされ、再構成性が問題ではない、ある種のアプリケーションに対しては、この相当に大きな構成時間は一般に容認され得る。しかし再構成時間が実質上縮められるとしても、性能を著しく向上させることができる他の種類のアプリケーションの要求を満足させることができない。この問題は、リアルタイムシミュレーション、双対プロセッサ、デジタル信号処理、他の種々のアルゴリズム等を含む、全ての型式のアプリケーションにあてはまる。
本発明は、最近の再構成の制限及びそれに関する問題を排除することを意図し、また結果的にオンザフライ変更可能チップもしくは他の論理構成を提供するような、多くのアプリケーションに対して実質上万能に利用することができる、非常に高められたシステム性能を低コストで提供することを意図する。
特に高速コンピュータ及びワークステーションの、非常に多くのこのようなシステム設計は、機能ユニットの固定構造のために、それらの特定のドメインを外れる如何なる動作の実行も幾分遅らせる、シミュレーションのようなアプリケーションのあるクラスの性能を確実に制限する。このような問題は、「オンザフライ」再構成性により最もよく解決されるが、これはさらに再構成に必要な時間のために未解決の部分を残す。
したがってある種の広く利用されるアプリケーションが必要とする動的再構成可能論理に対する低コスト、高性能装置の可能性は、十分に分かりにくいまま残った。この問題は、これらの問題を排除し、このように特に低コストで相当に高い性能を提供する、革新的な自己更新オンザフライ再構成可能FPGA構成をここで提供する本発明の出現まで、解決されなかった。
実例となるシミュレーション及び双対プロセッサが、これらの問題及び本発明がその問題を克服する方法のより一層の理解のために例として以下に示されるが、本発明はこれらの例示の範囲にのみ限定されて論じられるものではない。
シミュレーションアプリケーション例
大規模デジタル集積回路設計は、その不経済性及び組立サイクルでの時間の浪費以前に、組立後正確に機能するその機会を最大化するようにシミュレートされる。この設計は、刺激を与えて応答を認めることによって、全ての可能な入力状態を高性能エンジニアリングワークステーションで広く照会する。応答が予想された結果と一致しなければ、この設計は正当性に対して照会される。この繰り返されるプロセスは、全ての可能な予定の計画が確認されるまで続けられる。シミュレーションは、極度に時間を浪費し、不経済であり、市場への時間を余計にかけるが、しかしこの問題は、設計技法の欠くことのできない部分であり、一般に大規模シミュレーションタスクを何人かの技術者の間で分配して結果をまとめることにより成し遂げられる。この分配してまとめる方法は、実質上より高いコストでタスクの速度向上がなされるにも関わらず、非常にエラーを生じやすいプロセスである。最近のIntel Pentiumマイクロプロセッサの浮動小数点ユニットにともなう失敗は適例である。
例として、次世代CPUとしての、２つのクロックサイクルで２つの32ビット数を加えて設計された、新しい高速機能ユニットを考える。このソフトウエアを基にしたゲートレベルシミュレーションは、高速ワークステーションで幾千ものクロックサイクルを取る。多重動作サイクルがこのような新しい機能ユニット設計に対して照会することが必要であるならば、現行の設計の動作よりも非常に劣る結果の遅れは、全シミュレーションの相当な時間を消費する。
この問題に対する他のアプローチは、外部ハードウエアを介して接続される非常に多くの数の従来のFPGA上に設計がマッピングされる、「設計エミュレーション」（例えばQuick Turn Corporationのエミュレーションパンフレットに記載される）であり、これは動作速度よりもより一層遅い速度でリアルタイムで実行される。このエミュレーション装置は非常に高価であり、各エミュレーションサイクルに対して設定するために長時間を必要とし、時に現行の設計でさえも全くマップすることができず、したがって広範に使用できない。
演算アプリケーション例
説明的な背景用途として、複雑な反復型64ビット乗算機能が付加的な機能により引き続いて行われ、1024のサンプルに対して32ビットCPUによって実行される演算アプリケーション例を考える。CPUはこのタスクを実行する専用機能ユニットを備えないので、このタスクは64ビット乗算の多重ステップ32ビット実施を含む種々のサブタスクに分割され、結果は多重32ビット加算を実行することにより他の64ビット数に加えられる。このプロセスは1024回繰り返される。明らかにこの実行はCPU時間の相当な時間数を消費し、それによって実質上性能は低下する。
確かにこれらの及び同様な火急の問題の効果的な解法に対して、本発明は向けられ、この発明は、新しい型式のFPGA及び関係した構成の展開及び方法の展開において解決をなすと信じられ、本発明は：
ａ．純然たるデバイス速度よりはむしろ新規な構成をオンザフライ再構成性に与え；
ｂ．能率的な高速パイプライン実施を考慮する自己変更性能を与え；
ｃ．チップの内部に非常に多くの数の構成を格納し；
ｄ．与えられた機能性に対して少ない数のピンを与え；
ｅ．ピンの総数を減少させるために相応の低コストを与え；さらに
ｆ．単純なシステムインタフェースを与えて設計努力を最小とする。
発明の目的
したがって本発明の目的は、新規のDRAMを基にした構成制御構造を利用し、一方低コストで非常に高められたシステム性能を与える、それによって無数のアプリケーションに対して実質上万能に利用可能である、新しくかつ改良された動的再構成可能ゲートアレイシステム、構造、方法を提供することであり、この制御構造は、これらの上記の及び関係する問題を含む再構成性の制限を除去する。
他の目的は、所定の基準を基にした論理実行を自己変更する方法及び装置を提供することである。
さらなる目的は、非常に多くのメモリが、再構成時間が従来のアプローチよりも４桁も速く、かつ特に低コストであるように、FPGAの内部で利用することができ、かつわずかな数のピンにアクセスされる、このような新規のシステムを提供することである。
さらに他の目的は、非再構成及び再構成どちらのアプリケーションにおいても等しく効果的に作用する、この新規な構造を基にしたシステムを提供することである。
他の及びさらなる目的は、これ以降に明らかにされ、添付される請求項により詳細に記される。
要約
より広範は観点の１つから、要約すれば、結合された構成ビットメモリによって制御される論理機能を各々有するプログラム可能論理セルのアレイを構成する方法を本発明は高める。ビットメモリは、DRAMコア内で多重プログラム構成を画定するビット情報を格納し；アレイにバスを接続して所望の構成を画定するビット情報を備えるセルの構成ビットメモリのDRAM行長ロードを可能にし；さらに構成コマンド上で、DRAMコアから少なくとも一度に一行、構成ビット情報を検索し、セルのビットメモリにこのような情報をロードして対応するセル論理機能を所望の構成プログラムが達成されるように制御する。
好適な及び最適な態様の設計及び技術はこれ以降に詳細が説明される。
図面
さらに本発明が、添付の図面に関連して記述される。添付の図面の内で図１〜３は、従来の技術を説明する。
図１は、代表的な従来技術のFPGAインタフェースのブロックダイアグラムである；
図２は、代表的な従来技術のFPGA内部論理セル構造もしくはアレイ、及びチャンネルの経路を示す；
図３は、図２のような構成において使用される、代表的な従来技術の構成可能論理セルを図解する；
図４は、本発明にしたがって構成され、ここでは「SONAL」構造と称する構造の部分的な上面のブロックダイアグラムであり、この「SONAL」なる用語は自己変更オンザフライ可変論理を意味する；
図５は、自己変更論理機能の実行を可能にするこのような新規の構造のブロックダイアグラムである；
図６は、また本発明にしたがって構成されるシステム構造のブロックダイアグラムであり、本発明が「SONAL」FPGAと称する、自己変更「オンザフライ」可変論理を具現化している；
図７は、本発明の「SONAL」FPGAに対して有効なピンアウトの例を示す；
図８は、図７に言及する前の「SONAL」FPGAの変更であり、「PARAS」と呼ばれるインタフェース及びアクセスとの使用に適合し、1994年10月７日出願の同時係続中の米国特許出願第08/320,058号に開示され、少ない数のピンでメモリ構造が集積されている。
発明の好適実施例
さらに再構成遅延及び、この新しい「SONAL」にしたがって他の前述された障害を排除するような本発明を開示することを目的とする。この新しい「SONAL」は、FPGAの再構成において消費する総時間数を劇的に減少させることにより、所望であれば自己変更形態を提供することにより解法の中心であり、それによって外部の介入なしに機能変更でき、その結果大変に速い実行時間が得られる。他の利点は、FPGA内部に大規模メモリを利用できることが含まれ、結果として前述のようにシステムのコストが縮小される。
前述のように図１は、主メモリと共に動作するCPUによってラベル付けされ、バスシステムを介してプログラムされるFPGAユニット（＃１〜＃ｎ）を利用する従来技術のFPGAインタフェースを示す。FPGAユニットは、内部論理セル構造もしくはアレイ及び図２のチャンネル経路を備え、内部論理セルは図３に示されるような結合される構成静的RAM（SRAM）によって制御される論理機能を有する各構成可能論理セルを備え、そこで構成データが静的RAMビットの内部に配置される縮小部分に格納される。しかしながら本発明においては、図４に示すようにDRAMコアが使用されて多重構成を格納する。またデバイス構成に対して要求される構成SRAMビットが与えられる。DRAMの行長バス（ここで使用されるような用語「行」は行の部分又は小数部を包含する）が与えられ、これは、プログラム可能な要素をその後さらに制御する、SRAMビットに直接接続される。構成コマンドが与えられた後、全ての必要な構成記憶素子がロードされてしまうまで、行は常に検索されて前記SRAMビット内に格納される。一部分の再構成は、変更される必要のあるそれらのSRAMビットをロードすることにのみによって達成される。この発明のさらなる改良は、変更される必要のあるビットのみが構成SRAM内にロード可能となるように、マスクする機能を与える。またチップの動作中、DRAM内に新たな構成データをロードすることも可能である。また同じDRAMが、外部Ｉ／Ｏ双方からもしくは内部論理を介してアクセス可能である記憶空間として使用可能である。外部インタフェース側からは、狭いＩ／Ｏ長データインタフェースを備えるが、内部ではその行長バスは、１つのアクセスにおいて行長データの格納／検索の最大を使用可能である。一度行が内部に選択されると、非常に高速度でコラムデータにアクセスする機能がステートマシーン処理に対してこれを仮想空間とする。従来と等しい行の数及びコラムアプローチに従う必要はなく、ある場合にはコラムを区別するような行に向かう相当なバイアスを備える構造を有することが有利であり、より速い動的な再構成さえ考慮される。全ての機能性は例として最もよく例示される。
全てのそのプログラム可能な素子を構成するのに32768ビット必要とされ、それが再構成可能である際に、10MHzの最大シリアルレートを備える従来のFPGAを考える。さらにこの再構成時間はおおよそ3.3msである。対応する「SONAL」が、図４に示すようにその構造の部分として、256K×８DRAMコアからなると仮定する。再構成コマンドを受信後、4096ビット（１行あたり512ビット×８ビット長）からなる行は、「SONAL」FPGA内で検索され、対応する構成SRAMビット内に格納される。この行検索及び次の格納プロセスは、この例では８回繰り返され、全ての要求構成SRAMビットがロードされる。行検索レートが40nsであれば、合計320nsがFPGAの再構成を完了するのに必要とされる。これは3.3msを必要とする今日の現行のFPGA解法を越える本発明の最も大きな利点である。したがって本発明は、従来のアプローチをおおよそ４桁上回る改良を提供する。さらにバスは、対応する性能の低下を伴って、最大限の行長を有さずに、前述のようにここで依然として「行」と称される行の部分とすることが可能であることに注意されなければならない。
「SONAL」のこの速い再構成時間は、デバイスを構成するのに「ｒ」行が必要とされ、行を検索するのに「ｔ」ナノ秒かかるとするような多重DRAMバンク「ｍ」コを組み込むことによって、さらに向上させることが可能である。この場合
構成時間＝ｒ×ｔ／ｍ
である。
構成SRAMビットを備える１つの理由はDRAMコアの再生要求にある。部分に集中したDRAMセルによってこれらSRAMビットを置き換えることもまた確実に可能であるが、しかしこれは再生要求によって生じる干渉のために好ましい解法ではない。これらのビットの除去は、コスト及びデバイスの電力消費を低減させる。本発明の代替的な実施態様は、DRAMの２つの同一のバンクを使用することに関し、同一の構成データがそれらの双方にロードされる。行が全部のFPGAを構成するのに十分なデータを提供すると仮定すると、SRAMビットは必要とされず；１つのバンクが再生されるともう一方のバンクが構成データを提供する。この概念は、「ｍ／２」バンクが同一の構成情報を他の「ｍ／２」バンクとして有するような、「ｍ」バンクに拡張することが可能である。
このデバイスの１つのアプリケーションにおいて、多重化されたデータの逐次流れは、パラレルフォーマットに変換されて同時にDRAM行に異なる所定のコラムアドレスでロードされる、その構成要素である逐次流れの中に分配可能である。
本発明の他の代替的な実施態様では、他の内部バンクが一般用途メモリに関して使用されるのみであるのに対して、内部DRAMバンクが再構成データに関して使用され、それにより双方のバンクが同じインタフェースを介して外部にアクセスしてコストを最小とする。
本発明のさらに他の実施態様では、自己変更回路が、図５に示される１つの可能な実施とともに設計可能である。ここで各行アドレス特有にデコードする必要がビットの数に等しいデータ長を備える小さなSRAMは、DRAMの選択された行アドレスを駆動する。この自己変更構造内に位置するSRAMコアアドレスの数は、再構成機能の必要とされる深度に支配される。この場合例えば、32×９SRAMとして示されている。FPGA制御論理によって駆動される、このSRAMコアに対して５アドレスビットが存在する。論理セルアレイからの構成データビットコマンドに応答してもしくは適当な事象又はある論理状態が遭遇する他の時点で、SRAMコアの出力は行長構成データ検索するのに使用される。この新しい実施は、種々の回路素子の状態を仮定し、結果としてすでに他の回路機能の実施を生じる；その他諸々、機械的にSRAMコアアドレス入力を駆動する、異なる制御論理を備えることができる。したがってチップの機能は、ある論理状態の結果を仮定して所定の論理実施に動的に変更可能である。この技術は、結合されるCPUから最小の介入を必要とする、したがって全体のシステム性能を著しく向上する高効率自己変更回路を提供し、またこの技術は、パイプライン設計等のデジタル信号処理アルゴリズムにおいて広範なアプリケーションを有する。１つの潜在的なアプリケーションは、大規模なパイプライン設計を多重構成にセグメント化することであり、これらの構成は処理ハードウエアによって要求されるようにロードされる。これはゲートの再使用のための設計を実行するのに要求されるゲートの数を著しく減少させ、それによってチップコストが減少する。非常に高速の「オンザフライ」自己変更機能の故にのみ達成可能である。
またSRAMコアはフラッシュメモリもしくはEEPROMのような他の技術とともに実施することも可能である。
システムレベルにおいて、このような多重「SONAL」デバイスは、システムバスに接続可能であり、図６に示すように機械の性能を高めることが可能である。再構成もしくは自己変更回路に対するこのオンザフライアプローチは、FPGAのみに制限されず、同様の再構成可能素子からなるCPUの部分とすることも可能であることに注意されなければならない。
例えばプラットフォームから独立しているように特に設計され、それによって種々の機械の中で完全な可搬性を提供する「JAVA」（最も広く使用されるインターネット言語）を考える。種々のCPUの特有の構造性能の利点を受けることができないので、「JAVA」は極めて遅く実行する点で不利である。「JAVA」の実効速度を向上させる１つのアプローチは、それを与えることにより、（従来のCPU機能に付加して）共通の仮想ハードウエアプラットフォームを非常に高速で変更可能とすることである。この仮想ハードウエアは、どちらかのCPU自体の「SONAL」性能を再構成可能性に与えることにより実行されもしくは独立した「SONAL」FPGAとして実行される。したがってこの構造は、より高速の実行を提供してもなお、プラットフォームから独立するキーエレメントを持ち続ける。
「SONAL」Ｉ／Ｏインタフェース
チップはその特有の構造を示す幾分異なるピンアウトを備える。独立したアドレスとデータバスを備える従来のDRAMインタフェースを与える、１つの可能なピンアウトが図７に例示される。256K×８DRAMを備える「SONAL」の例を考える。従来のDRAMアクセスアプローチを使用すると、21ピン（アドレスのために９ピン、データのために８ピン、「RAS」、「CAS」、「書込」、「出力可能」のそれぞれに対して１ピン）が必要とされる。またFPGAセルとDRAMコアの間の内部転送が発生するときには常に、「待ち」信号がシステムバスインタフェースに与えられる。CPU（もしくは他の主コントローラ）は、アクセスの開始を遅らせるようにどちらもそれを使用することができ、もしくは交互に実行する際には、このアクセスを続ける前に、内部転送が完了するようにアクセスサイクルを延長することが可能である。さらに本発明の改良は、ピンの数すなわちコストを減少させることができる。前記係属中の出願の、「PARAS」DRAMと呼ばれるインタフェースアクセス機構が「SONAL」と一緒に使用される。［この出願は、新規なインタフェース及びアクセス方法によって非同期及び同期のダイナミックランダムアクセスメモリのアクセス性能を向上させるための方法及び装置を開示し、そこでは同一のピンが、行、コラム、データアクセスに対して、読出及び書込どちらのサイクルにおいても使用され；このような効果的な機能が、より少数のピンによって実質上同一の寸法のパッケージ内でデータのバンド幅及びアドレス範囲を増加させる。］このような「PARAS」モデルを使用して、わずか13ピン及び「待ち」に関する１ピンが図８に示されるように必要とされる。さらに構成データがロードされてしまった後DRAMとアクセスする必要がない及びこれにより外部アクセスが必要とされないアプリケーションにおいて、同じピンが従来のFPGA Ｉ／Ｏピンとして使用可能であることに注意されなければならない。
また行及びコラムアドレスを多重サブアドレスに分割することにより、またデータ及び制御ピンを同じライン上で共有することにより、Ｉ／Ｏピンの数をさらに減少させることが可能である。これは明らかにCPUのような外部デバイスからのアクセス時間を減速させるが、より少ないピン数、低減されたコスト、動作中のオンザフライ変更可能FPGAを提供する。
「SONAL」を使用するシミュレーションアプリケーション
例として、２つの32ビット数を２クロックサイクルで加算可能な高速32ビット加算器が次世代CPUに対して設計され、ワークステーションが双対プロセッサとして動作する「SONAL」型式のFPGAを備えるとすれば、典型的には加算器シミュレーションは幾つかのクロックサイクルをとる。好適な実施態様によれば、「SONAL」は動的に再構成することが可能であり、さらにこのような構成された「SONAL」でリアルタイムにタスクを実行することにより、この機能を照会することが可能である。これは、典型的には何千回ものサイクルを行う、「SONAL」アプローチのない従来のワークステーションに十分に匹敵する。
「SONAL」を使用する演算アプリケーション
背景を説明する目的に対して、複雑な反復型64ビット乗算機能が加算機能に引続く、演算アプリケーション例を使用すると、この例が1024サンプルに対して32ビットCPUにより実行されるならば、「SONAL」を備えるCPUは、ステップにおいて反復64ビット機能を実行する機能が限定されたユニットとして動作してそれを構成し、それによって既に記述された従来のアプローチに比較される機械の性能が実質上向上する。
したがって本発明を利用するこのような新規のFPGA構造の利点は、既に示されたように、純然たるデバイス速度よりはむしろ構造上の考案を有するオンザフライ再構成の提供であり；効率的な高速パイプライン実施を見越す自己変更性能；チップの内部に多くの構成を格納すること；ピンの数の減少のために比較的低コストで、提供される機能に対するピンの数を減少させること；及び現行のFPGAユニットとほぼ同一のシステム設計インタフェースを提供すること、したがって設計サイクルを最小とする。
またさらなる変更が当業の熟練者に思い起こされ、その変更とは、ネットワーク、マルチメディア、他のアプリケーションに関してDRAM内に高速シリアルデータロードを可能にする論理を提供すること、外部デバイスよりもむしろCPUそれ自体の部分としてこのアプローチを実行すること、もしくはFPGAとは異なるデバイスに高速再構成に関して内部接続とともに外部DRAMインタフェースを適用することの中で行われ、これらを含むが、このような変更は添付の請求の範囲に定義されるような発明の精神及び範囲の内にあると見なされる。

Claims

接続される構成ビットメモリによって制御される論理機能を各々備えるプログラム可能論理セルのアレイを構成する方法であって、
DRAMコアに多重プログラム構成を画定するビット情報を格納するステップ；
アレイをバスに接続して、所望の構成を画定するビット情報を備えるセルの構成ビットメモリのDRAM行長ロードを可能にするステップ；
さらに構成コマンドによって、DRAMコアから少なくとも一度に１行構成ビット情報を検索して、この情報をセルのビットメモリにロードして所望の構成プログラムが達成されるように対応するセル論理機能を制御するステップを含む方法。
一度に１行検索されてロードされるステップが、再構成オンザフライ可能である、請求項１記載の方法。
アレイがFPGAデバイスからなり、論理セルビットメモリがSRAM分割ビットからなる、請求項１記載の方法。
論理セルのアレイによる機能の完了によって、ビットコマンドが発生してアレイの新しく所望される機能を指示し；
追加のメモリコアがDRAM行のビットアドレスを含むことを提供し、次の機能ビットコマンドに応答しかつ対応してDRAMを駆動するように接続され、構成ビット情報を検索してロードすることがセルのビットメモリ内の前記次の機能を表し、対応するセル論理機能を制御し、それによって次の機能を実行するようにアレイを自己変更する、請求項１記載の方法。
前記自己変更することが、次に続く所望の機能コマンドによって機械的に続けられる、請求項４記載の方法。
部分的な再構成が、変更を必要とするSRAMビットにのみロードされることによって達成される、請求項３記載の方法。
またDRAMコアが、外部Ｉ／Ｏインタフェース及び内部論理双方からアクセス可能な記憶空間として使用される、請求項１記載の方法。
外部にインタフェースする際に、内部行長バスが１つのアクセスにおける行長データの最大を格納し／検索し；
さらに一度行が内部で選択されると迅速にコラムデータにアクセスする、請求項７記載の方法。
デバイスが動作中に新しい構成データが、DRAMコア内にロードされる、請求項１記載の方法。
接続される構成ビットメモリによって制御される論理機能を各々備えるプログラム可能論理セルのアレイを構成する装置であって、
多重プログラム構成を画定するビット情報を格納するためのDRAMコアと；
所望の構成を画定するビット情報を備える論理セルのアレイの構成ビットメモリのDRAM行長ロードを可能にするように、アレイとDRAMを内部接続するバスと；
構成コマンドを発生するための手段と；
さらにこのような構成コマンドによって、このような構成コマンドに応答して、DRAMコアから少なくとも一度に１行構成ビット情報を検索するための手段と；
さらに前記論理セルのビットメモリにこの情報をロードして、所望の構成プログラムを達成するように対応するセル論理機能を制御するための手段とを組み合わせて備える装置。
アレイがFPGAデバイスからなり、論理セルビットメモリがSRAM分割ビットからなる、請求項１０記載の装置。
アクセス制御回路が、DRAMコア内に接続され、論理セルのアレイから及び外部DRAMインタフェースから内部に生じる構成コマンドに応答してDRAM仲裁及び再生論理モジュールの双方もしくは一方に接続される、請求項１０記載の装置。
アクセス制御回路が、DRAM内部に接続され、DRAM行アドレス特有にデコードされるように要求されるビットの数に等しいデータ長からなるSRAMメモリコアユニットから発生するDRAM行アドレスに対応するデータビットに応答して、それによってDRAM内部に選択された行アドレスを駆動し、さらにSRAMユニットが、論理セルのアレイからアドレスビット構成コマンド信号を受信するように接続される、請求項１１記載の装置。
前記構成コマンド信号が、アレイの次に所望される機能に関する新しい構成として、論理セルのアレイによって機能の完了で発生され；
さらに指定されるDRAM行アドレスによって、アクセス制御手段からDRAMコアを対応してデコードし；
DRAMコアから戻るように、論理セルのビットメモリに、前記次の機能を表す構成ビット情報をロードするための手段と、それによって対応するセル論理機能を制御し、したがって次の機能を実行するようにアレイを自己再構成し、この自己再構成が後に続く所望の機能コマンドによって機械的に続けられる、請求項１３記載の装置。
論理セルアレイが５アドレスビットを発生し、SRAMユニットがDRAM行アドレスに対応する９データビットを発生し、SRAMユニットが32×９ビットからなる、請求項１４記載の装置。
機能の完了によって、論理セルアレイが、アレイの次の所望の機能を表すようにビットコマンドを発生し；
DRAM行のビットアドレスからなる追加のメモリコアをさらに与え、前記次の機能ビットコマンドに応答するように、かつアレイのセルのビットメモリに前記次の機能を表す構成ビット情報を検索してロードするように対応してDRAMを駆動するようにアレイとDRAMコアの間に接続され、それによって前記次の機能を実行するアレイの自己再構成が可能となる、請求項１０記載の装置。
追加のメモリコアがSRAMコアを含む、請求項１６記載の装置。
前記自己再構成が次に続く所望の機能コマンドによって機械的に続けられる、請求項１６記載の装置。
部分的な再構成のみが達成され、ロード手段が変更を必要とするSRAMビットのみにロードする、請求項１１記載の装置。
またDRAMコアが、外部Ｉ／Ｏインタフェース及び内部論理双方からアクセス可能な記憶空間として使用される、請求項１０記載の装置。
外部にインタフェースする際に、内部行長バスが１つのアクセスにおける行長データの最大を格納し／検索し；
さらに一度行が内部で選択されると手段が迅速にコラムデータにアクセスするように与えられる、請求項２０記載の装置。
アレイがプログラム可能なデバイスの部分であり、新しい構成データが、デバイスの動作中にDRAMコア内にロードされる、請求項１０記載の装置。
デバイスがFPGAを含む、請求項２２記載の装置。
一度に１行の検索及びロードが、再構成オンザフライを可能とする、請求項１１記載の装置。
DRAMの２つの一致するバンクが、互いの中にロードされる一致する構成データを与える、請求項１１記載の装置。
１つのバンクが再生されたそのDRAMコアを備える際、他方のバンクが構成データを与える、請求項２４記載の装置。