CN104636151B - 基于应用存储器的fpga芯片配置结构和配置方法 - Google Patents

Abstract

本发明涉及一种基于应用存储器的FPGA芯片配置结构和配置方法，所述结构包括：主控制器，接收外部串行发送的多组比特流文件，并对比特流文件依次进行解析生成串行的多组比特流配置信息；多路复用器，接收应用存储器选择信号和写信号，当写信号有效时，将当前一组比特流配置信息根据应用存储器选择信号进行发送；多个应用存储器，每个应用存储器接收并存储多路复用器根据应用存储器选择信号发送的相应的一组比特流配置信息；多路解复用器，接收应用存储器选择信号和读信号，当读信号有效时，根据应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息并发送至配置链组；配置链组，包括多个配置链，根据比特流配置信息同时启动配置。

Description

基于应用存储器的FPGA芯片配置结构和配置方法

技术领域

本发明涉及现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）的芯片配置结构，尤其涉及可以实现快速重配置的基于应用存储器的FPGA芯片配置结构和配置方法。

背景技术

FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。尤其是它的可重配置性，用户通过下载不同的配置文件可以使其执行不同的功能。因此，FPGA常被使用在需要根据情况改变功能的嵌入式系统中,如软件无线电(Software DefinedRadio，SDR)系统、远程传感器(Remote Sensors，RS)系统等。但是对于性能要求苛刻的嵌入式系统，如实时性嵌入式系统，需要系统响应满足严格的时序约束。这些时序约束通常是以毫秒和微秒为单位计算。传统的FPGA的配置结构如图1所示，其配置和重配置的流程示意图如图2所示。FPGA在上电后到正确执行功能需要经历三个主要过程：上电检测和初始化、初始比特流文件下、启动配置过程（startup）。其中启动配置过程是所有配置链接收解析后的内容并完成所有内容配置的过程。当FPGA在用户模式需要执行重配置切换功能时，用户需要下载完整的比特流文件和执行启动配置过程。在这过程中FPGA一直处于暂停工作的状态，直到启动配置过程结束，FPGA开始执行新的功能。传统FPGA的重配置是针对整个器件的，因此重配置的过程中下载的比特流文件和初始化比特流文件大小一样，是完整的比特流文件。随着用户需求的不断增高，FPGA所包含的硬件资源在不断的增大，相对应的比特流文件的大小也在增大，导致了FPGA重配置所需的时间也在增长。因此，采用传统配置方式进行重配置的FPGA已越来越难满足实时性系统的时序要求。FPGA重配置时间过长已成为FPGA应用的一个制约因素，如何能加快FPGA重配置的过程一直是FPGA研究的一个热点。

为了加强FPGA的可重配置能力、减少FPGA重配置所需的时间。FPGA生产商Xilinx和Altera分别在2004年和2011年提出了部分重构(Partial Reconfiguration，PR)的概念。PR技术的配置和重配置流程图如图3所示。和传统FPGA配置相比，PR技术在上电后到执行用户模式的过程一样，需要经历三个主要过程。PR技术最大的优势是在重配置的过程中，仅需要下载部分比特流文件（Partial Bitstream）去配置FPGA的动态区域，使FPGA动态的改变功能。FPGA的动态区域，即需要改变功能的区域，是用户可以根据设计来定义的，可以是一块区域，也可以使多块区域。和配置整个FPGA的比特流文件相比，部分比特流文件仅含有动态区域的配置数据，并且动态区域通常只是FPGA中的一部分区域，所以部分比特流文件比传统的完整比特流文件小很多，下载所需的时间也少很多。另一方面，PR技术不涉及全局时钟和输入/输出I/O等资源的配置，所以当部分比特流文件下载完成时，只需对局部的寄存器、查找表等进行启动配置，即可执行用户模式。所以在启动配置过程中，PR技术也比传统FPGA重配置要快。但是现有的PR技术只适用于具有公共功能的多个不同应用场合，只通过改变局部功能使FPGA实现多个不同应用的动态切换。因此PR重配置能力有一定局限性，并不能使FPGA彻底的改变所有功能。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种基于应用存储器的FPGA芯片配置结构和配置方法，通过加入多个应用存储器和多路复用器/解复用器，从而在多个应用存储器中能够分别存储不同应用的比特流配置信息，从而在FPGA配置或重配置过程时，只需选择相应的应用存储器把配置内容根据地址操作从应用存储器中读出并传送到对应的配置链完成启动配置即可。

在第一方面，本发明实施例提供了一种基于应用存储器的FPGA芯片配置结构，包括：

主控制器，所述主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；

多路复用器，接收应用存储器选择信号和写信号，当所述写信号有效时，将当前一组比特流配置信息根据所述应用存储器选择信号发送给相应的应用存储器；

多个应用存储器，每个应用存储器接收并存储所述多路复用器根据所述应用存储器选择信号发送的相应的一组比特流配置信息；

多路解复用器，所述多路解复用器接收应用存储器选择信号和读信号，当所述读信号有效时，根据所述应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送至配置链组；

配置链组，包括多个配置链，所述多个配置链根据所述比特流配置信息同时启动配置。

优选的，所述每个应用存储器包括多个存储单元，所述多路复用器还接收存储单元选择信号，并根据所述存储单元选择信号将一组比特流配置信息中的部分发送给相应的存储单元；所述多路解复用器还接收存储单元选择信号，并根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组。

优选的，所述结构还包括存储单元选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。

优选的，所述结构还包括存储器选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。

优选的，所述结构还包括读/写信号输入端口，外部发送的写信号通过所述读/写信号输入端口传送至所述多路复用器，或者外部发送新的读信号通过所述读/写信号输入端口传送至所述多路解复用器。

优选的，所述多个应用存储器均为单口存储器。

优选的，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在所述FPGA芯片处于工作状态，且当多路复用器接收到的写信号有效时，所述多路复用器将当前收到的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储，并覆盖所述应用存储器中的比特流配置信息。

在第二方面，本发明实施例提供了一种基于应用存储器的FPGA芯片配置结构的配置方法，包括：

主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；

多路复用器或多路解复用器接收应用存储器选择信号和读/写信号；

当所述写信号有效时，多路复用器根据当前的应用存储器选择信号将当前的比特流配置信息发送给相应的应用存储器进行存储；

当所述读信号有效时，多路解复用器根据当前的应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送给配置链组；

所述配置链组中的多个配置链根据所述比特流配置信息同时启动配置。

优选的，多路复用器接收存储单元选择信号，根据所述存储单元选择信号将相应的一组比特流配置信息发送给相应的存储单元；或者

多路解复用器接收存储单元选择信号，根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组。

优选的，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在FPGA芯片处于工作状态，且接收到的写信号有效时，当前接收的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储。

本发明实施例提供的基于应用存储器的FPGA芯片配置结构和配置方法，通过加入多个应用存储器和多路复用器/解复用器，从而实现在多个应用存储器中能够分别存储不同应用的比特流配置信息，从而在FPGA重配置过程时，只需选择相应的应用存储器把配置内容根据地址操作从应用存储器中读出并传送到对应的配置链完成启动配置，使得FPGA在重配置的过程中无需等待外部下载新的比特流文件，只需将应用存储器中的比特流配置信息读出，并且并行传输到多个配置链中，充分发挥了FPGA具有多个配置链的并行配置结构特点的优势，极大地加快了重配置的速度，提高了配置效率。

附图说明

图1为现有技术提供的传统的FPGA的配置结构示意图；

图2为现有技术提供的传统的FPGA的配置和重配置的流程示意图;

图3为现有技术提供的基于PR技术的FPGA配置和重配置的流程示意图;

图4为本发明实施例提供的基于应用存储器的FPGA芯片配置结构示意图；

图5为本发明实施例提供的FPGA芯片配置结构中应用存储器的结构示意图；

图6为本发明实施例提供的FPGA的配置和重配置的流程示意图；

图7为本发明实施例提供的FPGA的配置和重配置的流程图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图4为本发明实施例提供的基于应用存储器的FPGA芯片配置结构示意图。所述芯片配置结构包括：主控制器1、多路复用器2、多个应用存储器（图中示为应用存储器31、应用存储器32、应用存储器33和应用存储器34）、多路解复用器4和配置链组5。

主控制器1接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；

优选的，在输入每两组相邻的比特流文件之间会间隔一定的时间。

多路复用器2，接收应用存储器选择信号和写信号，当所述写信号有效时，将当前一组比特流配置信息根据所述应用存储器选择信号发送给相应的应用存储器；

多个应用存储器，在本实施例中具体包括应用存储器31、应用存储器32、应用存储器33和应用存储器34，它们分别接收并存储所述多路复用器根据所述应用存储器选择信号发送的相应的一组比特流配置信息；

进一步的，结合图5所示，每个应用存储器包括多个存储单元，如图所示具体包括单元1到单元n，所述多路复用器还接收存储单元选择信号，并根据所述存储单元选择信号将一组比特流配置信息中的部分发送给相应的存储单元。

多路解复用器4，接收应用存储器选择信号和读信号，当所述读信号有效时，根据所述应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送至配置链组5；

进一步的，所述多路解复用器4还接收存储单元选择信号，并根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组5。

配置链组5，包括多个配置链，所述多个配置链根据所述比特流配置信息同时启动配置。

进一步的，所述结构还包括存储单元选择信号输入端口6，外部发送的存储器选择信号通过存储器选择信号输入端口6传送至多路复用器2或多路解复用器4。

进一步的，所述结构还包括存储器选择信号输入端口7，外部发送的存储器选择信号通过所述存储器选择信号输入端口7传送至所述多路复用器2或多路解复用器4。

进一步的，所述结构还包括读/写信号输入端口8，外部发送的写信号通过所述读/写信号输入端口8传送至所述多路复用器2，或者外部发送新的读信号通过所述读/写信号输入端口8传送至所述多路解复用器4。

优选的，本发明实施例中的多个应用存储器均采用单口存储器。

下面结合图4、图5，对本发明实施例提供的基于应用存储器的FPGA芯片配置结构的工作过程进行详细说明。

应用存储器的个数由系统支持的应用库个数决定（本专利以四个应用存储器为例。在其他具体的实施例中，应用存储器的个数可为更少或更多个）。本实施例中，在FPGA芯片配置结构中包括了：存储单元选择信号输入端口6、存储器选择信号输入端口7和读/写信号输入端口8。其中存储单元选择信号输入端口6接收的存储单元选择信号APP_ADDR[1:0]控制对应用存储器的选择，例如存储单元选择信号输入端口6输入的存储单元选择信号APP_ADDR[1:0]分别为00,01,10和11时，对应选择的应用存储器分别为应用存储器31、应用存储器32、应用存储器33和应用存储器34。存储器选择信号输入端口7控制每个应用存储器中存储单元的读写地址，使比特流配置信息按照存储器选择信号RAM_ADDR[N_1:0]存入或从应用存储器中读出。读/写信号输入端口8接收的读/写信号WR/RD控制对应用存储器的读写操作。因为选用的应用存储器是单口类型，所以读/写信号输入端口8处于非写即读状态。

在FPGA芯片通过上电检测后，第一次下载的比特流文件经过主控制器1的解析后，在多路复用器2接收到有效的写信号WR时，根据多路复用器2接收到的存储单元选择信号APP_ADDR[1:0]和存储器选择信号RAM_ADDR[N_1:0]将所有的比特流配置信息如全局时钟GCLK、寄存器Reg.、查找表LUT、I/O等在写信号WR的控制下全部存储在应用存储器31中。同理，第二、三、四次的下载的比特流配置信息分别储存在应用存储器32、应用存储器33和应用存储器34中。此时FPGA支持的应用库有四个不同的应用。在FPGA配置或重配置过程时，只需选择相应的应用存储器把配置内容根据地址操作从存储单元中读出并传送到对应的配置链完成启动配置即可。图中示出的配置链组包括了与输入的比特流配置信息相应的4种配置链，具体为全局时钟配置链、寄存器配置链、LUT配置链和I/O配置链。当需要对FPGA执行重配置时，多路解复用器4接收到有效读信号RD，并根据多路解复用器4接收到的存储单元选择信号APP_ADDR[1:0]和存储器选择信号RAM_ADDR[N_1:0]将所有的比特流配置信息如全局时钟、寄存器、查找表、I/O等在的控制下由相应的应用存储器或相应的应用存储器的相应存储单元中读出，对全局时钟配置链、寄存器配置链、LUT配置链和I/O配置链同时启动配置。

进一步具体的，应用存储器的具体结构如图5所示。在写入过程中，比特流配置信息如全局时钟信息、寄存器信息、LUT信息和I/O信息等经过数据处理器91进行拼接操作，即将多个串行的输入信息转化为并行数据，作为数据传输到应用存储器的存储单元中。并行的数据位宽可设为128、256或512比特。在读取过程中，读出的并行数据经过数据处理器92的并转串操作后，可在同一时刻分别传输到不同的配置链中，使多个配置链可以同时执行启动配置过程。

在FPGA芯片配置结构中采用应用存储器结构后，储存在应用存储器存储单元中的配置内容根据系统需求可以被多次读出来配置FPGA。

此外，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在FPGA芯片处于工作状态时，配置系统支持下载新的比特流配置信息对应用存储器所支持的应用库进行更新。FPGA芯片接收到写信号有效时，当前接收的一组比特流配置信息会根据用户需求写入到相较不常使用的应用存储器中存储，并覆盖原来在该应用存储器中的比特流配置信息，使存储比特流配置信息的FPGA总能快速的在最常用的应用中进行功能切换。

因此，本发明的FPGA芯片配置结构支持在FPGA正常工作时，将不同应用的比特流文件经过下载和解析，在应用存储器选择信号的控制下分别储存在相应的应用存储器中，对系统所支持的应用存储器进行更新。这种可更新的机制能随时在应用存储器中添加新的应用，使FPGA时刻能在多个常用的应用中动态的快速切换，从而增强了系统的自适应能力。

图6为本发明实施例提供的FPGA的配置和重配置的流程示意图。由图中可以看到，在FPGA两次不同应用的工作时间之间，所花费的选择、读取和配置时间大大减少了，这是因为本发明的FPGA芯片配置结构在对FPGA启动配置时所需的比特流配置信息获取时间，比传统FPGA配置结构中在重配置之前需要从外部下载比特流文件才能得到比特流配置信息的时间大大缩短了。

与传统的FPGA芯片重配置过程的和采用PR技术的FPGA芯片重配置过程相比，采用本发明实施例提供的FPGA芯片在重配置的过程中主要从以下两点可以极大加快重配置的速度。

1、应用本发明实施例提供的FPGA芯片的配置结构，在重配置过程中，不需要等待外部下载新的比特流文件的过程，只需将应用存储器中的内容读出即可。以联合测试行为组织（Joint Test Action Group，JTAG）下载为例，该方式的下载速率不高，在实际中以兆为单位计算。采用本专利提出的结构后，从应用存储器中读出的速率可达上百兆。因此，极大的缩短了FPGA配置链获取配置信息的时间。

2、通常FPGA下载比特流的方式为串行下载，如JTAG下载，采用该方式下载的比特流文件经过主控制器解析后，配置内容会依次进入不同的配置链执行配置，不能多个配置链同时执行启动配置过程，因此配置效率不高。采用本发明实施例提供的FPGA芯片的配置结构后，从应用存储器中读取的信息为多个配置内容的并行数据。经过并转串操作后可同时传输到多个配置链中。充分发挥了FPGA具有多个配置链的并行配置结构特点的优势，提高了配置效率。

相应的，本发明实施例还提供了一种方法，用以实现对上述实施例中提供的基于应用存储器的FPGA芯片配置结构进行配置。如图7所示，所述方法包括以下步骤：

步骤710，主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；

步骤720，多路复用器或多路解复用器接收应用存储器选择信号和读/写信号；

步骤730，当所述写信号有效时，多路复用器根据当前的应用存储器选择信号将当前的比特流配置信息发送给相应的应用存储器进行存储；

步骤740，当所述读信号有效时，多路解复用器根据当前的应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送给配置链组；

步骤750，所述配置链组中的多个配置链根据所述比特流配置信息同时启动配置。

在上述步骤730中，该方法还可以进一步包括：

多路复用器接收存储单元选择信号，根据所述存储单元选择信号将相应的一组比特流配置信息发送给相应的存储单元；

在上述步骤740中，该方法还可以进一步包括：

多路解复用器接收存储单元选择信号，根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组。

此外，当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在FPGA芯片处于工作状态时，配置系统支持下载新的比特流配置信息对应用存储器所支持的应用库进行更新。FPGA芯片接收到写信号有效时，当前接收的一组比特流配置信息会根据用户需求写入到相较不常使用的应用存储器中存储，并覆盖原来在该应用存储器中，使存储的比特流配置信息FPGA总能快速的在最常用的应用中进行功能切换。

本实施例提供的配置方法，用以实现对上述实施例中提供的基于应用存储器的FPGA芯片配置结构进行配置。具体配置过程在上述实施例中已经详述，此处不再赘述。

采用本发明实施例提供的基于应用存储器的FPGA芯片配置结构和配置方法，可以提高FPGA配置效率和大幅缩短重配置时间，可以在极短的时间内完成对整个FPGA的功能切换，使FPGA可以满足实时性系统严格的时序要求，能够被用于不同的实时性系统中。此外，能快速重配置的FPGA可作为一种“万能”的IP核嵌入到复杂的片上系统（System on Chip，SoC）中，根据系统调用需求，动态的在极短时间内将FPGA配置成各种想要的硬件加速处理模块进行工作。这样SoC中采用一颗FPGA芯片即可根据不同场合和应用动态的完成多种不同功能如数字滤波器应用、图像处理应用、视屏显示应用及声音处理等应用的快速切换，充分发挥了FPGA的“万能”硬件加速器的特性。极大的提升了SoC系统的灵活性和功能性。因此本发明提供的基于应用存储器的FPGA芯片配置结构和配置方法，拓展了FPGA的应用范围，具有广泛的应用前景。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器（RAM）、内存、只读存储器（ROM）、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于应用存储器的FPGA芯片配置结构，其特征在于，所述结构包括：

主控制器，接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；在输入每两组相邻的比特流文件之间会间隔一定的时间；

多路复用器，接收应用存储器选择信号和写信号，当所述写信号有效时，将当前一组比特流配置信息根据所述应用存储器选择信号发送给相应的应用存储器；

多个应用存储器，每个应用存储器接收并存储所述多路复用器根据所述应用存储器选择信号发送的相应的一组比特流配置信息；

多路解复用器，所述多路解复用器接收应用存储器选择信号和读信号，当所述读信号有效时，根据所述应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息，并发送至配置链组；

配置链组，包括多个配置链，所述多个配置链根据所述比特流配置信息同时启动配置；

所述每个应用存储器包括多个存储单元，所述多路复用器还接收存储单元选择信号，并根据所述存储单元选择信号将一组比特流配置信息中的部分发送给相应的存储单元；所述多路解复用器还接收存储单元选择信号，并根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组；

当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在所述FPGA芯片处于工作状态，且当多路复用器接收到的写信号有效时，所述多路复用器将当前收到的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储，并覆盖所述应用存储器中的比特流配置信息；

第一数据处理器，用于将所述主控制器生成的串行的多组比特流配置信息转化为并行数据，存储到所述应用存储器中的存储单元中；

第二数据处理器，用于将所述应用存储器中的并行数据转化为串行数据。

2.根据权利要求1所述的芯片配置结构，其特征在于，所述结构还包括存储单元选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。

3.根据权利要求1所述的芯片配置结构，其特征在于，所述结构还包括存储器选择信号输入端口，外部发送的存储器选择信号通过所述存储器选择信号输入端口传送至所述多路复用器或多路解复用器。

4.根据权利要求1所述的芯片配置结构，其特征在于，所述结构还包括读/写信号输入端口，外部发送的写信号通过所述读/写信号输入端口传送至所述多路复用器，或者外部发送新的读信号通过所述读/写信号输入端口传送至所述多路解复用器。

5.根据权利要求1所述的芯片配置结构，其特征在于，所述多个应用存储器均为单口存储器。

6.一种基于应用存储器的FPGA芯片配置结构的配置方法，其特征在于，所述方法包括：

主控制器接收外部串行发送的多组比特流文件，并对所述比特流文件依次进行解析，生成串行的多组比特流配置信息；

多路复用器或多路解复用器接收应用存储器选择信号和读/写信号；

当所述写信号有效时，多路复用器根据当前的应用存储器选择信号将当前的比特流配置信息发送给第一数据处理器，第一数据处理器将串行的多组比特流配置信息转化为并行数据，存储到所述应用存储器中的存储单元中；

当所述读信号有效时，多路解复用器根据当前的应用存储器选择信号从相应的应用存储器中读取存储的比特流配置信息发送给第二数据处理器，所述第二数据处理器将所述应用存储器中的并行数据转化为串行数据，并发送给配置链组；

所述配置链组中的多个配置链根据所述比特流配置信息同时启动配置；

多路复用器接收存储单元选择信号，根据所述存储单元选择信号将相应的一组比特流配置信息发送给相应的存储单元；或者

多路解复用器接收存储单元选择信号，根据所述存储单元选择信号从所述相应的应用存储器的相应存储单元中读取存储的比特流配置信息，并发送至配置链组；

当多个配置链根据比特流配置信息配置完成后，FPGA芯片进入工作状态；在FPGA芯片处于工作状态，且接收到的写信号有效时，当前接收的一组比特流配置信息根据应用存储器选择信号发送给相应的应用存储器进行存储。