CN104536917A - 应用于fpaa的基于存储器的多功能动态配置电路 - Google Patents

Abstract

本发明提供一种应用于FPAA的基于存储器的多功能动态配置电路，包括SPI模块、主控制器、存储器控制器、存储器、寄存器选择开关阵列、并列结构配置寄存器阵列和配置开关阵列；所述SPI模块的输出端与主控制器相连，所述主控制器的输出端与寄存器选择开关阵列和存储器控制器相连，所述存储器控制器与存储器相连，所述寄存器选择开关阵列与并列结构配置寄存器阵列相连，所述配置开关阵列与并列结构配置寄存器阵列和主控制器相连。本发明提供的动态配置电路，采用存储器和并列结构配置寄存器陈列相结合的方式实现FPAA的多功能动态配置，将所有的配置数据通过SPI模块预先下载到存储器中，不用等待SPI模块重新下载配置数据，从而保证了多功能动态配置的实时性。

Description

应用于FPAA的基于存储器的多功能动态配置电路

技术领域

本发明属于模拟信号处理领域，具体涉及一种应用于FPAA的基于存储器的多功能动态配置电路。

背景技术

现场可编程门阵列(Field Programmable Gate Array，FPGA)给数字电路设计带来了巨大便利，受此启发，开发一种类似FPGA的现场可编程模拟阵列(Field Programmable Analog Array，FPAA)成为了模拟电路设计的新兴的研究热点。FPAA区别于其它模拟电路的最大特点就是动态可编程性，由用户通过编程来配置器件的内部连接和元器件参数，以获得所需的电路功能。另一特点是，它属于模拟集成电路，即电路的输入、输出甚至内部状态均为时间连续、取值连续的模拟信号。因此与传统的模拟电路设计方法相比，利用可编程模拟器件设计模拟电路更方便、更快捷，缩短了产品的研制周期，增强了其竞争力。

随着可编程电路的功能越来越复杂，配置寄存器的规模也随之增加。图1所示的单配置寄存器控制的可编程模拟阵列配置电路包括SPI模块和配置寄存器1～N，所述SPI模块接收外围输入的配置数据，然后根据地址将配置数据传输到相应的配置寄存器中。在此种配置电路中，由于所述SPI模块同一时间只能对单一地址的配置寄存器进行数据操作，由此带来以下问题：在功能更新或切换时，需要等待所述SPI模块将配置寄存器依次更新之后，新的功能才能正常起效。而这段更新时间的长度与需要更新的配置寄存器的数量成正比，当功能变化较大导致需更新的配置寄存器较多时，新功能的建立时间较长，影响了可编程电路信号处理的实时性，有时甚至需要重新上电才能进行功能更新。

图2所示的主从结构寄存器控制的可编程模拟阵列配置电路包括SPI模块、影子寄存器1～N、控制逻辑、单刀单掷开关1～N和配置寄存器1～N。采用配置寄存器-影子寄存器相搭配的主从结构寄存器，每个地址的寄存器都有配套的影子寄存器和配置寄存器，外围输入的配置数据通过SPI模块写入后首先存储在影子寄存器中，而影子寄存器没有控制功能，不会对可编程电路的结构造成影响；配置寄存器控制了可编程电路的功能和关键参数，它仅能在用户控制的使能信号出现时从相同地址的影子寄存器中拷贝数据，从而更新FPAA的功能。这种主从结构寄存器控制的可编程模拟阵列配置电路的好处是：用户可以在原有配置功能仍然起效的情况下在影子寄存器中预存新的配置数据，然后发送指令将所有数据同时拷贝到配置寄存器中。这样，新旧配置功能之间几乎没有间隔，因而提高了可配置器件的实时性，在正常工作中即可对器件进行配置，实现了可动态配置。

图3所示的并列结构寄存器控制的可编程模拟阵列配置电路包括SPI模块、1切2型单刀双掷开关1～N、并列结构配置寄存器组1～N和2选1型单刀双掷开关1～N，每个寄存器地址均对应一个并列结构配置寄存器组，每个并列结构配置寄存器组由两个配置寄存器组成，由用户选择进行写入操作或作用于可编程电路。这种配置电路结构的好处是：用户同样可以在原有配置功能仍然起效的情况下在并列结构配置寄存器组中预存新的配置数据，在实现动态配置特性的同时可以在两种配置功能间反复进行无间隔切换。

图2所示的主从结构和图3所示的并列结构都解决了两种新旧功能切换之间的实时性问题；但是，本发明的发明人研究发现，主从结构每配置一次新的功能就需要重新通过SPI模块下载配置数据，无法快速实现多功能的动态配置；并列结构也只能在两种功能配置之间反复切换，要进行多功能的动态配置，也同样需要重新通过SPI模块下载配置数据；而对于功能复杂的FPAA，需要更新的配置寄存器的规模较多时，等待SPI模块下载的时间将更长，这将影响到多个功能动态配置时的实时性。

发明内容

针对现有技术存在的主从结构和并列结构配置电路在多功能动态配置时不具有实时性的技术问题，本发明提供一种应用于FPAA的基于存储器的多功能动态配置电路，能够保证多功能动态配置时的实时性。

为了实现上述目的，本发明采用如下技术方案：

一种应用于FPAA的基于存储器的多功能动态配置电路，包括SPI模块、主控制器、存储器控制器、存储器、寄存器选择开关阵列、并列结构配置寄存器阵列和配置开关阵列；其中，

所述SPI模块，用于连接外围以接收外围输入的配置数据；

所述主控制器，与所述SPI模块相连，用于对所述SPI模块接收到的配置数据进行串并转换、控制信息与配置数据的译码分离、控制配置数据到存储器控制器的存储与读取以及配置数据传递到配置寄存器的分配选择；

所述存储器控制器，与所述主控制器相连，用于连接所述存储器，实现配置数据的存储和读取的操作控制；

所述存储器，与所述存储器控制器相连，用于存储配置数据；

所述寄存器选择开关阵列，与所述主控制器相连，用于选择所述并列结构配置寄存器阵列中需要配置的寄存器；

所述并列结构配置寄存器阵列，与所述寄存器选择开关阵列相连，用于存储FPAA的配置数据；

所述配置开关阵列，与所述并列结构配置寄存器阵列和主控制器相连，用于选择所述并列结构配置寄存器阵列中的相应配置寄存器连接到可编程模拟阵列FPAA，实现对FPAA参数的配置。

本发明提供的应用于FPAA的基于存储器的多功能动态配置电路中，采用存储器和并列结构配置寄存器陈列相结合的方式实现FPAA的多功能动态配置，将所有的配置数据通过SPI模块预先下载到存储器中，通过主控制器来实现存储器中的配置信息预存到并列结构配置寄存器阵列中，所述存储器的大小可以根据FPAA需要配置的寄存器数量来选择，而且由于存储器中可存储多种功能的配置数据，不用等待SPI模块重新下载配置数据，从而保证了多功能动态配置的实时性。

进一步，所述主控制器包括串并转换单元、译码单元、主控逻辑单元、写逻辑单元、读逻辑单元和配置寄存器控制选择逻辑单元；其中，

所述串并转换单元，与所述SPI模块相连，用于对所述SPI模块接收到的配置数据进行串并转换；

所述译码单元，与所述串并转换单元相连，用于从串并转换后的数据中分离提取所述主控逻辑单元的控制命令和FPAA的配置数据；

所述主控逻辑单元，与所述译码单元相连，用于接收所述译码单元分离提取的控制命令，实现对所述写逻辑单元、读逻辑单元以及配置寄存器控制选择逻辑单元的控制操作；

所述写逻辑单元，与所述译码单元和主控逻辑单元相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生配置数据传输到所述存储器控制器的存储控制信号；

所述读逻辑单元，与所述主控逻辑单元和存储器控制器相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生从所述存储器控制器读取配置数据的读取控制信号；

所述配置寄存器控制选择逻辑单元，与所述主控逻辑单元和读逻辑单元相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生寄存器选择开关阵列和配置开关阵列的控制信号，且同步输出所述读逻辑单元传输过来的配置数据到所述寄存器选择开关阵列。

进一步，所述存储器为掉电不丢失数据类型的存储器。

进一步，所述寄存器选择开关阵列包括多个1切2型单刀双掷开关，每个开关的控制端与所述主控制器中的配置寄存器控制选择逻辑单元输出的寄存器选择开关阵列控制信号连接，每个开关的输入端与所述主控制器中的配置寄存器控制选择逻辑单元输出的对应配置数据连接。

进一步，所述并列结构配置寄存器阵列包括多个并列结构配置寄存器组，每组包括两个配置寄存器，所述两个配置寄存器的输入端与所述寄存器选择开关阵列中对应开关的两个输出端连接，所述两个配置寄存器的输出端与所述配置开关阵列中对应开关的两个输入端连接。

进一步，所述配置开关阵列包括多个2选1型单刀双掷开关，每个开关的控制端与所述主控制器中的配置寄存器控制选择逻辑单元输出的配置开关阵列控制信号连接，每个开关的两个输入端与所述并列结构配置寄存器阵列中配置寄存器组的两个配置寄存器输出端连接，每个开关的输出端连接到可编程模拟阵列FPAA，实现对FPAA参数的配置。

附图说明

图1是现有技术提供的单配置寄存器控制的可编程模拟阵列配置电路结构示意图。

图2是现有技术提供的主从结构寄存器控制的可编程模拟阵列配置电路结构示意图。

图3是现有技术提供的并列结构寄存器控制的可编程模拟阵列配置电路结构示意图。

图4是本发明较佳实施例提供的应用于FPAA的基于存储器的多功能动态配置电路结构示意图。

图5是图4中主控制器的结构示意图。

图6是图4中寄存器选择开关阵列的结构示意图。

图7是图4中并列结构配置寄存器阵列的结构示意图。

图8是图4中配置开关阵列的结构示意图。

图中，1、SPI模块；2、主控制器；21、串并转换单元；22、译码单元；23、主控逻辑单元；24、写逻辑单元；25、读逻辑单元；26、配置寄存器控制选择逻辑单元；3、存储器控制器；4、存储器；5、寄存器选择开关阵列；6、并列结构配置寄存器阵列；7、配置开关阵列。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

请参考图4所示，本发明提供一种应用于FPAA的基于存储器的多功能动态配置电路，包括SPI模块1、主控制器2、存储器控制器3、存储器4、寄存器选择开关阵列5、并列结构配置寄存器阵列6和配置开关阵列7；其中，

所述SPI模块1，用于连接外围以接收外围输入的配置数据；

所述主控制器2，与所述SPI模块1相连，用于对所述SPI模块1接收到的配置数据进行串并转换、控制信息与配置数据的译码分离、控制配置数据到存储器控制器的存储与读取以及配置数据传递到配置寄存器的分配选择；

所述存储器控制器3，与所述主控制器2相连，用于连接所述存储器4，实现配置数据的存储和读取的操作控制；

所述存储器4，与所述存储器控制器3相连，用于存储配置数据；

所述寄存器选择开关阵列5，与所述主控制器2相连，用于选择所述并列结构配置寄存器阵列6中需要配置的寄存器；

所述并列结构配置寄存器阵列6，与所述寄存器选择开关阵列5相连，用于存储FPAA的配置数据；

所述配置开关阵列7，与所述并列结构配置寄存器阵列6和主控制器2相连，用于选择所述并列结构配置寄存器阵列6中的相应配置寄存器连接到可编程模拟阵列FPAA，实现对FPAA参数的配置。

本发明提供的应用于FPAA的基于存储器的多功能动态配置电路中，采用存储器和并列结构配置寄存器陈列相结合的方式实现FPAA的多功能动态配置，将所有的配置数据通过SPI模块预先下载到存储器中，通过主控制器来实现存储器中的配置信息预存到并列结构配置寄存器阵列中，所述存储器的大小可以根据FPAA需要配置的寄存器数量来选择，而且由于存储器中可存储多种功能的配置数据，不用等待SPI模块重新下载配置数据，从而保证了多功能动态配置的实时性。

作为具体实施例，请参考图5所示，所述主控制器2包括串并转换单元21、译码单元22、主控逻辑单元23、写逻辑单元24、读逻辑单元25和配置寄存器控制选择逻辑单元26；其中，所述串并转换单元21与所述SPI模块相连，用于对所述SPI模块接收到的配置数据进行串并转换；所述译码单元22与所述串并转换单元21相连，用于从串并转换后的数据中分离提取所述主控逻辑单元23的控制命令和FPAA的配置数据；所述主控逻辑单元23与所述译码单元22相连，用于接收所述译码单元22分离提取的控制命令，实现对所述写逻辑单元24、读逻辑单元25以及配置寄存器控制选择逻辑单元26的控制操作；所述写逻辑单元24与所述译码单元22和主控逻辑单元23相连，用于接收所述主控逻辑单元23的控制信息，并根据该控制信息产生配置数据传输到所述存储器控制器的存储控制信号，即将所述译码单元22分离提取出的FPAA的配置数据传输到所述存储器控制器的存储控制信号；所述读逻辑单元25，与所述主控逻辑单元23和存储器控制器3相连，用于接收所述主控逻辑单元23的控制信息，并根据该控制信息产生从所述存储器控制器3读取配置数据的读取控制信号；所述配置寄存器控制选择逻辑单元26，与所述主控逻辑单元23和读逻辑单元25相连，用于接收所述主控逻辑单元23的控制信息，并根据该控制信息产生寄存器选择开关阵列和配置开关阵列的控制信号(即产生寄存器选择开关阵列控制信号和配置开关阵列控制信号)，且同步输出所述读逻辑单元25传输过来的配置数据到所述寄存器选择开关阵列5中去。

作为具体实施例，所述存储器4为掉电不丢失数据类型的存储器，进而可以免去每次系统上电时需要重新下载配置数据的麻烦；当然，所述存储器4也可以选用本领域通用的存储器。而用于实现配置数据的存储和读取操作控制的所述存储器控制器3，具体可以选用通用的可以连接Flash等多种类型存储器的控制器。

作为具体实施例，请参考图6所示，所述寄存器选择开关阵列5包括多个1切2型单刀双掷开关，即包括1切2型单刀双掷开关1、1切2型单刀双掷开关2、1切2型单刀双掷开关3、…、1切2型单刀双掷开关N；每个开关的控制端与所述主控制器2中的配置寄存器控制选择逻辑单元26输出的寄存器选择开关阵列控制信号连接，即所有开关都共用一个控制信号；每个开关的输入端与所述主控制器2中的配置寄存器控制选择逻辑单元输出的对应配置数据连接，即每个开关的输入端接对应编号的配置数据端口，比如开关1接配置数据D[1]，开关2接配置数据D[2]，依此类推，开关N接配置数据D[N]。同理，每个开关的输出端接所述并列结构配置寄存器阵列6中对应编号的并列结构配置寄存器组，比如开关1的两个输出端口分别接并列结构配置寄存器组1的1#配置寄存器和2#配置寄存器，开关2的两个输出端口分别接并列结构配置寄存器组2的1#配置寄存器和2#配置寄存器，依此类推，开关N的两个输出端口分别接并列结构配置寄存器组N的1#配置寄存器和2#配置寄存器。

作为具体实施例，请参考图7所示，所述并列结构配置寄存器阵列6包括多个并列结构配置寄存器组，即包括并列结构配置寄存器组1、并列结构配置寄存器组2、并列结构配置寄存器组3、…、并列结构配置寄存器组N，每组包括两个配置寄存器，每组中的两个配置寄存器分别被编号为1#和2#，每组并列配置寄存器都和对应编号的选择开关阵列和配置开关阵列中的开关相连，比如所述两个配置寄存器的输入端与所述寄存器选择开关阵列5中对应开关的两个输出端连接，所述两个配置寄存器的输出端与所述配置开关阵列7中对应开关的两个输入端连接，依此类推。

作为具体实施例，请参考图8所示，所述配置开关阵列7包括多个2选1型单刀双掷开关，即包括2选1型单刀双掷开关1、2选1型单刀双掷开关2、2选1型单刀双掷开关3、…、2选1型单刀双掷开关N，每个开关的控制端与所述主控制器2中的配置寄存器控制选择逻辑单元26输出的配置开关阵列控制信号连接，即所有开关都共用一个控制信号；每个开关的两个输入端与所述并列结构配置寄存器阵列6中配置寄存器组的两个配置寄存器输出端连接，比如开关1的两个输入端接并列结构配置寄存器组1的两个配置寄存器1-1#和1-2#，开关2的两个输入端接并列结构配置寄存器组2的两个配置寄存器2-1#和2-2#，依此类推；每个开关的输出端连接到可编程模拟阵列FPAA，实现对FPAA参数的配置，即每个开关的输出端接对应编号的配置数据端口，比如开关1接配置数据D[1]，开关2接配置数据D[2]，依此类推，开关N接配置数据D[N]。

为了使本领域的技术人员更加全面和深入的理解本发明提供的一种应用于FPAA的基于存储器的多功能动态配置电路，以下将对其电路的工作原理进行简单说明。同时，为了阐述本发明的工作原理，将外围对现场可编程模拟阵列FPAA实现某种功能的配置数据定义为一帧数据，该帧数据包括实现FPAA某种功能的参数配置的数据以及相应的动态配置结构的控制信息，其帧数据的比特长度由FPAA将要实现的功能的配置参数来决定。

具体地：外围将一帧配置数据发送给SPI模块1，所述SPI模块1将接收的配置数据传输给所述主控制器2，所述主控制器2中的串并转换单元21将接收到的8位串行数据转换成8位并行数据传递给译码单元22，译码单元22根据已经定义好的数据格式判断该8位并行数据是控制命令还是配置数据，如果是控制命令，译码单元22则将其传递给主控逻辑单元23，如果是配置数据，译码单元22将其传递给写逻辑单元24。主控逻辑单元23根据接收到的控制命令，判断如果是写逻辑的控制命令，则向写逻辑单元24发出控制信号，包括配置数据存储的起始地址、数据存储使能信号、时钟及数据存储深度；如果是读逻辑的控制命令，则向读逻辑单元25发出控制信号，包括配置数据读取的起始地址、数据读取使能信号及读取的数据长度；如果是配置寄存器控制选择逻辑的控制信息，则向配置寄存器控制选择逻辑单元26发出控制信号，包括配置寄存器控制选择逻辑的工作使能信号、配置寄存器的配置地址范围、寄存器选择开关阵列控制信号和配置开关阵列控制信号。所述写逻辑单元24根据主控逻辑单元23发出的控制信息，产生存储器控制器存储配置数据的写地址、写使能、写时钟，实现32位配置数据的合并组合，并将组合后的32位配置数据传递给存储器控制器3；所述读逻辑单元25根据主控逻辑单元23发出的控制信息，产生从存储器控制器读取配置数据的读地址、读使能、读时钟，并将读取的32位配置数据传递给所述配置寄存器控制选择逻辑单元26。

外围将FPAA实现多种功能的配置数据依次发送到存储器4存储，每一种功能的配置数据为一帧，上位机将每帧数据的控制信息嵌入到配置数据中一起发送，主控逻辑单元23根据接收的控制信息，给每帧数据分配相应的存储空间。主控制器2根据接收到的控制指令，从存储器4中选择需要FPAA实现的某种功能的配置数据帧，并通过寄存器选择开关阵列5预存到并列结构配置寄存器阵列6中，如果FPAA需要在两种功能之间切换或者FPAA需要在完成某一功能后立刻转换实现另外一种功能，那么对应功能的配置数据可以先存储到并列结构配置寄存器阵列6中，然后在主控制器2发出的配置开关阵列控制信号的控制下，通过配置开关阵列7实现FPAA不同功能的实时切换配置。FPAA需要配置成某种功能的时候，只需要在主控制器2的控制下，从存储器4中以32位宽读取其相应的配置数据，并根据主控制器2给出的配置地址，将读取的32位配置数据传递到相应地址的寄存器选择开关阵列5的数据输入端。

本发明提供的一种应用于FPAA的基于存储器的多功能动态配置电路可以采用0.18微米CMOS工艺制造，同时本发明的特点在于：采用基于存储器的并列结构配置寄存器阵列的多功能动态配置电路，不但可以保证FPAA常用功能之间的配置数据反复切换的实时性，而且由于采用存储器来存储配置数据，可以存储多种功能的配置数据，对于功能复杂的大规模FPAA来说，也可以实现多种功能的快速动态配置，而不用等待SPI模块重新下载，从而保证了多功能动态配置的实时性。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (6)

1.应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，包括SPI模块、主控制器、存储器控制器、存储器、寄存器选择开关阵列、并列结构配置寄存器阵列和配置开关阵列；其中，

所述SPI模块，用于连接外围以接收外围输入的配置数据；

所述主控制器，与所述SPI模块相连，用于对所述SPI模块接收到的配置数据进行串并转换、控制信息与配置数据的译码分离、控制配置数据到存储器控制器的存储与读取以及配置数据传递到配置寄存器的分配选择；

所述存储器控制器，与所述主控制器相连，用于连接所述存储器，实现配置数据的存储和读取的操作控制；

所述存储器，与所述存储器控制器相连，用于存储配置数据；

所述寄存器选择开关阵列，与所述主控制器相连，用于选择所述并列结构配置寄存器阵列中需要配置的寄存器；

所述并列结构配置寄存器阵列，与所述寄存器选择开关阵列相连，用于存储FPAA的配置数据；

所述配置开关阵列，与所述并列结构配置寄存器阵列和主控制器相连，用于选择所述并列结构配置寄存器阵列中的相应配置寄存器连接到可编程模拟阵列FPAA，实现对FPAA参数的配置。

2.根据权利要求1所述的应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，所述主控制器包括串并转换单元、译码单元、主控逻辑单元、写逻辑单元、读逻辑单元和配置寄存器控制选择逻辑单元；其中，

所述串并转换单元，与所述SPI模块相连，用于对所述SPI模块接收到的配置数据进行串并转换；

所述译码单元，与所述串并转换单元相连，用于从串并转换后的数据中分离提取所述主控逻辑单元的控制命令和FPAA的配置数据；

所述主控逻辑单元，与所述译码单元相连，用于接收所述译码单元分离提取的控制命令，实现对所述写逻辑单元、读逻辑单元以及配置寄存器控制选择逻辑单元的控制操作；

所述写逻辑单元，与所述译码单元和主控逻辑单元相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生配置数据传输到所述存储器控制器的存储控制信号；

所述读逻辑单元，与所述主控逻辑单元和存储器控制器相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生从所述存储器控制器读取配置数据的读取控制信号；

所述配置寄存器控制选择逻辑单元，与所述主控逻辑单元和读逻辑单元相连，用于接收所述主控逻辑单元的控制信息，并根据该控制信息产生寄存器选择开关阵列和配置开关阵列的控制信号，且同步输出所述读逻辑单元传输过来的配置数据到所述寄存器选择开关阵列。

3.根据权利要求1所述的应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，所述存储器为掉电不丢失数据类型的存储器。

4.根据权利要求1所述的应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，所述寄存器选择开关阵列包括多个1切2型单刀双掷开关，每个开关的控制端与所述主控制器中的配置寄存器控制选择逻辑单元输出的寄存器选择开关阵列控制信号连接，每个开关的输入端与所述主控制器中的配置寄存器控制选择逻辑单元输出的对应配置数据连接。

5.根据权利要求1所述的应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，所述并列结构配置寄存器阵列包括多个并列结构配置寄存器组，每组包括两个配置寄存器，所述两个配置寄存器的输入端与所述寄存器选择开关阵列中对应开关的两个输出端连接，所述两个配置寄存器的输出端与所述配置开关阵列中对应开关的两个输入端连接。

6.根据权利要求1所述的应用于FPAA的基于存储器的多功能动态配置电路，其特征在于，所述配置开关阵列包括多个2选1型单刀双掷开关，每个开关的控制端与所述主控制器中的配置寄存器控制选择逻辑单元输出的配置开关阵列控制信号连接，每个开关的两个输入端与所述并列结构配置寄存器阵列中配置寄存器组的两个配置寄存器输出端连接，每个开关的输出端连接到可编程模拟阵列FPAA，实现对FPAA参数的配置。