JP4413388B2 - 遊技機 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。
【０００２】
【従来の技術】
遊技機の一例として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。
【０００３】
遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることである。
【０００４】
特別図柄を表示する可変表示部を備えた第１種パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。
【０００５】
また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に確定的な、または一時的な表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「大当り」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
【０００６】
そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、払出制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段は、遊技機に設けられている各種電気部品を制御するので、それらを電気部品制御手段と呼ぶことがある。
【０００７】
【発明が解決しようとする課題】
以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータを含んだ構成とされる。そのような電気部品制御手段は、一般に、電源電圧が立ち上がると初期化処理を行い初期状態から制御を開始する。すると、停電等の不測の電源断生じ、その後、電源復旧すると初期状態に戻ってしまうので、遊技者が得た遊技価値等が消滅してしまう等の問題が生ずることがある。そのような問題が生じないようにするには、電源電圧値の低下に伴なって発生される所定の信号に応じて遊技制御を中断し、そのときの遊技状態を、遊技機に対する電力供給停止中でも電源バックアップされている記憶手段（バックアップ記憶手段）に保存し、電力供給が完全に停止するのを待つように制御すればよい。そのような遊技機は、記憶手段に遊技状態が保存されている状態で電力供給が再開されたら、保存されている遊技状態にもとづいて遊技を再開するので、遊技者に不利益が与えられることが防止される。
【０００８】
しかし、電源の瞬断等によって極めて短い期間電源電圧が低下したような場合には、電源電圧は直ちに復旧する。そのような場合、マイクロコンピュータの制御が、電力供給が完全に停止するのを待つ状態から抜けきらないことも考えられる。すなわち、遊技機への電力供給は平常時の状態になっているにもかかわらず、遊技機制御が平常時の状態に戻らないことも考えられる。
【０００９】
そこで、本発明は、不測の電源断時等にそのときの制御状態を保存するように構成されている遊技機において、ごく短時間で復旧する電源の瞬断等が生じても制御に支障を来すことのない遊技機を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための電気部品制御手段と、遊技機への電力供給が停止しても電気部品制御手段の記憶内容を保持可能な記憶保持手段と、遊技機で使用される所定電位電源の電源電圧を監視し、該電源電圧が所定値以下になったことにより電圧低下信号を電気部品制御手段に出力する電源監視手段と、を備え、電気部品制御手段が、電源監視手段からの電圧低下信号の入力に応じて、電源電圧の低下が発生したことを示すデータを記憶保持手段に保存する処理を含む電力供給停止時処理を行った後に待機状態になり、電気部品制御手段がデータを出力するための複数の出力ポートが設けられ、複数の出力ポートには、所定の順序に従ってアドレスが割り当てられており、電気部品制御手段は、電力供給停止時処理にて、複数の出力ポートから出力される出力信号をクリアするためにあらかじめ定められた固定値であるクリアデータを出力する出力ポートクリア処理を行うことが可能であり、出力ポートクリア処理により、クリアデータを出力した出力ポートのアドレスを示すアドレスデータに所定値を加算し、所定値が加算された後のデータを、次にクリアする出力ポートのアドレスデータとして設定し、当該アドレスデータが示す出力ポートにクリアデータを出力する処理を、複数の出力ポート全てにクリアデータが出力されるまで繰り返し実行し、電力供給停止時処理を実行して電力供給が停止した後、電力供給が再開されたときに、記憶保持手段に保存されているデータにもとづいて、遊技状態を電力供給停止時処理を開始したときの状態に復帰させる復帰処理を実行し、電源監視手段によって電源電圧が所定値以下になったことが検出された後に所定期間を経過しても電力供給が停止していない場合に、待機状態から復帰させるための復帰信号を電気部品制御手段に向けて出力可能な復帰信号出力手段をさらに備え、復帰信号は、電気部品制御手段のリセット信号入力部に入力され、電気部品制御手段として、遊技の進行を制御する遊技制御手段と遊技媒体の払出制御を行う払出制御手段とがあり、復帰信号出力手段は、遊技制御手段よりも先に払出制御手段に対して復帰信号を出力することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機やスロット機等であってもよい。
【００２０】
図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた遊技球を貯留する余剰玉受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。
【００２１】
遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部（特別図柄表示装置）９と７セグメントＬＥＤによる普通図柄表示器（普通図柄表示装置）１０とを含む可変表示装置８が設けられている。可変表示部９には、例えば「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、玉出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と玉出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。
【００２２】
可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶ入賞スイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。
【００２３】
遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球のそれぞれの入賞口１９，２４への入賞は、対応して設けられている入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。
【００２４】
そして、この例では、一方のスピーカ２７の近傍に、賞球残数があるときに点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給球が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技機１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。
【００２５】
カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。
【００２６】
打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、普通図柄表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。
【００２７】
可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶ入賞スイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。
【００２８】
停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、普通図柄表示器１０における停止図柄が所定の図柄（当り図柄＝小当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、普通図柄表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。
【００２９】
次に、パチンコ遊技機１の裏面に配置されている各基板について説明する。
図２に示すように、パチンコ遊技機１の裏面では、枠体２Ａ内の機構板の上部に玉貯留タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク３８に供給される。球貯留タンク３８内の遊技球は、誘導樋３９を通って賞球ケース４０Ａで覆われる球払出装置に至る。
【００３０】
遊技機裏面側では、可変表示部９を制御する可変表示制御ユニット２９、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板３７、およびモータの回転力を利用して打球を遊技領域７に発射する打球発射装置が設置されている。さらに、装飾ランプ２５、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５、スピーカ２７からの音声発生を制御するための音声制御基板７０および打球発射装置を制御するための発射制御基板９１も設けられている。
【００３１】
さらに、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖを作成する電源回路が搭載された電源基板９１０が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板１６０が設置されている。ターミナル基板１６０には、少なくとも、球切れ検出スイッチの出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板３１からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤３４が設置されている。なお、図２には、ランプ制御基板３５および音声制御基板７０からの信号を、枠側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に供給するための電飾中継基板Ａ７７が示されているが、信号中継の必要に応じて他の中継基板も設けられる。
【００３２】
図３はパチンコ遊技機１の機構板を背面からみた背面図である。球貯留タンク３８に貯留された玉は誘導樋３９を通り、図３に示されるように、球切れ検出器（球切れスイッチ）１８７ａ，１８７ｂを通過して球供給樋１８６ａ，１８６ｂを経て球払出装置９７に至る。球切れスイッチ１８７ａ，１８７ｂは遊技球通路内の遊技球の有無を検出するスイッチであるが、球タンク３８内の補給球の不足を検出する球切れ検出スイッチ１６７も設けられている。以下、球切れスイッチ１８７ａ，１８７ｂを、球切れスイッチ１８７と表現することがある。
【００３３】
球払出装置９７から払い出された遊技球は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。
【００３４】
入賞にもとづく景品球が多数払い出されて打球供給皿３が満杯になり、ついには遊技球が連絡口４５に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに遊技球が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、球払出装置９７内のステッピングモータの回転が停止して球払出装置９７の動作が停止するとともに打球発射装置の駆動も停止する。
【００３５】
次に、機構板３６に設置されている中間ベースユニットの構成について説明する。中間ベースユニットには、球供給樋１８６ａ，１８６ｂや球払出装置９７が設置される。図４に示すように、中間ベースユニットの上下には連結凹突部１８２が形成されている。連結凹突部１８２は、中間ベースユニットと機構板３６の上部ベースユニットおよび下部ベースユニットを連結固定するものである。
【００３６】
中間ベースユニットの上部には通路体１８４が固定されている。そして、通路体１８４の下部に球払出装置９７が固定されている。通路体１８４は、カーブ樋１７４（図３参照）によって流下方向を左右方向に変換された２列の遊技球を流下させる払出球通路１８６ａ，１８６ｂを有する。払出球通路１８６ａ，１８６ｂの上流側には、球切れスイッチ１８７ａ，１８７ｂが設置されている。球切れスイッチ１８７ａ，１８７ｂは、払出球通路１８６ａ，１８６ｂ内の遊技球の有無を検出するものであって、球切れスイッチ１８７ａ，１８７ｂが遊技球を検出しなくなると球払出装置９７における払出モータ（図４において図示せず）の回転を停止して球払出が不動化される。
【００３７】
なお、球切れスイッチ１８７ａ，１８７ｂは、払出球通路１８６ａ，１８６ｂに２７〜２８個程度の遊技球が存在することを検出できるような位置に係止片１８８によって係止されている。すなわち、球切れスイッチ１８７ａ，１８７ｂは、賞球の一単位の最大払出量（この実施の形態では１５個）および球貸しの一単位の最大払出量（この実施の形態では１００円：２５個）以上が確保されていることが確認できるような位置に設置されている。
【００３８】
通路体１８４の中央部は、内部を流下する遊技球の球圧を弱めるように、左右に湾曲する形状に形成されている。そして、払出球通路１８６ａ，１８６ｂの間に止め穴１８９が形成されている。止め穴１８９の裏面は中間ベースユニットに設けられている取付ボスがはめ込まれる。その状態で止めねじがねじ止めされて、通路体１８４は中間ベースユニットに固定される。なお、ねじ止めされる前に、中間ベースユニットに設けられている係止突片１８５によって通路体１８４の位置合わせを行えるようになっている。
【００３９】
通路体１８４の下方には、球払出装置９７に遊技球を供給するとともに故障時等には球払出装置９７への遊技球の供給を停止する球止め装置１９０が設けられている。球止め装置１９０の下方に設置される球払出装置９７は、直方体状のケース１９８の内部に収納されている。ケース１９８の左右４箇所には突部が設けられている。各突部が中間ベースユニットに設けられている位置決め突片に係った状態で、中間ベースユニットの下部に設けられている弾性係合片にケース１９８の下端がはめ込まれる。
【００４０】
図５は球払出装置９７の分解斜視図である。球払出装置９７の構成および作用について図５を参照して説明する。この実施形態における球払出装置９７は、ステッピングモータ（払出モータ）２８９がスクリュー２８８を回転させることによりパチンコ玉を１個ずつ払い出す。なお、球払出装置９７は、入賞にもとづく景品球だけでなく、貸し出すべき遊技球も払い出す。
【００４１】
図５に示すように、球払出装置９７は、２つのケース１９８ａ，１９８ｂを有する。それぞれのケース１９８ａ，１９８ｂの左右２箇所に、球払出装置９７の設置位置上部に設けられた位置決め突片に当接される係合突部２８０が設けられている。また、それぞれのケース１９８ａ，１９８ｂには、球供給路２８１ａ，２８１ｂが形成されている。球供給路２８１ａ，２８１ｂは湾曲面２８２ａ，２８２ｂを有し、湾曲面２８２ａ，２８２ｂの終端の下方には、球送り水平路２８４ａ，２８４ｂが形成されている。さらに、球送り水平路２８４ａ，２８４ｂの終端に球排出路２８３ａ，２８３ｂが形成されている。
【００４２】
球供給路２８１ａ，２８１ｂ、球送り水平路２８４ａ，２８４ｂ、球排出路２８３ａ，２８３ｂは、ケース１９８ａ，１９８ｂをそれぞれ前後に区画する区画壁２９５ａ，２９５ｂの前方に形成されている。また、区画壁２９５ａ，２９５ｂの前方において、玉圧緩衝部材２８５がケース１９８ａ，１９８ｂ間に挟み込まれる。玉圧緩衝部材２８５は、球払出装置９７に供給される玉を左右側方に振り分けて球供給路２８１ａ，２８１ｂに誘導する。
【００４３】
また、玉圧緩衝部材２８５の下部には、発光素子（ＬＥＤ）２８６と受光素子（図示せず）とによる払出モータ位置センサが設けられている。発光素子２８６と受光素子とは、所定の間隔をあけて設けられている。そして、この間隔内に、スクリュー２８８の先端が挿入されるようになっている。なお、玉圧緩衝部材２８５は、ケース１９８ａ，１９８ｂが張り合わされたときに、完全にその内部に収納固定される。
【００４４】
球送り水平路２８４ａ，２８４ｂには、払出モータ２８９によって回転させられるスクリュー２８８が配置されている。払出モータ２８９はモータ固定板２９０に固定され、モータ固定板２９０は、区画壁２９５ａ，２９５ｂの後方に形成される固定溝２９１ａ，２９１ｂにはめ込まれる。その状態で払出モータ２８９のモータ軸が区画壁２９５ａ，２９５ｂの前方に突出するので、その突出の前方にスクリュー２８８が固定される。スクリュー２８８の外周には、払出モータ２８９の回転によって球送り水平路２８４ａ，２８４ｂに載置された遊技球を前方に移動させるための螺旋突起２８８ａが設けられている。
【００４５】
そして、スクリュー２８８の先端には、発光素子２８６を収納するように凹部が形成され、その凹部の外周には、２つの切欠部２９２が互いに１８０度離れて形成されている。従って、スクリュー２８８が１回転する間に、発光素子２８６からの光は、切欠部２９２を介して受光素子で２回検出される。
【００４６】
つまり、発光素子２８６と受光素子とによる払出モータ位置センサは、スクリュー２８８を定位置で停止するためのものであり、かつ、払出動作が行われた旨を検出するものである。なお、発光素子２８６、受光素子および払出モータ２８９からの配線は、まとめられてケース１９８ａ，１９８ｂの後部下方に形成された引出穴から外部に引き出されコネクタに結線される。
【００４７】
遊技球が球送り水平路２８４ａ，２８４ｂに載置された状態において、払出モータ２８９が回転すると、スクリュー２８８の螺旋突起２８８ａによって、遊技球は、球送り水平路２８４ａ，２８４ｂ上を前方に向かって移動する。そして、遂には、球送り水平路２８４ａ，２８４ｂの終端から球排出路２８３ａ，２８３ｂに落下する。このとき、左右の球送り水平路２８４ａ，２８４ｂからの落下は交互に行われる。すなわち、スクリュー２８８が半回転する毎に一方から１個の遊技球が落下する。従って、１個の遊技球が落下する毎に、発光素子２８６からの光が受光素子によって検出される。
【００４８】
図４に示すように、球払出装置９７の下方には、球振分部材３１１が設けられている。球振分部材３１１は、振分ソレノイド３１０によって駆動される。例えば、ソレノイド３１０のオン時には、球振分部材３１１は右側に倒れ、オフ時には左側に倒れる。振分ソレノイド３１０の下方には、近接スイッチによる賞球カウントスイッチ３０１Ａおよび球貸しカウントスイッチ３０１Ｂが設けられている。入賞にもとづく賞球時には、球振分部材３１１は右側に倒れ、球排出路２８３ａ，２８３ｂからの玉はともに賞球カウントスイッチ３０１Ａを通過する。また、球貸し時には、球振分部材３１１は左側に倒れ、球排出路２８３ａ，２８３ｂからの玉はともに球貸しカウントスイッチ３０１Ｂを通過する。従って、球払出装置９７は、賞球時と球貸し時とで払出流下路を切り替えて、所定数の遊技媒体の払出を行うことができる。
【００４９】
このように、球振分部材３１１を設けることによって、２条の玉流路を落下してきた玉は、賞球カウントスイッチ３０１Ａと球貸しカウントスイッチ３０１Ｂとのうちのいずれか一方しか通過しない。従って、賞球であるのか球貸しであるのかの判断をすることなく、賞球カウントスイッチ３０１Ａと球貸しカウントスイッチ３０１Ｂの検出出力から、直ちに賞球数または球貸し数を把握することができる。
【００５０】
なお、この実施の形態では、電気的駆動源の駆動によって遊技球を払い出す球払出装置として、ステッピングモータの回転によって遊技球が払い出される球払出装置９７を用いることにするが、その他の駆動源によって遊技球を送り出す構造の球払出装置を用いてもよいし、電気的駆動源の駆動によってストッパを外し遊技球の自重によって払い出しがなされる構造の球払出装置を用いてもよい。また、この実施の形態では、球払出装置９７は賞球にもとづく景品球と貸出要求にもとづく貸し球の双方を払い出すが、それぞれについて払出装置が設けられていてもよい。
【００５１】
図６は、主基板３１における回路構成の一例を示すブロック図である。なお、図６には、払出制御基板３７、ランプ制御基板３５、音声制御基板７０、発射制御基板９１および図柄制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖ入賞スイッチ２２、カウントスイッチ２３、入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂ、満タンスイッチ４８、球切れスイッチ１８７および賞球カウントスイッチ３０１Ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６、開閉板２０を開閉するソレノイド２１および大入賞口内の経路を切り換えるためのソレノイド２１Ａを基本回路５３からの指令に従って駆動するソレノイド回路５９とが搭載されている。
【００５２】
なお、図６には示されていないが、カウントスイッチ短絡信号もスイッチ回路５８を介して基本回路５３に伝達される。
【００５３】
また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等の情報出力信号をホールコンピュータ等の外部機器に対して出力する情報出力回路６４が搭載されている。
【００５４】
基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、プログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。
【００５５】
遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。
【００５６】
この実施の形態では、電源基板９１０から主基板３１に対して、ローレベルがリセット状態を示すリセット信号、ローアクティブの復帰信号およびローアクティブの電源断信号も入力される。リセット信号と復帰信号とはＡＮＤ回路１６１に入力され、ＡＮＤ回路１６１の出力がＣＰＵ５６のリセット端子に入力される。また、電源断信号は、ＣＰＵ５６のマスク不能割込（ＮＭＩ）端子に入力される。さらに、図６には明示されていないが、ＲＡＭ（ＣＰＵ内蔵ＲＡＭであってもよい。）５５の少なくとも一部は、電源基板９１０において作成されるバックアップ電源よって、バックアップされている。すなわち、遊技機に対する電力供給が停止しても、所定期間は、ＲＡＭ５５の少なくとも一部の内容は保存される。
【００５７】
なお、この実施の形態では、ランプ制御基板３５に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器１８、ゲート通過記憶表示器４１および装飾ランプ２５の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２の表示制御を行う。また、特別図柄を可変表示する可変表示部９および普通図柄を可変表示する普通図柄表示器１０の表示制御は、図柄制御基板８０に搭載されている表示制御手段によって行われる。
【００５８】
図７は、払出制御基板３７および球払出装置９７の構成要素などの払出に関連する構成要素を示すブロック図である。図７に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力される。満タンスイッチ４８は、余剰球受皿４の満タンを検出するスイッチである。また、球切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力される。
【００５９】
主基板３１のＣＰＵ５６は、球切れスイッチ１８７からの検出信号が球切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、払出禁止を指示する払出制御コマンドを送出する。払出禁止を指示する払出制御コマンドを受信すると、払出制御基板３７の払出制御用ＣＰＵ３７１は球払出処理を停止する。
【００６０】
さらに、賞球カウントスイッチ３０１Ａからの検出信号は、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート部５７に入力されるとともに、中継基板７２を介して払出制御基板３７の入力ポート３７２ｂに入力される。賞球カウントスイッチ３０１Ａは、球払出装置９７の払出機構部分に設けられ、実際に払い出された賞球払出球を検出する。
【００６１】
入賞があると、払出制御基板３７には、主基板３１の出力ポート（ポート０，１）５７０，５７１から賞球個数を示す払出制御コマンドが入力される。出力ポート（出力ポート１）５７１は８ビットのデータを出力し、出力ポート５７０は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す払出制御コマンドは、入力バッファ回路３７３Ａを介してＩ／Ｏポート３７２ａに入力される。ＩＮＴ信号は、入力バッファ回路３７３Ｂを介して払出制御用ＣＰＵ３７１の割込端子に入力されている。払出制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して払出制御コマンドを入力し、払出制御コマンドに応じて球払出装置９７を駆動して賞球払出を行う。なお、この実施の形態では、払出制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。
【００６２】
また、主基板３１において、出力ポート５７０，５７１の外側にバッファ回路６２０，６８Ａが設けられている。バッファ回路６２０，６８Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、払出制御基板３７から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６８Ａの出力側にノイズフィルタを設けてもよい。
【００６３】
払出制御用ＣＰＵ３７１は、出力ポート３７２ｃを介して、貸し球数を示す球貸し個数信号をターミナル基板１６０に出力する。さらに、出力ポート３７２ｄを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。
【００６４】
さらに、払出制御基板３７の入力ポート３７２ｂには、中継基板７２を介して球貸しカウントスイッチ３０１Ｂからの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、球払出装置９７の払出機構部分に設けられ、実際に払い出された貸し球を検出する。払出制御基板３７からの払出モータ２８９への駆動信号はあ、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に伝えられ、振分ソレノイド３１０への駆動信号は、出力ポート３７２ｅおよび中継基板７２を介して球払出装置９７の払出機構部分における振分ソレノイド３１０に伝えられる。
【００６５】
カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、球貸しスイッチおよび返却スイッチが接続される。
【００６６】
残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が払出制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が払出制御基板３７を介して与えられる。カードユニット５０と払出制御基板３７の間では、接続信号（ＶＬ信号）、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）が入力ポート３７２ｂおよび出力ポート３７２ｅを介してやりとりされる。
【００６７】
パチンコ遊技機１の電源が投入されると、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。また、カードユニット制御用マイクロコンピュータは、ＶＬ信号を出力する。払出制御用ＣＰＵ３７１は、ＶＬ信号の入力状態により接続状態／未接続状態を判定する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、払出制御基板３７にＢＲＱ信号を出力する。
【００６８】
そして、払出制御基板３７の払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち上げ、カードユニット５０からのＢＲＱ信号の立ち下がりを検出すると、払出モータ２８９を駆動し、所定個の貸し球を遊技者に払い出す。このとき、振分ソレノイド３１０は駆動状態とされている。すなわち、球振分部材３１１を球貸し側に向ける。そして、払出が完了したら、払出制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち下げる。その後、カードユニット５０からのＢＲＤＹ信号がオン状態でなければ、賞球払出制御を実行する。
【００６９】
以上のように、カードユニット５０からの信号は全て払出制御基板３７に入力される構成になっている。従って、球貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。また、カードユニット５０で用いられる電源電圧ＡＣ２４Ｖは払出制御基板３７から供給される。
【００７０】
この実施の形態では、電源基板９１０から払出制御基板３７に対して、リセット信号、復帰信号および電源断信号も入力される。リセット信号と復帰信号とはＡＮＤ回路３８５に入力され、ＡＮＤ回路３８５の出力が払出制御用ＣＰＵ３７１のリセット端子に入力される。また、電源断信号は、払出制御用ＣＰＵ３７１のマスク不能割込（ＮＭＩ）端子に入力される。さらに、払出制御基板３７に存在するＲＡＭ（ＣＰＵ内蔵ＲＡＭであってもよい。）の少なくとも一部は、電源基板９１０において作成されるバックアップ電源によって、バックアップされている。すなわち、遊技機に対する電力供給が停止しても、所定期間は、ＲＡＭの少なくとも一部の内容は保存される。
【００７１】
なお、この実施の形態では、カードユニット５０が遊技機とは別体として遊技機に隣接して設置されている場合を例にするが、カードユニット５０は遊技機と一体化されていてもよい。また、コイン投入に応じてその金額に応じた遊技球が貸し出されるような場合でも本発明を適用できる。
【００７２】
図８は、図柄制御基板８０内の回路構成を、可変表示部９の一実現例であるＬＣＤ（液晶表示装置）８２、可変表示器１０、主基板３１の出力ポート（ポート０，２）５７０，５７２および出力バッファ回路６２０，６２Ａとともに示すブロック図である。出力ポート（出力ポート２）５７２からは８ビットのデータが出力され、出力ポート５７０からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。
【００７３】
図８に示すように、表示制御用ＣＰＵ１０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると表示制御用ＣＰＵ１０１はリセット状態となり、リセット信号がハイレベルになると表示制御用ＣＰＵ１０１は動作可能状態になる。
【００７４】
表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、主基板３１からノイズフィルタ１０７および入力バッファ回路１０５Ｂを介してＩＮＴ信号が入力されると、入力バッファ回路１０５Ａを介して表示制御コマンドを受信する。入力バッファ回路１０５Ａ，１０５Ｂとして、例えば汎用ＩＣである７４ＨＣ５４０，７４ＨＣ１４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路１０５Ａ，１０５Ｂと表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。
【００７５】
そして、表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＬＣＤ８２に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読み出す。ＶＤＰ１０３は、入力したデータに従ってＬＣＤ８２に表示するための画像データを生成し、Ｒ，Ｇ，Ｂ信号および同期信号をＬＣＤ８２に出力する。
【００７６】
なお、図８には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データを格納するキャラクタＲＯＭ８６も示されている。キャラクタＲＯＭ８６に格納される使用頻度の高い画像データとは、例えば、ＬＣＤ８２に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。
【００７７】
入力バッファ回路１０５Ａ，１０５Ｂは、主基板３１から図柄制御基板８０へ向かう方向にのみ信号を通過させることができる。従って、図柄制御基板８０側から主基板３１側に信号が伝わる余地はない。すなわち、入力バッファ回路１０５Ａ，１０５Ｂは、入力ポートともに不可逆性情報入力手段を構成する。図柄制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。
【００７８】
なお、出力ポート５７０，５７２の出力をそのまま図柄制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６２０，６２Ａを設けることによって、主基板３１から図柄制御基板８０への一方向性の信号伝達をより確実にすることができる。すなわち、出力バッファ回路６２０，６２Ａは、出力ポートともに不可逆性情報出力手段を構成する。
【００７９】
また、高周波信号を遮断するノイズフィルタ１０７として、例えば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。なお、主基板３１のバッファ回路６２０，６２Ａの出力側にもノイズフィルタを設けてもよい。
【００８０】
図９は、主基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域７の外側に設けられている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃと遊技盤に設けられている装飾ランプ２５の点灯／消灯と、賞球ランプ５１および球切れランプ５２の点灯／消灯とを示すランプ制御コマンドが主基板３１からランプ制御基板３５に出力される。また、始動記憶表示器１８およびゲート通過記憶表示器４１の点灯個数を示すランプ制御コマンドも主基板３１からランプ制御基板３５に出力される。
【００８１】
ランプ制御用ＣＰＵ３５１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであるとランプ制御用ＣＰＵ３５１はリセット状態となり、リセット信号がハイレベルになるとランプ制御用ＣＰＵ３５１は動作可能状態になる。
【００８２】
図９に示すように、ランプ制御に関するランプ制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，３）５７０，５７３から出力される。出力ポート（出力ポート３）５７３は８ビットのデータを出力し、出力ポート５７０は１ビットのＩＮＴ信号を出力する。ランプ制御基板３５において、主基板３１からの制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５Ａ，３５５Ｂとランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。
【００８３】
ランプ制御基板３５において、ランプ制御用ＣＰＵ３５１は、各制御コマンドに応じて定義されている遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５の点灯／消灯パターンに従って、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に対して点灯／消灯信号を出力する。点灯／消灯信号は、遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、装飾ランプ２５に出力される。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。
【００８４】
主基板３１において、ＣＰＵ５６は、ＲＡＭ５５の記憶内容に未払出の賞球残数があるときに賞球ランプ５１の点灯を指示する制御コマンドを出力し、前述した遊技盤裏面の払出球通路１８６ａ，１８６ｂの上流に設置されている球切れスイッチ１８７ａ，１８７ｂ（図３参照）が遊技球を検出しなくなると球切れランプ５２の点灯を指示する制御コマンドを出力する。ランプ制御基板３５において、各制御コマンドは、入力バッファ回路３５５Ａ，３５５Ｂを介してランプ制御用ＣＰＵ３５１に入力する。ランプ制御用ＣＰＵ３５１は、それらの制御コマンドに応じて、賞球ランプ５１および球切れランプ５２を点灯／消灯する。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。
【００８５】
さらに、ランプ制御用ＣＰＵ３５１は、制御コマンドに応じて始動記憶表示器１８およびゲート通過記憶表示器４１に対して点灯／消灯信号を出力する。
【００８６】
入力バッファ回路３５５Ａ，３５５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路３５５Ａ，３５５Ｂは、主基板３１からランプ制御基板３５へ向かう方向にのみ信号を通過させることができる。従って、ランプ制御基板３５側から主基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられても、不正改造によって出力される信号がメイン基板３１側に伝わることはない。なお、入力バッファ回路３５５Ａ，３５５Ｂの入力側にノイズフィルタを設けてもよい。
【００８７】
また、主基板３１において、出力ポート５７０，５７３の外側にバッファ回路６２０，６３Ａが設けられている。バッファ回路６２０，６３Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、ランプ制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６３Ａの出力側にノイズフィルタを設けてもよい。
【００８８】
図１０は、主基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられているスピーカ２７の音声出力を指示するための音声制御コマンドが、主基板３１から音声制御基板７０に出力される。
【００８９】
音声制御用ＣＰＵ７０１には、電源基板９１０からリセット信号が供給されている。リセット信号がローレベルであると音声制御用ＣＰＵ７０１はリセット状態となり、リセット信号がハイレベルになると音声制御用ＣＰＵ７０１は動作可能状態になる。
【００９０】
図１０に示すように、音声制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポート０，４）５７０，５７４から出力される。出力ポート（出力ポート４）５７４からは８ビットのデータが出力され、出力ポート５７０からは１ビットのＩＮＴ信号が出力される。音声制御基板７０において、主基板３１からの各信号は、入力バッファ回路７０５Ａ，７０５Ｂを介して音声制御用ＣＰＵ７０１に入力する。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５Ａ，７０５Ｂと音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。
【００９１】
そして、例えばディジタルシグナルプロセッサによる音声合成回路７０２は、音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し音量切替回路７０３に出力する。音量切替回路７０３は、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。
【００９２】
入力バッファ回路７０５Ａ，７０５Ｂとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ５４０，７４ＨＣ１４が用いられる。入力バッファ回路７０５Ａ，７０５Ｂは、主基板３１から音声制御基板７０へ向かう方向にのみ信号を通過させることができる。よって、音声制御基板７０側から主基板３１側に信号が伝わる余地はない。従って、音声制御基板７０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路７０５Ａ，７０５Ｂの入力側にノイズフィルタを設けてもよい。
【００９３】
また、主基板３１において、出力ポート５７０，５７４の外側にバッファ回路６２０，６７Ａが設けられている。バッファ回路６２０，６７Ａとして、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２５０，７４ＨＣ１４が用いられる。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。なお、バッファ回路６２０，６７Ａの出力側にノイズフィルタを設けてもよい。
【００９４】
図１１は、払出制御基板３７および打球発射を制御する制御手段が搭載されている発射制御基板９１を示すブロック図である。図１１に示すように、発射制御信号が、払出制御基板３７における出力ポート３７２ｄから発射制御基板９１に出力される。発射制御基板９１において、払出制御基板３７からの発射制御信号は、バッファ回路８１５を介してモータ駆動回路８１３に入力する。
【００９５】
モータ駆動回路８１３は、例えば、遊技球を発射する球打ち動作および次の遊技球を発射する準備である復旧・球補給動作の各期間における駆動モータ９４の回転速度を制御する電圧を発生する。球打ち動作期間では、操作ノブ５に対する回転操作角に対応して徐々に増加する電圧を発生し、復旧・球補給動作期間では、あらかじめ定められた所定の電圧を発生する。
【００９６】
タッチセンサ回路９３は、操作ノブ５に取り付けられた人体検出用の電極に人体が接触している間、発射許可信号をモータ駆動回路８１３に出力する。また、モータ駆動回路８１３には、払出制御基板３７からの発射制御信号が与えられる。モータ駆動回路８１３は、発射制御信号および発射許可信号がオンすると、球打ち動作期間および復旧・球補給動作期間のシーケンス動作の切り替えを制御するとともに、駆動モータ９４の駆動に必要な駆動パターン信号および駆動電圧切替信号を発生する。
【００９７】
図１２は、電源基板９１０から各基板に供給される直流電圧等を示すブロック図である。図１２に示すように、電源基板９１０には各種直流電圧を生成する電源回路が搭載される。また、必要に応じて、ＡＣ２４Ｖも各基板に供給される。
【００９８】
この実施の形態では、主基板３１には、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。ランプ制御基板３５には、ＤＣ３０Ｖ、ＤＣ２１Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。払出制御基板３７には、ＡＣ２４Ｖ、ＤＣ３０Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖおよびバックアップ電源電圧（ＶBB）が供給される。そして、発射制御基板９１には、ＤＣ３０Ｖ、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。また、音声制御基板７０には、ＤＣ１２およびＤＣ５Ｖが供給される。図柄制御基板８０には、ＤＣ１２ＶおよびＤＣ５Ｖが供給される。さらに、各基板には、電源基板９１０からリセット信号が供給される。
【００９９】
図１２に示すように、各基板に供給される電圧のグラウンド側は電源基板９１０において共通にとられている。従って、各基板におけるグラウンドレベルは共通である。すると、ある基板から他の基板に伝達される信号として、電圧レベルをそのまま使用することができる。グラウンドレベルが共通化されていない基板があると、そのような基板に対する信号伝達を行う場合には、フォトカプラ等の非接触式の情報伝達手段を用いる必要がありコストアップの要因となる。しかし、この実施の形態のように、全ての基板のグラウンドレベルが共通化されている場合には、フォトカプラ等を用いる必要はない。
【０１００】
図１３は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、図柄制御基板８０、音声制御基板７０、ランプ制御基板３５および払出制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＶSL（ＤＣ＋３０Ｖ）、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【０１０１】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。
【０１０２】
ただし、電源基板９１０に各電気部品制御基板に至る各コネクタを設け、電源基板９１０から、中継基板を介さずにそれぞれの基板に至る各電圧を供給するようにしてもよい。また、図１３には１つのコネクタ９１５が代表して示されているが、コネクタは、各電気部品制御基板対応に設けられている。
【０１０３】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【０１０４】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【０１０５】
また、電源基板９１０には、電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶSL電源電圧を導入し、ＶSL電源電圧を監視することによって電源断の発生を検出する。具体的には、ＶSL電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電源断信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるＶSLが用いられている。電源監視用ＩＣ９０２からの電源断信号は、主基板３１や払出制御基板３７等に供給される。
【０１０６】
電源監視用ＩＣ９０２が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【０１０７】
さらに、監視電圧としてＶSL（＋３０Ｖ）を用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。
【０１０８】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、電源監視回路から複数の電気部品制御基板に電源断信号を供給することができる。電源断信号を必要とする電気部品制御基板が幾つあっても電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。
【０１０９】
なお、図１３に示された構成では、電源監視用ＩＣ９０２の検出出力（電源断信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板（例えば主基板３１と払出制御基板３７）に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電源断信号を必要とする基板数に応じたバッファ回路を設けてもよい。
【０１１０】
さらに、電源基板９１０には、各基板にリセット信号および復帰信号を供給するリセット管理回路９４０が搭載されている。リセット管理回路９４０は、起動順序制御手段の一実現例である。
【０１１１】
図１４は、リセット管理回路９４０の構成例を示すブロック図である。リセット管理回路９４０において、リセット回路６５におけるリセットＩＣ６５１は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。リセットＩＣ６５１の出力は、各回路９４１〜９４９を介して、バッファ回路９６１〜９６４および遅延回路９６０に供給される。遅延回路９６０の出力はバッファ回路９６５に入力する。そして、バッファ回路９６１〜９６５が各電気部品制御基板にリセット信号として供給される。従って、リセットＩＣ６５１の出力がハイレベルになると、各電気部品制御基板におけるＣＰＵが動作可能状態になる。
【０１１２】
また、リセットＩＣ６５１は、電源監視用ＩＣ９０２が監視する電源電圧と等しい電源電圧であるＶSLの電源電圧を監視して電圧値が所定値（電源監視用ＩＣ９０２が電源断信号を出力する電源電圧値よりも低い値）以下になるとローレベルになる。従って、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、電源監視用ＩＣ９０２からの電源断信号に応じて所定の電力供給停止準備処理を行った後、システムリセットされることになる。
【０１１３】
図１４に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。
【０１１４】
また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力が、バッファ回路９６１〜９６５を介して各ＣＰＵに供給されている。このような構成によれば、電源投入時に、各ＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられるので、各ＣＰＵは、確実に動作を開始する。
【０１１５】
そして、例えば、電源監視手段である電源監視用ＩＣ９０２の検出電圧（電源断信号を出力することになる電圧）を＋２２Ｖとし、リセットＩＣ６５１の検出電圧を＋９Ｖとする。そのように構成した場合には、電源監視手段とリセットＩＣ６５１とは、同一の電源ＶSLの電圧を監視するので、電源監視手段が電源断信号を出力するタイミングとリセットＩＣ６５１がリセットレベルであるローレベルを出力するタイミングとの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視手段からの電源断信号に応じて電力供給停止準備処理（電力供給停止時処理）を開始してから、その処理が確実に完了するまでの期間である。
【０１１６】
この例では、電源監視手段が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、リセットＩＣ６５１がリセットレベルであるローレベルを出力することになる条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１１７】
ただし、監視範囲が狭まるが、電源監視手段およびリセットＩＣ６５１の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電源監視回路の検出電圧は、リセットＩＣ６５１の検出電圧よりも高く設定される。
【０１１８】
主基板３１および払出制御基板３７のＣＰＵ５６および払出制御用ＣＰＵ３７１の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板９１０から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、電源が復旧すると、リセット管理回路９４０からのリセット信号がハイレベルになるので、ＣＰＵ５６および払出制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップＲＡＭに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。
【０１１９】
なお、図１４には、電源投入時に各電気部品制御基板のＣＰＵのリセット端子に２回のリセット信号（ローレベル信号）が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが１回しかなくても確実にリセット解除されるＣＰＵを使用する場合には、符号９４１〜９４９で示された回路素子は不要である。その場合、リセットＩＣ６５１の出力がそのままバッファ回路９６１〜９６４および遅延回路９６０に接続される。
【０１２０】
また、この実施の形態では、電源基板９１０から各電気部品制御基板のＣＰＵにリセット信号が供給されるときに、遅延回路９６０が、主基板３１のＣＰＵ５６に対するリセット信号を遅延させる。従って、電源投入時に、主基板３１のＣＰＵ５６に対するリセット信号は、他の電気部品制御基板のＣＰＵに対するリセット信号よりも遅く立ち上がる。
【０１２１】
例えば、主基板３１のＣＰＵ５６が他の電気部品制御基板に対して制御コマンドを出力する際に、他の電気部品制御基板におけるＣＰＵは既に立ち上がっているので、制御コマンドは確実に受信側の電気部品制御基板のＣＰＵで受信される。
【０１２２】
さらに、主基板９１０には、タイマ手段の一例であるカウンタ９７１が搭載されている。カウンタ９７１は、電源断信号がローレベルになってクリアが解けると、発振器９４３からのクロック信号をカウントする。そして、カウントアップすると、Ｑ出力として、ハイレベルの１パルスを発生する。そのパルス信号は反転回路９７２で論理反転され、バッファ回路９７３および遅延回路９７４に入力する。遅延回路９７４は、入力信号を所定期間遅延させてバッファ回路９７５に入力させる。
【０１２３】
バッファ回路９７３の出力は、払出制御基板３７への復帰信号となる。また、バッファ回路９７５の出力は、主基板３１への復帰信号となる。なお、バッファ回路９７３，９７５は、払出制御基板３７、主基板３１に設けられていてもよい。
【０１２４】
図１５は、カウンタ９７１の作用を説明するためのタイミング図である。（Ａ）に示すように、電源電圧が低下し、ＶSLの電圧値が電源断信号出力レベル（この例では＋２２Ｖ）まで低下すると電源断信号が発生する。具体的には、電源断信号がローレベルになる。すると、後述するように、主基板３１のＣＰＵ３１および払出制御用ＣＰＵ３７１は、電力供給停止時処理の実行を開始し、その処理が終了すると、何の制御もしないループ状態（待機状態）に入る。
【０１２５】
カウンタ９７１は、電源断信号がローレベルになるとカウントを開始するのであるが、カウントアップ値は、電源断信号がローレベルになってから、ＶSLの電圧値がＶcc生成可能電圧にまで低下する時間以上に設定される。すなわち、少なくとも、電源電圧が、制御動作が不能になる電圧にまで低下する時間以上に設定される。カウンタ９７１はＶccを電源として動作するので、カウントアップ値は、カウンタ９７１の動作可能期間に相当する値以上に設定される。従って、一般には、カウンタ９７１がカウントアップして復帰信号が出力される前に、カウンタ９７１およびその他の回路部品は動作しなくなる。
【０１２６】
電源の瞬断等が生ずると、図１５（Ｂ）に示すように、ＶSLの電圧レベルが短期間低下した後に復旧する。ＶSLの電圧レベルが電源断信号出力レベル以下になると、電源断信号がローレベルになって、電力供給停止時処理が開始される。そして、ＣＰＵ５６および払出制御用ＣＰＵ３７１は電力供給停止時処理終了後にループ状態に入る。何らの制御も行わないと、ループ処理から抜けられないのであるが、この場合には、カウンタ９７１がカウントアップして復帰信号が発生する。
【０１２７】
図６および図７に示されたように、主基板３１および払出制御基板３７１において、復帰信号は、ＡＮＤ回路１６１，３８５を介して、ＣＰＵ５６および払出制御用ＣＰＵ３７１のリセット端子に入力される。従って、ＣＰＵ５６および払出制御用ＣＰＵ３７１にはシステムリセットがかかる。その結果、ＣＰＵ５６および払出制御用ＣＰＵ３７１はループ状態から抜け出すことができる。
【０１２８】
なお、図１５（Ｂ）には、カウンタ９７１のカウントアップ後に、直ちに復帰信号が出力される場合が示されているが、図１４に示されたように電源基板９１０には遅延回路９７４があるので、主基板３１のＣＰＵ５６に対する復帰信号の供給タイミングは、払出制御用ＣＰＵ３７１に対する復帰信号の供給タイミングよりも遅れる。すなわち、通常の電力供給開始時にリセット信号が与えられる場合と同様に、遊技制御手段のリセット解除タイミングは、払出制御手段のリセット解除タイミングに対して遅れる。よって、復帰信号によって制御動作が復旧する場合も、遊技制御手段は、他の電気部品制御手段に対して、遅れて起動されることになる。
【０１２９】
図１６および図１７は、この実施の形態における遊技制御手段の出力ポートの割り当てを示す説明図である。図１６に示すように、出力ポート０は各電気部品制御基板に送出される制御コマンドのストローブ信号（ＩＮＴ信号）の出力ポートである。また、払出制御基板３７に送出される払出制御コマンドの８ビットのデータは出力ポート１から出力され、図柄制御基板８０に送出される表示制御コマンドの８ビットのデータは出力ポート２から出力され、ランプ制御基板３５に送出されるランプ制御コマンドの８ビットのデータは出力ポート３から出力される。そして、図１７に示すように、音声制御基板７０に送出される音声制御コマンドの８ビットのデータは出力ポート４から出力される。
【０１３０】
また、出力ポート５から、情報出力回路６４を介して情報端子板３４等に至る各種情報出力用信号すなわち制御に関わる情報の出力データが出力される。そして、出力ポート６から、可変入賞球装置１５を開閉するためのソレノイド１６、大入賞口の開閉板２おを開閉するためのソレノイド２１、および大入賞口内の経路を切り換えるためのソレノイド２１Ａに対する駆動信号が出力される。
【０１３１】
図１８は、この実施の形態における入力ポートのビット割り当てを示す説明図である。図１８に示すように、入力ポート０のビット０〜７には、それぞれ、入賞口スイッチ２４ａ、入賞口スイッチ２４ｂ、入賞口スイッチ１９ａ、入賞口スイッチ１９ｂ、始動口スイッチ１７、カウントスイッチ２３、Ｖ入賞スイッチ（特定領域スイッチ）２２、ゲートスイッチ１２の検出信号が入力される。また、入力ポート１のビット０〜３には、それぞれ、賞球カウントスイッチ３０１Ａ、満タンスイッチ４８、球切れスイッチ１８７の検出信号、カウントスイッチ短絡信号が入力される。
【０１３２】
次に遊技機の動作について説明する。
図１９は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され、ＣＰＵ５６が起動すると、メイン処理において、ＣＰＵ５６は、まず、必要な初期設定を行う。
【０１３３】
初期設定処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ１）。次に、割込モードを割込モード２に設定し（ステップＳ２）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ３）。そして、内蔵デバイスレジスタの初期化を行う（ステップＳ４）。また、内蔵デバイス（内蔵周辺回路）であるＣＴＣ（カウンタ／タイマ）およびＰＩＯ（パラレル入出力ポート）の初期化（ステップＳ５）を行った後、ＲＡＭをアクセス可能状態に設定する（ステップＳ６）。
【０１３４】
この実施の形態で用いられるＣＰＵ５６は、Ｉ／Ｏポート（ＰＩＯ）およびタイマ／カウンタ回路（ＣＴＣ）も内蔵している。また、ＣＴＣは、２本の外部クロック／タイマトリガ入力ＣＬＫ／ＴＲＧ２，３と２本のタイマ出力ＺＣ／ＴＯ０，１を備えている。
【０１３５】
この実施の形態で用いられているＣＰＵ５６には、マスク可能な割込（ＩＮＴ）のモードとして以下の３種類のモードが用意されている。なお、マスク可能な割込が発生すると、ＣＰＵ５６は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。
【０１３６】
割込モード０：割込要求を行った内蔵デバイスがＲＳＴ命令（１バイト）またはＣＡＬＬ命令（３バイト）をＣＰＵの内部データバス上に送出する。よって、ＣＰＵ５６は、ＲＳＴ命令に対応したアドレスまたはＣＡＬＬ命令で指定されるアドレスの命令を実行する。リセット時に、ＣＰＵ５６は自動的に割込モード０になる。よって、割込モード１または割込モード２に設定したい場合には、初期設定処理において、割込モード１または割込モード２に設定するための処理を行う必要がある。
【０１３７】
割込モード１：割込が受け付けられると、常に００３８（ｈ）番地に飛ぶモードである。
【０１３８】
割込モード２：ＣＰＵ５６の特定レジスタ（Ｉレジスタ）の値（１バイト）と内蔵デバイスが出力する割込ベクタ（１バイト：最下位ビット０）から合成されるアドレスが、割込番地を示すモードである。すなわち、割込番地は、上位アドレスが特定レジスタの値とされ下位アドレスが割込ベクタとされた２バイトで示されるアドレスである。従って、任意の（飛び飛びではあるが）偶数番地に割込処理を設置することができる。各内蔵デバイスは割込要求を行うときに割込ベクタを送出する機能を有している。
【０１３９】
よって、割込モード２に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。さらに、割込モード１とは異なり、割込発生要因毎のそれぞれの割込処理を用意しておくことも容易である。上述したように、この実施の形態では、初期設定処理のステップＳ２において、ＣＰＵ５６は割込モード２に設定される。
【０１４０】
そして、電源断時にバックアップＲＡＭ領域のデータ保護処理（例えばパリティデータの付加等の停電発生ＮＭＩ処理）が行われたか否か確認する（ステップＳ７）。この実施の形態では、不測の電源断が生じた場合には、バックアップＲＡＭ領域のデータを保護するための処理が行われている。そのような保護処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、ＣＰＵ５６は初期化処理を実行する。
【０１４１】
この実施の形態では、バックアップＲＡＭ領域にバックアップデータがあるか否かは、電源断時にバックアップＲＡＭ領域に設定されるバックアップフラグの状態によって確認される。この例では、図２０に示すように、バックアップフラグ領域に「５５Ｈ」が設定されていればバックアップあり（オン状態）を意味し、「５５Ｈ」以外の値が設定されていればバックアップなし（オフ状態）を意味する。
【０１４２】
バックアップありを確認したら、ＣＰＵ５６は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。
【０１４３】
チェック結果が正常であれば（ステップＳ８）、ＣＰＵ５６は、遊技制御手段の内部状態と表示制御手段等の電気部品制御手段の制御状態を電源断時の状態に戻すための遊技状態復旧処理を行う（ステップＳ９）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の退避値がＰＣに設定され、そのアドレスに復帰する。
【０１４４】
初期化処理では、ＣＰＵ５６は、まず、ＲＡＭクリア処理を行う（ステップＳ１１）。また、所定の作業領域（例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど）に初期値を設定する初期値設定処理も行われる。さらに、サブ基板（ランプ制御基板３５、払出制御基板３７、音声制御基板７０、図柄制御基板８０）を初期化するための処理を実行する（ステップＳ１３）。サブ基板を初期化する処理とは、例えば初期設定コマンドを送出する処理である。
【０１４５】
そして、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ１４）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理のステップＳ１において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ１５）。
【０１４６】
この実施の形態では、ＣＰＵ５６の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、タイマ割込が発生すると、図２１に示すように、ＣＰＵ５６は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットする（ステップＳ１２）。
【０１４７】
初期化処理の実行（ステップＳ１１〜Ｓ１５）が完了すると、メイン処理で、タイマ割込が発生したか否かの監視（ステップＳ１７）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ１６）も実行される。
【０１４８】
ＣＰＵ５６は、ステップＳ１７において、タイマ割込が発生したことを認識すると、ステップＳ２１〜Ｓ３１の遊技制御処理を実行する。遊技制御処理において、ＣＰＵ５６は、まず、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，１９ｂ，２４ａ，２４ｂ等のスイッチの状態を入力し、それらの状態判定を行う（スイッチ処理：ステップＳ２１）。
【０１４９】
次いで、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２２）。
【０１５０】
次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ２４）。
【０１５１】
さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２５）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う（ステップＳ２６）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【０１５２】
次いで、ＣＰＵ５６は、特別図柄に関する表示制御コマンドをＲＡＭ５５の所定の領域に設定して表示制御コマンドを送出する処理を行う（特別図柄コマンド制御処理：ステップＳ２７）。また、普通図柄に関する表示制御コマンドをＲＡＭ５５の所定の領域に設定して表示制御コマンドを送出する処理を行う（普通図柄コマンド制御処理：ステップＳ２８）。
【０１５３】
さらに、ＣＰＵ５６は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力する情報出力処理を行う（ステップＳ２９）。
【０１５４】
また、ＣＰＵ５６は、所定の条件が成立したときにソレノイド回路５９に駆動指令を行う（ステップＳ３０）。ソレノイド回路５９は、駆動指令に応じてソレノイド１６，２１を駆動し、可変入賞球装置１５または開閉板２０を開状態または閉状態とする。
【０１５５】
そして、ＣＰＵ５６は、各入賞口への入賞を検出するためのスイッチ１７，２３，１９ａ，１９ｂ，２４ａ，２４ｂの検出出力にもとづく賞球数の設定などを行う賞球処理を実行する（ステップＳ３１）。具体的には、入賞検出に応じて払出制御基板３７に払出制御コマンドを出力する。払出制御基板３７に搭載されている払出制御用ＣＰＵ３７１は、払出制御コマンドに応じて球払出装置９７を駆動する。
【０１５６】
以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理では例えば割込が発生したことを示すフラグのセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。
【０１５７】
また、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセット等がなされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。
【０１５８】
以上に説明したように、この実施の形態では、ＣＴＣやＰＩＯを内蔵するＣＰＵ５６に対して、初期設定処理で割込モード２が設定される。従って、内蔵ＣＴＣを用いた定期的なタイマ割込処理を容易に実現できる。また、タイマ割込処理をプログラム上の任意の位置に設置できる。また、内蔵ＰＩＯを用いたスイッチ検出処理等を容易に割込処理で実現できる。その結果、プログラム構成が簡略化され、プログラム開発工数が低減する等の効果を得ることができる。
【０１５９】
なお、図１６および図１７に示された出力ポート０〜６のうち、出力ポート０，１，２，３，４は、遊技制御処理のうちの特別図柄コマンド制御処理（ステップＳ２５）、普通図柄コマンド制御処理（ステップＳ２７）、賞球処理（ステップＳ３１）等でアクセスされる。また、出力ポート５は、情報出力処理（ステップＳ２９）でアクセスされ、出力ポート６は、特別図柄プロセス処理（ステップＳ２５）や普通図柄プロセス処理（ステップＳ２６）でアクセスされる。
【０１６０】
次に、遊技制御手段から各電気部品制御手段に対する制御コマンドの送出方式について説明しておく。図２２は、主基板３１から他の電気部品制御基板に送出される制御コマンドのコマンド形態の一例を示す説明図である。この実施の形態では、制御コマンドは２バイト構成であり、１バイト目はＭＯＤＥ（コマンドの分類）を表し、２バイト目はＥＸＴ（コマンドの種類）を表す。ＭＯＤＥデータの先頭ビット（ビット７）は必ず「１」とされ、ＥＸＴデータの先頭ビット（ビット７）は必ず「０」とされる。なお、図２２に示されたコマンド形態は一例であって他のコマンド形態を用いてもよい。
【０１６１】
図２３は、遊技制御基板から他の各電気部品制御基板に対する制御コマンドを構成する８ビットの制御信号とＩＮＴ信号（ストローブ信号）との関係を示すタイミング図である。図２３に示すように、ＭＯＤＥまたはＥＸＴのデータが出力ポートに出力されてから、所定期間が経過すると、ＣＰＵ５６は、データ出力を示す信号であるＩＮＴ信号をオン状態にする。また、そこから所定期間が経過するとＩＮＴ信号をオフ状態にする。
【０１６２】
遊技制御手段から払出制御基板等の各電気部品制御基板に制御コマンドを出力しようとするときに、コマンド送信テーブルの設定が行われる。図２４（Ａ）は、コマンド送信テーブルの一構成例を示す説明図である。１つのコマンド送信テーブルは３バイトで構成され、１バイト目にはＩＮＴデータが設定される。また、２バイト目のコマンドデータ１には、制御コマンドの１バイト目のＭＯＤＥデータが設定される。そして、３バイト目のコマンドデータ２には、制御コマンドの２バイト目のＥＸＴデータが設定される。
【０１６３】
なお、ＥＸＴデータそのものがコマンドデータ２の領域に設定されてもよいが、コマンドデータ２には、ＥＸＴデータが格納されているテーブルのアドレスを指定するためのデータが設定されるようにしてもよい。この実施の形態では、コマンドデータ２のビット７（ワークエリア参照ビット）が０あれば、コマンドデータ２にＥＸＴデータそのものが設定されていることを示す。そのようなＥＸＴデータはビット７が０であるデータである。ワークエリア参照ビットが１あれば、他の７ビットが、ＥＸＴデータが格納されているテーブルのアドレスを指定するためのオフセットであることを示す。また、この実施の形態では各制御コマンド毎にコマンド送信テーブルが用意されている。
【０１６４】
図２４（Ｂ）ＩＮＴデータの一構成例を示す説明図である。ＩＮＴデータにおけるビット０は、払出制御基板３７に払出制御コマンドを送出すべきか否かを示す。ビット０が「１」であるならば、払出制御コマンドを送出すべきことを示す。従って、ＣＰＵ５６は、例えば賞球処理において、払出制御コマンドを送出するときには、払出制御コマンド用のコマンド送信テーブルのＩＮＴデータに「０１（Ｈ）」を設定する。
【０１６５】
ＩＮＴデータのビット１，２，３は、それぞれ、表示制御コマンド、ランプ制御コマンド、音声制御コマンドを送出すべきか否かを示すビットであり、ＣＰＵ５６は、それらのコマンドを送出すべき場合には、ポインタが指しているコマンド送信テーブルに、ＩＮＴデータ、コマンドデータ１およびコマンドデータ２を設定する。それらのコマンドを送出するときには、ＩＮＴデータの該当ビットが「１」に設定され、コマンドデータ１およびコマンドデータ２にＭＯＤＥデータおよびＥＸＴデータが設定される。
【０１６６】
各電気部品制御基板への制御コマンドを、対応する出力ポート（出力ポート１〜４）に出力する際に、出力ポート０のビット０〜３のうちのいずれかのビットが所定期間オン状態になるのであるが、ＩＮＴデータにおけるビット配列と出力ポート０におけるビット配列とは対応している。従って、各電気部品制御基板に御コマンドを送出する際に、コマンド送信テーブルに設定されているＩＮＴデータにもとづいて、容易にＩＮＴ信号の出力を行うことができる。
【０１６７】
図２５，図２６は、電源基板９１０からの電源断信号に応じて実行されるマスク不能割込処理（電力供給停止時処理）の処理例を示すフローチャートである。
【０１６８】
電力供給停止時処理において、ＣＰＵ５６は、ＡＦレジスタ（アキュミュレータとフラグのレジスタ）を所定のバックアップＲＡＭ領域に退避する（ステップＳ５１）。また、割込フラグをパリティフラグにコピーする（ステップＳ５２）。パリティフラグはバックアップＲＡＭ領域に形成されている。また、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＩＸレジスタおよびスタックポインタをバックアップＲＡＭ領域に退避する（ステップＳ５４〜５８）。
【０１６９】
次に、バックアップあり指定値（この例では「５５Ｈ」）をバックアップフラグにストアする。バックアップフラグはバックアップＲＡＭ領域に形成されている。次いで、パリティデータを作成する（ステップＳ６０〜Ｓ６７）。すなわち、まず、クリアデータ（００）をチェックサムデータエリアにセットし（ステップＳ６０）、チェックサム算出開始アドレスをポインタにセットする（ステップＳ６１）。また、チェックサム算出回数をセットする（ステップＳ６２）。
【０１７０】
そして、チェックサムデータエリアの内容とポインタが指すＲＡＭ領域の内容との排他的論理和を演算する（ステップＳ６３）。演算結果をチェックサムデータエリアにストアするとともに（ステップＳ６４）、ポインタの値を１増やし（ステップＳ６５）、チェックサム算出回数の値を１減算する（ステップＳ６６）。ステップＳ６３〜Ｓ６６の処理が、チェックサム算出回数の値が０になるまで繰り返される（ステップＳ６７）。
【０１７１】
チェックサム算出回数の値が０になったら、ＣＰＵ５６は、チェックサムデータエリアの内容の各ビットの値を反転する（ステップＳ６８）。そして、反転後のデータをチェックサムデータエリアにストアする（ステップＳ６９）。このデータが、電源投入時にチェックされるパリティデータとなる。次いで、ＲＡＭアクセスレジスタにアクセス禁止値を設定する（ステップＳ７０）。以後、内蔵ＲＡＭ５５のアクセスができなくなる。
【０１７２】
さらに、ＣＰＵ５６は、クリアデータ（００）を適当なレジスタにセットし（ステップＳ７１）、処理数（この例では「７」）を別のレジスタにセットする（ステップＳ７２）。また、出力ポート０のアドレスをＩＯポインタに設定する（ステップＳ７３）。ＩＯポインタとして、さらに別のレジスタが用いられる。
【０１７３】
そして、ＩＯポインタが指すアドレスにクリアデータをセットするとともに（ステップＳ７４）、ＩＯポインタの値を１増やし（ステップＳ７５）、処理数の値を１減算する（ステップＳ７７）。ステップＳ７４〜Ｓ７６の処理が、処理数の値が０になるまで繰り返される。その結果、全ての出力ポート０〜６（図１７および図１８参照）にクリアデータが設定される。図１７および図１８に示すように、この例では、「１」がオン状態であり、クリアデータである「００」が各出力ポートにセットされるので、全ての出力ポートがオフ状態になる。
【０１７４】
従って、遊技状態を保存するための処理（この例では、チェックサムの生成およびＲＡＭアクセス防止）が実行された後、各出力ポートは直ちにオフ状態になる。なお、この実施の形態では、遊技制御処理において用いられるデータが格納されるＲＡＭ領域は全て電源バックアップされている。従って、その内容が正しく保存されているか否かを示すチェックサムの生成処理、およびその内容を書き換えないようにするためのＲＡＭアクセス防止処理が、遊技状態を保存するための処理に相当する。
【０１７５】
遊技状態を保存するための処理が実行された後、直ちに各出力ポートがオフ状態になるので、保存される遊技状態と整合しない状況が発生することは確実に防止される。図２５に示す処理が実行されるときには、遊技機に対する電源供給が停止するので、電気部品に印加される電圧が低下していく。そして、印加電圧が駆動可能電圧を下回った時点で電気部品の駆動は停止する。従って、遊技機に対する電力供給停止時には、短時間の遅れはあるものの電気部品の駆動は停止する。
【０１７６】
ところが、この実施の形態のような出力ポートに対するクリア処理を行わないと、遊技状態が保存された後、電力供給が停止するのを遊技制御手段が待っている間に可変入賞球装置１５にさらに入賞してしまうこともある。そのような場合、電力供給再開時には保存されている遊技状態が復帰されるので保存時の始動入賞記憶数が始動記憶表示器１８に表示される。すると、遊技者から見ると、始動入賞の保留記憶値が少なくなってしまっているように見え、トラブルが発生しかねない。しかし、この実施の形態では、そのようなトラブルが生ずる可能がなくなる。さらに、停電等が発生する直前に大入賞口を開放する制御がなされたまま電力供給停止時処理が実行されて待機ループに入った後、電源が落ちきらないまま復帰したような場合に、この実施の形態では、遊技制御は待機ループに入っているが大入賞口は開いたままになっているという現象が生じてしまうことが防止される。また、待機ループに入っている間に可変表示が開始されてしまう等の現象も防止することができる。
【０１７７】
また、遊技状態が保存された後に、可変入賞球装置しての大入賞口への入賞が発生する場合もあり得る。そのような場合、遊技者が認識している入賞個数と、電力供給復帰時に、保存されていた遊技状態にもとづいて表示部に表示される入賞個数とが食い違ってトラブルが生ずる可能性もある。しかし、この実施の形態では、そのようなトラブルが生ずる可能がなくなる。
【０１７８】
出力ポートに対するクリア処理が完了すると、ＣＰＵ５６は、待機状態（ループ状態）に入る。従って、システムリセットされるまで、何もしない状態になる。
【０１７９】
上述したように、電源の瞬断等に起因して電源断信号が発生した場合には、電源電圧は平常時の値に復旧し遊技機は制御可能な状態に戻る。そのような状況が発生したときには、電源基板９１０から復帰信号が主基板３１に供給される。主基板３１において、復帰信号が入力されると、ＣＰＵ５６にリセットがかかる。従って、ＣＰＵ５６は、図１９に示されたメイン処理の実行を開始することができる。その際、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ９の処理で遊技状態復旧処理が実行され、遊技制御は、電源断信号発生時の状態に戻り、その状態から遊技制御が続行される。
【０１８０】
なお、この実施の形態では、ＮＭＩに応じて電力供給停止時処理が実行されたが、電源断信号をＣＰＵ５６のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。また、電源断信号を入力ポートに入力し、入力ポートのチェック結果に応じて電力供給停止時処理を実行してもよい。
【０１８１】
以下、遊技状態復旧処理について説明する。
図２７は、図１９のステップＳ９に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、バックアップＲＡＭに保存されていた値を各レジスタに復元する（ステップＳ９１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の遊技状態を確認して復帰させる。すなわち、バックアップＲＡＭに保存されていたデータにもとづいて、ソレノイド回路５９を介してソレノイド１６やソレノイド２１を駆動し、始動入賞口１４や開閉板２０の開閉状態の復旧を行う（ステップＳ９２，Ｓ９３）。また、電源断中でも保存されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、図柄制御基板８０、ランプ制御基板３５および音声制御基板７０に送出する（ステップＳ９４）。
【０１８２】
以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行われるとともに、図柄制御基板８０、ランプ制御基板３５および音声制御基板７０に対して、制御状態を電源断時の状態に戻すための制御コマンド（電源断時の制御状態を生じさせるための制御コマンド）が送出される。そのような制御コマンドは、一般に、電源断前に最後に送出された１つまたは複数の制御コマンドである。
【０１８３】
遊技状態を電源断時の状態に復帰させると、この実施の形態では、ＣＰＵ５６は、前回の電源断時の割込許可／禁止状態を復帰させるため、バックアップＲＡＭに保存されていたパリティフラグの値を確認する（ステップＳ９５）。パリティフラグがオフ状態であれば、割込許可設定を行う（ステップＳ９６）。しかし、パリティフラグがオン状態であれば、そのまま（ステップＳ１で設定された割込禁止状態のまま）遊技状態復旧処理を終了する。パリティフラグがオン状態であるということは、図２５におけるステップＳ５２に示されたように、前回の電源断時に割込禁止状態であったことを意味する。従って、パリティフラグがオン状態である場合には、割込許可はなされない。
【０１８４】
図２８は、本発明の他の実施の形態における遊技制御手段のマスク不能割込処理（電力供給停止時処理）の一部を示すフローチャートである。図２８に示すフローチャートは、図２５に示されたステップＳ５１〜Ｓ７０の処理に続いて実行される。すなわち、この実施の形態では、ＲＡＭアクセス禁止状態に設定された後（ステップＳ７０）、クリアデータテーブルの先頭アドレスがポインタにセットされ（ステップＳ７８）、次いで、データクリア処理が実行された後に（ステップＳ７９）、システムリセットを待つ待機状態に入る。なお、ポインタとして所定のレジスタが用いられる。
【０１８５】
図２９は、クリアデータテーブルの一構成例を示す説明図である。図２９に示す例では、クリアデータテーブルには、順に、処理数データ（この例では「７」）、出力ポート０のアドレス、出力ポート０に設定されるべきクリアデータ、・・・、出力ポート６のアドレス、出力ポート６に設定されるべきクリアデータが設定されている。出力ポートのアドレスとクリアデータとは、出力ポートのアドレスが小さいものから順に設定されている。
【０１８６】
図３０は、ステップＳ７９のデータクリア処理を示すフローチャートである。データクリア処理において、ＣＰＵ５６は、ポインタの指すアドレスから処理数データを抽出する（ステップＳ８１）。そして、ポインタの値を１増やす（ステップＳ８２）。次いで、ポインタの指すアドレスからアドレスデータ（出力ポートのアドレス）を抽出する（ステップＳ８３）。さらに、ポインタの値を１増やす（ステップＳ８４）。
【０１８７】
そして、ポインタの指すアドレスからクリアデータを抽出し（ステップＳ８５）、そのデータを、ステップＳ８３で抽出したアドレスに設定する（ステップＳ８６）。次に、処理数の値を１減算し（ステップＳ８７）、処理数が０になったらデータクリア処理を終了する（ステップＳ８８）。処理数が０でない場合には、ステップＳ８１に戻る。
【０１８８】
なお、出力ポートのアドレス割り当ては、規則的に並んだアドレスであれば、１つ飛び等でもよく、そのような場合でも、ポートアドレスを求める演算処理（ステップＳ８２）において、加算値を変えることによって次アドレスを容易に求めることができる。また、演算は加算に限らず、アドレスの割り当て方等に応じて減算や積算等であってもよい。
【０１８９】
クリアデータテーブルを用いるようにしても、クリア信号出力処理を迅速に行うことができ、遊技機への電力供給停止時に保存した制御状態と実際の制御状態との間の矛盾発生をより効果的に防止できる。そして、クリアデータテーブルを用いる場合には、テーブルにおいて、アドレスデータとクリアデータとをアドレス順に並べなくてもよく、テーブル構成の自由度が増す。例えば、試験信号などを用いる遊技機において試験信号をクリアしないようにしたい場合に、試験信号に関する出力ポートに関するデータをテーブルから除外することによって、容易に試験信号のクリア処理を除外することができる。また、出力ポートの増減や変更があったような場合に、テーブルの内容を変更するだけでよく、プログラム変更の必要はない。
【０１９０】
なお、クリアデータが全ての出力ポートについて００Ｈである場合には、クリアデータテーブルにクリアデータを含めなくてもよい。その場合には、図３０に示されたデータクリア処理におけるステップＳＳ８４，Ｓ８５の処理は不要であり、ステップＳ８６において、アドレスデータが指すアドレスにクリアデータ００Ｈが設定される。
【０１９１】
以上のように、電力供給停止時処理において電気部品制御手段がクリア信号を出力するので、各電気部品の作動状態を、保存された遊技状態と矛盾しないようにすることができる。例えば、遊技状態を保存した直後に、開放中の大入賞口を閉成したり、開放中の可変入賞球装置１５を閉成したり、駆動状態にある払出モータ２８９の作動を停止することによって、適切な停止状態で電源復旧を待つことができる。
【０１９２】
マスク不能割込処理が図２８に示すように構成されている場合でも、電源基板９１０から復帰信号が主基板３１に供給されると、ＣＰＵ５６にリセットがかかるので、ＣＰＵ５６は、図１９に示されたメイン処理の実行を開始することができる。その際、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ９の処理で遊技状態復旧処理が実行され、遊技制御は、電源断信号発生時の状態に戻り、その状態から遊技制御が続行される。
【０１９３】
次に、遊技制御手段以外の電気部品制御手段においてデータ保存処理および復旧処理が行われる場合の例として、払出制御手段においてデータ保存や復旧が行われる場合について説明する。
【０１９４】
図７に示されたように、払出制御基板３７において、電源基板９１０からの電源断信号がＡＮＤ回路３８５を介して払出制御用ＣＰＵ３７１のマスク不能割込端子（ＸＮＭＩ端子）に接続されている。従って、払出制御用ＣＰＵ３７１は、マスク不能割込処理によって電源断の発生を確認することができる。
【０１９５】
払出制御用ＣＰＵ３７１のＣＬＫ／ＴＲＧ２端子には、主基板３１からのＩＮＴ信号が接続されている。ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵ３７１に内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値がダウンカウントされる。そして、レジスタ値が０になると割込が発生する。従って、タイマカウンタレジスタＣＬＫ／ＴＲＧ２の初期値を「１」に設定しておけば、ＩＮＴ信号の入力に応じて割込が発生することになる。
【０１９６】
図３１は、この実施の形態における出力ポートの割り当てを示す説明図である。図３１に示すように、出力ポートＣ（アドレス００Ｈ）は、払出モータ２８９に出力される駆動信号の出力ポートである。また、出力ポートＤ（アドレス０１Ｈ）は、７セグメントＬＥＤであるエラー表示ＬＥＤ３７４に出力される表示制御信号の出力ポートである。そして、出力ポートＥ（アドレス０２Ｈ）は、振分ソレノイド３１０に出力される駆動信号、およびカードユニット５０に対するＥＸＳ信号とＰＲＤＹ信号とを出力するための出力ポートである。
【０１９７】
図３２は、この実施の形態における入力ポートのビット割り当てを示す説明図である。図３２に示すように、入力ポートＡ（アドレス０６Ｈ）は、主基板３１から送出された払出制御コマンドの８ビットの払出制御信号を取り込むための入力ポートである。また、入力ポートＢ（アドレス０７Ｈ）のビット０〜２には、それぞれ、賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂ、モータ位置センサの検出信号入力される。ビット３〜５には、カードユニット５０からのＢＲＤＹ信号、ＢＲＱ信号およびＶＬ信号が入力される。
【０１９８】
図３３は、払出制御用ＣＰＵ３７１が実行するメイン処理を示すフローチャートである。遊技機に対して電源が投入され払出制御用ＣＰＵ３７１が起動すると、メイン処理において、払出制御用ＣＰＵ３７１は、まず、必要な初期設定を行う。すなわち、払出制御用ＣＰＵ３７１は、割込禁止に設定する（ステップＳ７０１）。次に、割込モードを割込モード２に設定し（ステップＳ７０２）、スタックポインタにスタックポインタ指定アドレスを設定する（ステップＳ７０３）。また、払出制御用ＣＰＵ３７１は、内蔵デバイスレジスタの初期化を行い（ステップＳ７０４）、ＣＴＣおよびＰＩＯの初期化（ステップＳ７０５）を行った後に、ＲＡＭをアクセス可能状態に設定する（ステップＳ７０６）。
【０１９９】
この実施の形態では、内蔵ＣＴＣのうちの一つのチャネルがタイマモードで使用される。従って、ステップＳ７０４の内蔵デバイスレジスタの設定処理およびステップＳ７０５の処理において、使用するチャネルをタイマモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。そして、そのチャネルによる割込がタイマ割込として用いられる。タイマ割込を例えば２ｍｓ毎に発生させたい場合は、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。
【０２００】
なお、タイマモードに設定されたチャネル（この実施の形態ではチャネル３）に設定される割込ベクタは、タイマ割込処理の先頭番地に相当するものである。具体的は、Ｉレジスタに設定された値と割込ベクタとでタイマ割込処理の先頭番地が特定される。タイマ割込処理ではタイマ割込フラグがセットされ、メイン処理でタイマ割込フラグがセットされていることが検知されると、払出制御処理が実行される。すなわち、タイマ割込処理では、電気部品制御処理の一例である払出制御処理を実行するための設定がなされる。
【０２０１】
また、内蔵ＣＴＣのうちの他の一つのチャネル（この実施の形態ではチャネル２）が、遊技制御手段からの払出制御コマンド受信のための割込発生用のチャネルとして用いられ、そのチャネルがカウンタモードで使用される。従って、ステップＳ７０４の内蔵デバイスレジスタの設定処理およびステップＳ７０５の処理において、使用するチャネルをカウンタモードに設定するためのレジスタ設定、割込発生を許可するためのレジスタ設定および割込ベクタを設定するためのレジスタ設定が行われる。
【０２０２】
カウンタモードに設定されたチャネル（チャネル２）に設定される割込ベクタは、後述するコマンド受信割込処理の先頭番地に相当するものである。具体的は、Ｉレジスタに設定された値と割込ベクタとでコマンド受信割込処理の先頭番地が特定される。
【０２０３】
この実施の形態では、払出制御用ＣＰＵ３７１でも割込モード２が設定される。従って、内蔵ＣＴＣのカウントアップにもとづく割込処理を使用することができる。また、ＣＴＣが送出した割込ベクタに応じた割込処理開始番地を設定することができる。
【０２０４】
ＣＴＣのチャネル２（ＣＨ２）のカウントアップにもとづく割込は、上述したタイマカウンタレジスタＣＬＫ／ＴＲＧ２の値が「０」になったときに発生する割込である。従って、例えばステップＳ７０５において、特定レジスタとしてのタイマカウンタレジスタＣＬＫ／ＴＲＧ２に初期値「１」が設定される。また、ＣＴＣのチャネル３（ＣＨ３）のカウントアップにもとづく割込は、ＣＰＵの内部クロック（システムクロック）をカウントダウンしてレジスタ値が「０」になったら発生する割込であり、後述する２ｍｓタイマ割込として用いられる。具体的には、ＣＨ３のレジスタ値はシステムクロックの１／２５６周期で減算される。ステップＳ７０５において、ＣＨ３のレジスタには、初期値として２ｍｓに相当する値が設定される。
【０２０５】
ＣＴＣのＣＨ２のカウントアップにもとづく割込は、ＣＨ３のカウントアップにもとづく割込よりも優先順位が高い。従って、同時にカウントアップが生じた場合に、ＣＨ２のカウントアップにもとづく割込、すなわち、コマンド受信割込処理の実行契機となる割込の方が優先される。
【０２０６】
そして、払出制御用ＣＰＵ３７１は、払出制御用のバックアップＲＡＭ領域にバックアップデータが存在しているか否かの確認を行う（ステップＳ７０７）。すなわち、例えば、主基板３１のＣＰＵ５６の処理と同様に、電源断時にセットされるバックアップフラグがセット状態になっているか否かによって、バックアップデータが存在しているか否か確認する。バックアップフラグがセット状態になっている場合には、バックアップデータありと判断する。
【０２０７】
バックアップありを確認したら、払出制御用ＣＰＵ３７１は、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する。
【０２０８】
チェック結果が正常であれば（ステップＳ７０８）、払出制御用ＣＰＵ３７１は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う（ステップＳ７０９）。そして、バックアップＲＡＭ領域に保存されていたＰＣ（プログラムカウンタ）の指すアドレスに復帰する。
【０２０９】
初期化処理では、払出制御用ＣＰＵ３７１は、まず、ＲＡＭクリア処理を行う（ステップＳ７１１）。そして、２ｍｓ毎に定期的にタイマ割込がかかるように払出制御用ＣＰＵ３７１に設けられているＣＴＣのレジスタの設定が行われる（ステップＳ７１２）。すなわち、初期値として２ｍｓに相当する値が所定のレジスタ（時間定数レジスタ）に設定される。そして、初期設定処理のステップＳ７０１において割込禁止とされているので、初期化処理を終える前に割込が許可される（ステップＳ７１３）。
【０２１０】
この実施の形態では、払出制御用ＣＰＵ３７１の内蔵ＣＴＣが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、タイマ割込が発生すると、図３４に示すように、払出制御用ＣＰＵ３７１は、例えばタイマ割込が発生したことを示すタイマ割込フラグをセットする（ステップＳ７２１）。なお、図３４には割込を許可することも明示されているが（ステップＳ７２０）、２ｍｓタイマ割込処理では、最初に割込許可状態に設定される。すなわち、２ｍｓタイマ割込処理中には割込許可状態になってので、ＩＮＴ信号の入力にもとづく払出制御コマンド受信処理を優先して実行することができる。
【０２１１】
払出制御用ＣＰＵ３７１は、ステップＳ７２４において、タイマ割込フラグがセットされたことを検出するとステップＳ７５１以降の払出制御処理を実行する。以上の制御によって、この実施の形態では、払出制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。
【０２１２】
払出制御処理において、払出制御用ＣＰＵ３７１は、まず、中継基板７２を介して入力ポート３７２ｂに入力される賞球カウントスイッチ３０１Ａ、球貸しカウントスイッチ３０１Ｂがオンしたか否かを判定する（スイッチ処理：ステップＳ７５１）。
【０２１３】
次に、払出制御用ＣＰＵ３７１は、センサ（例えば、払出モータ２８９の回転数を検出するモータ位置センサ）からの信号入力状態を確認してセンサの状態を判定する等の処理を行う（入力判定処理：ステップＳ７５２）。払出制御用ＣＰＵ３７１は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する（コマンド解析実行処理：ステップＳ７５３）。
【０２１４】
次いで、払出制御用ＣＰＵ３７１は、主基板３１から払出停止指示コマンドを受信していたら払出停止状態に設定し、払出開始指示コマンドを受信していたら払出停止状態の解除を行う（ステップＳ７５４）。また、プリペイドカードユニット制御処理を行う（ステップＳ７５５）。
【０２１５】
次いで、払出制御用ＣＰＵ３７１は、球貸し要求に応じて貸し球を払い出す制御を行う（ステップＳ７５６）。このとき、払出制御用ＣＰＵ３７１は、振分ソレノイド３１０によって球振分部材３１１を球貸し側に設定する。
【０２１６】
さらに、払出制御用ＣＰＵ３７１は、総合個数記憶に格納された個数の賞球を払い出す賞球制御処理を行う（ステップＳ７５７）。このとき、払出制御用ＣＰＵ３７１は、振分ソレノイド３１０によって球振分部材３１１を賞球側に設定する。そして、出力ポート３７２ｃおよび中継基板７２を介して球払出装置９７の払出機構部分における払出モータ２８９に対して駆動信号を出力し、所定の回転数分払出モータ２８９を回転させる払出モータ制御処理を行う（ステップＳ７５８）。
【０２１７】
なお、この実施の形態では、払出モータ２８９としてステッピングモータが用いられ、それらを制御するために１−２相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、８種類の励磁パターンデータが繰り返し払出モータ２８９に出力される。また、この実施の形態では、各励磁パターンデータが４ｍｓずつ出力される。
【０２１８】
次いで、エラー検出処理が行われ、その結果に応じてエラー表示ＬＥＤ３７４に所定の表示を行う（エラー処理：ステップＳ７５９）。
【０２１９】
なお、出力ポートＣは、払出制御処理における払出モータ制御処理（ステップＳ７５８）でアクセスされる。また、出力ポートＤは、払出制御処理におけるエラー処理（ステップＳ７５９）でアクセスされる。そして、出力ポートＥは、払出制御処理における球貸し制御処理（ステップＳ７５６）および賞球制御処理（ステップＳ７５７）でアクセスされる。
【０２２０】
図３５は、払出制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に、総合個数記憶（例えば２バイト）と貸し球個数記憶とがそれぞれ形成されている。総合個数記憶は、主基板３１の側から指示された賞球払出個数の総数を記憶するものである。貸し球個数記憶は、未払出の球貸し個数を記憶するものである。
【０２２１】
このように、未払出の賞球個数と貸し球個数とが、所定期間はその内容を保持可能なバックアップＲＡＭ領域に記憶されるので、停電等の不測の電源断が生じても、所定期間内に電源復旧すれば、バックアップＲＡＭ領域に記憶される賞球処理および球貸し処理を続行できる。従って、遊技者に与えられる不利益を低減することができる。
【０２２２】
図３６，図３７は、電源基板９１０からの電源断信号に応じて実行されるマスク不能割込処理（電力供給停止時処理）の処理例を示すフローチャートである。
【０２２３】
電力供給停止時処理において、払出制御用ＣＰＵ３７１は、ＡＦレジスタを所定のバックアップＲＡＭ領域に退避する（ステップＳ８０１）。また、割込フラグをパリティフラグにコピーする（ステップＳ８０２）。パリティフラグはバックアップＲＡＭ領域に形成されている。また、ＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタ、ＩＸレジスタおよびスタックポインタをバックアップＲＡＭ領域に退避する（ステップＳ８０４〜８０８）。
【０２２４】
次に、バックアップあり指定値（この例では「５５Ｈ」）をバックアップフラグにストアする。バックアップフラグはバックアップＲＡＭ領域に形成されている。次いで、主基板３１のＣＰＵ５６の処理と同様の処理を行ってパリティデータを作成しバックアップＲＡＭ領域に保存する（ステップＳ８１０〜Ｓ８１９）。そして、ＲＡＭアクセスレジスタにアクセス禁止値を設定する（ステップＳ８２０）。以後、内蔵ＲＡＭのアクセスができなくなる。
【０２２５】
さらに、払出制御用ＣＰＵ３７１は、クリアデータ（００）を適当なレジスタにセットし（ステップＳ８２１）、処理数（この例では「３」）を別のレジスタにセットする（ステップＳ８２２）。また、出力ポートＣのアドレス（この例では「００Ｈ」）をＩＯポインタに設定する（ステップＳ８２３）。ＩＯポインタとして、さらに別のレジスタが用いられる。
【０２２６】
そして、ＩＯポインタが指すアドレスにクリアデータをセットするとともに（ステップＳ８２４）、ＩＯポインタの値を１増やし（ステップＳ８２５）、処理数の値を１減算する（ステップＳ８２７）。ステップＳ８２４〜Ｓ８２６の処理が、処理数の値が０になるまで繰り返される。その結果、全ての出力ポートＣ〜Ｅ（図２５参照）にクリアデータが設定される。図３１に示すように、この例では、「１」がオン状態であり、クリアデータである「００」が各出力ポートにセットされるので、全ての出力ポートがオフ状態になる。
【０２２７】
従って、遊技状態を保存するための処理（この例では、チェックサムの生成およびＲＡＭアクセス防止）が実行された後、各出力ポートは直ちにオフ状態になる。なお、この実施の形態では、払出制御処理において用いられるデータが格納されるＲＡＭ領域は全て電源バックアップされている。従って、その内容が正しく保存されているか否かを示すチェックサムの生成処理、およびその内容を書き換えないようにするためのＲＡＭアクセス防止処理が、払出制御状態を保存するための処理に相当する。
【０２２８】
制御状態を保存するための処理が実行された後、直ちに各出力ポートがオフ状態になるので、保存される遊技状態と整合しない状況が発生することは確実に防止される。一般に遊技機に対する電源供給が停止するときには、短時間の遅れはあるものの、各電気部品に対する電力供給も停止して動作が停止する。ところが、そのような自然な動作停止を期待すると、不都合が生ずる場合がある。
【０２２９】
例えば、払出モータ２８９に対する駆動信号のクリア処理（オフ処理）がなされないと、払出モータ２８９が動作不能になる電圧にまで電源電圧が低下していく最中で遊技球の払い出しがなされてしまうことがある。ところが、その前の段階で未払出数が保存されているので、電源電圧が復旧して保存されているデータにもとづいて払出処理を続行したのでは、余分に遊技球を払い出してしまうことになる。しかし、この実施の形態では、払出制御状態を保存したら直ちに出力ポートのクリア処理が行われるので、そのような不都合が生ずることを防止することができる。
【０２３０】
すなわち、この実施の形態では、遊技機への電力供給停止時に制御状態をバックアップ記憶手段に保存するように構成した場合に、制御の矛盾等を生じさせないようにすることができる。
【０２３１】
出力ポートに対するクリア処理が完了すると、払出制御用ＣＰＵ３７１は、待機状態（ループ状態）に入る。従って、システムリセットされるまで、何もしない状態になる。
【０２３２】
上述したように、電源の瞬断等に起因して電源断信号が発生した場合には、電源電圧は平常時の値に復旧し遊技機は制御可能な状態に戻る。そのような状況が発生したときには、電源基板９１０から復帰信号が払出基板３７に供給される。復帰信号が入力されると、払出制御用ＣＰＵ３７１にリセットがかかる。従って、払出制御用ＣＰＵ３７１は、図３３に示されたメイン処理の実行を開始することができる。その際、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ７０９の処理で払出状態復旧処理が実行され、払出制御は、電源断信号発生時の状態に戻り、その状態から払出制御が続行される。
【０２３３】
図３８は、本発明の他の実施の形態における払出制御手段のクリアデータテーブルを用いたマスク不能割込処理（電力供給停止時処理）の一部を示すフローチャートである。図３８に示すフローチャートは、図３６に示されたステップＳ８０１〜Ｓ８２０の処理に続いて実行される。すなわち、この実施の形態では、ＲＡＭアクセス禁止状態に設定された後（ステップＳ８２０）、クリアデータテーブルの先頭アドレスがポインタにセットされ（ステップＳ８３１）、次いで、データクリア処理が実行された後に（ステップＳ８３２）、システムリセットを待つ待機状態に入る。なお、ポインタとして所定のレジスタが用いられる。
【０２３４】
図３９は、クリアデータテーブルの一構成例を示す説明図である。図３９に示す例では、クリアデータテーブルには、順に、処理数データ（この例では「３」）、出力ポートＣのアドレス（アドレス００Ｈ）、出力ポートＣに設定されるべきクリアデータ、・・・、出力ポートＥのアドレス（アドレス０２Ｈ）、出力ポートＥに設定されるべきクリアデータが設定されている。出力ポートのアドレスとクリアデータとは、出力ポートのアドレスが小さいものから順に設定されている。なお、出力ポートのアドレス割り当ては、規則的に並んだアドレスであれば、１つ飛び等でもよく、そのような場合でも、加算値を変えることによって次アドレスを容易に求めることができる。また、演算は加算に限らず、アドレスの割り当て方等に応じて減算や積算等であってもよい。
【０２３５】
図４０は、ステップＳ８３２のデータクリア処理を示すフローチャートである。データクリア処理において、払出制御用ＣＰＵ３７１は、ポインタの指すアドレスから処理数データを抽出する（ステップＳ８４１）。そして、ポインタの値を１増やす（ステップＳ８４２）。次いで、ポインタの指すアドレスからアドレスデータ（出力ポートのアドレス）を抽出する（ステップＳ８４３）。さらに、ポインタの値を１増やす（ステップＳ８４４）。
【０２３６】
そして、ポインタの指すアドレスからクリアデータを抽出し（ステップＳ８４５）、そのデータを、ステップＳ８４３で抽出したアドレスに設定する（ステップＳ８４６）。次に、処理数の値を１減算し（ステップＳ８４７）、処理数が０になったらデータクリア処理を終了する（ステップＳ８４８）。処理数が０でない場合には、ステップＳ８４１に戻る。
【０２３７】
マスク不能割込処理が図３８に示すように構成されている場合でも、電源基板９１０から復帰信号が払出制御基板３７に供給されると、払出制御用ＣＰＵ３７１にリセットがかかるので、払出制御用ＣＰＵ３７１は、図３３に示されたメイン処理の実行を開始することができる。その際、電源断信号が出力されたときに制御状態が保存されているので、ステップＳ７０９の処理で払出状態復旧処理が実行され、払出制御は、電源断信号発生時の状態に戻り、その状態から払出制御が続行される。
【０２３８】
上記の実施の形態では、電源基板９１０からの復帰信号は、主基板３１においてＣＰＵ５６のリセット端子に入力されたが、Ｉ／Ｏポート部５７の入力ポートに入力されてもよい。図４１は、そのような形態を示すブロック図である。
【０２３９】
図４２は、このように構成された場合の遊技制御手段のマスク不能割込処理（電力供給停止時処理）の一部を示すフローチャートである。図４２に示すフローチャートは、図２５に示されたステップＳ５１〜Ｓ７０の処理に続いて実行される。すなわち、この実施の形態では、出力ポートクリア処理が実行された後（ステップＳ７１〜Ｓ７７）、システムリセットを待つ待機状態において、入力ポートを介して復帰信号のオンの検出が実行される（ステップＳ１００）。そして、復帰信号がオンになったら、図１９に示されたメイン処理のステップＳ１にジャンプする。メイン処理の実行が開始されると、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ９の処理で遊技状態復旧処理が実行され、遊技制御は、電源断信号発生時の状態に戻り、その状態から遊技制御が続行される。
【０２４０】
なお、復帰信号は、例えば入力ポート１のビット４（図１８参照）に入力される。また、この実施の形態では、復帰信号のオンが検出されると直ちにステップＳ１にジャンプしたが、ノイズ除去等のために、複数回連続したオンを検出したらステップＳ１にジャンプするようにしたり、オン検出後所定期間経過後にも再度オンが検出されたらステップＳ１にジャンプするようにしてもよい。
【０２４１】
さらに、払出制御手段のマスク不能割込処理においても、入力ポートに入力される復帰信号を検出するようにしてもよい。
【０２４２】
上記の各実施の形態では、復帰信号は電源基板９１０で作成されたが、復帰信号を必要とする電気部品制御基板において作成されてもよい。図４３は、復帰信号が電気部品制御基板において作成される場合の電源基板９１０Ａの構成例を示すブロック図である。図４３に示す電源基板９１０Ａは、図１３に示された電源基板９１０とは異なり、復帰信号を出力しない。
【０２４３】
リセット管理回路９４０Ａは、図１４に示された回路構成から復帰信号生成部分を除いた構成を用いてもよいが、例えば、図４４に示すように構成してもよい。図４４に示す構成では、リセット管理回路９４０Ａにおいて、それぞれ、ＶSLを導入して、ＶSLの電圧値が上昇して所定値以上になると出力をローレベルからハイレベルに変化させるリセットＩＣを有するリセット回路６５，６５Ｂ，６５Ｃが設けられている。リセット回路６５の出力は、リセット信号回路９５０およびバッファ回路９６５を介して主基板３１に対してリセット信号として供給される。なお、各リセットＩＣは、ＶSLの電圧が低下して所定値を下回ると、出力をハイレベルからローレベルに変化させる。
【０２４４】
リセット回路６５Ｂの出力は、リセット信号回路９５０Ｂおよびバッファ回路９６１を介して払出制御基板３７に対してリセット信号として供給される。なお、リセット信号回路９５０，９５０Ｂの構成は、それぞれ、図１４に示されたリセット信号回路９５０の構成と同じである。そして、リセット回路６５Ｃの出力は、バッファ回路９６２，９６３，９６４を介して、図柄制御基板８０、ランプ制御基板３５および音声制御基板７０に対してリセット信号として供給される。
【０２４５】
リセット回路６５，６５Ｂ，６５Ｃにおける各リセットＩＣが出力レベルを変化させるための所定値はそれぞれ異なっている。具体的には、リセット回路６５のリセットＩＣにおける所定値は、他のリセットＩＣにおける所定値よりも大きい。また、リセット回路６５Ｂ，６５ＣのリセットＩＣにおける各所定値は、等しいか、または、リセット回路６５ＢのリセットＩＣにおける所定値の方が大きい値である。
【０２４６】
よって、電源が投入されＶSLが上昇していくときには、リセット回路６５の出力が最も遅くハイレベルになる。すなわち、主基板３１のＣＰＵ５６が最も遅く立ち上がる。また、電源断時においてＶSLが低下していくときには、リセット回路６５の出力が最も早くローレベルになる。すなわち、主基板３１のＣＰＵが最も早くリセット状態になる。
【０２４７】
リセット管理回路９４０Ａを図４５に示すように構成することもできる。図４５に示す構成では、電源が投入されＶSLが上昇していくときには、主基板３１に対するリセット信号は、ＡＮＤ回路９５１によって、他の基板へのリセット信号がハイレベルになったことを条件に、ハイレベルになる。従って、主基板３１のＣＰＵ５６が、他の基板におけるＣＰＵよりも遅く立ち上がる。従って、このように構成する場合には、リセット回路６５，６５Ｂ，６５Ｃにおける各リセットＩＣにおける所定値を、図４４に示された構成に比べて、さほど厳密に差を付けた値にしなくてもよい。
【０２４８】
図４６は、電源基板９１０Ａにおいて復帰信号が生成されない場合の遊技制御手段のマスク不能割込処理（電力供給停止時処理）の一例を示すフローチャートである。図４６に示すフローチャートは、図２５に示されたステップＳ５１〜Ｓ７０の処理に続いて実行される。すなわち、この実施の形態では、出力ポートクリア処理が実行された後（ステップＳ７１〜Ｓ７７）、システムリセットを待つ待機状態において、まず、カウンタの初期値Ｍが設定される（ステップＳ１１１）。そして、カウンタの値を１減算しつつ（ステップＳ１１２）、カウンタの値が０になったか否か確認する（ステップＳ１１３）。
【０２４９】
そして、カウンタの値が０になったら、図１９に示されたメイン処理のステップＳ１にジャンプする。メイン処理の実行が開始されると、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ９の処理で遊技状態復旧処理が実行され、遊技制御は、電源断信号発生時の状態に戻り、その状態から遊技制御が続行される。
【０２５０】
カウンタに初期値Ｍが設定されてからカウントアップ（＝０になる）するまでの時間は、［ステップＳ１１２およびＳ１１３の処理に要する時間］×Ｍであるが、Ｍの値は、電源断信号が発生してから、Ｖcc電源で動作するＣＰＵ５６が動作不能になるまでに時間よりも長い時間をカウントするように設定される。従って、一般には、一般には、カウンタがカウントアップしてステップＳ１にジャンプする前に、ＣＰＵ５６は動作しなくなる。すなわち、ステップＳ１にジャンプすることはない。
【０２５１】
しかし、電源の瞬断等が生ずると、電源電圧レベルが短期間低下した後に復旧する。その場合にも、ＶSLの電圧レベルが電源断信号出力レベル以下になると、電源断信号がローレベルになって、電力供給停止時処理が開始される。そして、ＣＰＵ５６は電力供給停止時処理終了後ループ状態に入る。何らの制御も行わないと、ループ処理から抜けられないのであるが、この場合には、カウンタがカウントアップしてメイン処理に復帰することができる。
【０２５２】
すなわち、この実施の形態におけるカウンタは、電源断信号に応じた処理における待機状態において実行されるタイマ処理を行うためのソフトウェアタイマに相当する。そして、カウンタがカウントアップすると、すなわち、タイマ処理によって所定期間の経過が計測されると、復帰手段としてのＣＰＵ５６が、待機状態から遊技制御状態に復帰させる制御を行う。
【０２５３】
このような構成でも、電源の瞬断等に起因して電源断信号が発生したにもかかわらず電源電圧が平常時の値に復旧したときに、ＣＰＵ５６は、図１９に示されたメイン処理の実行を再開することができる。その際、電源断信号が出力されたときに遊技状態が保存されているので、ステップＳ９の処理で遊技状態復旧処理が実行され、遊技制御は、電源断信号発生時の状態に戻り、その状態から遊技制御が続行される。
【０２５４】
このような制御は、払出制御手段が実行することも可能である。図４７は、電源基板９１０Ａにおいて復帰信号が生成されない場合の払出制御手段のマスク不能割込処理（電力供給停止時処理）の一例を示すフローチャートである。図４７に示すフローチャートは、図３６に示されたステップＳ８０１〜Ｓ８２０の処理に続いて実行される。すなわち、この実施の形態では、出力ポートクリア処理が実行された後（ステップＳ８２１〜Ｓ８２７）、システムリセットを待つ待機状態において、まず、カウンタの初期値Ｍが設定される（ステップＳ８３１）。そして、カウンタの値を１減算しつつ（ステップＳ８３２）、カウンタの値が０になったか否か確認する（ステップＳ８３３）。
【０２５５】
そして、カウンタの値が０になったら、図３３に示されたメイン処理のステップＳ７０１にジャンプする。メイン処理の実行が開始されると、電源断信号が出力されたときに制御状態が保存されているので、ステップＳ７０９の処理で払出状態復旧処理が実行され、制御は電源断信号発生時の状態に戻り、その状態から払出制御が続行される。
【０２５６】
なお、主基板３１のＣＰＵ５６が扱うカウントアップ値（図４６におけるＳ１１１で設定されるＭ）は、払出制御用ＣＰＵ３７１が扱うカウントアップ値よりも大きい値であることが好ましい。ＣＰＵ５６が扱うカウントアップ値の方が大きい値である場合には、遊技制御手段よりも前に払出制御手段が再起動することになる。従って、払出制御手段が先に立ち上がって、遊技制御手段からの払出制御コマンドを取りこぼすようなことはない。
【０２５７】
上記のように、電源基板９１０Ａにおいて復帰信号が生成されない場合にソフトウェアによってタイマ処理を行うことによって待機状態から制御状態に戻ることができるが、タイマ処理は、ハードウェアによって実行されてもよい。
【０２５８】
図４８は、電源基板９１０Ａにおいて復帰信号が生成されない場合にハードウェアによってタイマ処理を行うような構成の一例を示すブロック図である。この例では、主基板３１に、ウォッチドッグタイマとして機能するカウンタ（ウォッチドッグタイマ回路）１６２が設けられる。ウォッチドッグタイマ回路１６２は、発振回路１６４の出力パルスをカウントし、カウントアップすると、Ｑ出力としてハイレベルの１パルスを発生する。そのパルス信号は、反転回路１６３で論理反転され、復帰信号としてＡＮＤ回路１６１に入力される。ＡＮＤ回路１６１は、リセット信号と復帰信号の論理積をとってＣＰＵ５６のリセット端子に供給する。なお、ＣＰＵ５６からシステムクロックまたはその分周クロックを出力するように設定し、そのクロックを、ウォッチドッグタイマ回路１６２の入力クロック信号としてもよい。
【０２５９】
カウントアップ値は、電源断信号がローレベルになってから、ＶSLの電圧値がＶcc生成可能電圧にまで低下する時間以上に設定される。ウォッチドッグタイマ回路１６２はＶccを電源として動作するので、カウントアップ値は、ウォッチドッグタイマ回路１６２の動作可能期間に相当する値以上に設定される。従って、遊技機への電力供給停止時には、一般には、ウォッチドッグタイマ回路１６２がカウントアップして復帰信号が出力される前に、ウォッチドッグタイマ回路１６２およびその他の回路部品は動作しなくなる。
【０２６０】
なお、ＣＰＵ５６が遊技制御を行っているときには、定期的にクリアパルスがウォッチドッグタイマ回路１６２に与えられる。クリアパルスの出力周期は、ウォッチドッグタイマ回路１６２がカウントアップするまでの時間よりも短い。従って、ＣＰＵ５６が、通常の遊技制御を行っているときにウォッチドッグタイマ回路１６２のＱ出力にパルスが現れることはない。
【０２６１】
図４９は、ウォッチドッグタイマ回路１６２が設けられた場合の遊技制御手段のメイン処理の一部を示すフローチャートである。図４９に示す処理は、図１９に示されたステップＳ１〜Ｓ１５の処理に続いて実行される。この場合には、遊技制御処理のループ（ステップＳ１６〜Ｓ３２）内において、ウォッチドッグタイマクリア処理（ステップＳ３２）が実行される。従って、ウォッチドッグタイマクリア処理は、２ｍｓ毎に実行される。
【０２６２】
ウォッチドッグタイマクリア処理（ステップＳ３２）では、ウォッチドッグタイマ回路１６２のクリア端子に至る出力ポートに１パルスを出力する処理が行われる。よって、遊技制御処理の実行中では、ウォッチドッグタイマ回路１６２に定期的にクリアパルスが与えられるので、カウントアップすることはない。
【０２６３】
遊技機に対する供給電圧が低下して電源断信号が出力されると、図２５，図２６に示されたようなマスク不能割込処理が開始される。その処理中ではウォッチドッグタイマ回路１６２に対してクリアパルスは出力されない。従って、電源電圧が復旧して、ウォッチドッグタイマ回路１６２がカウントアップするまで動作しているような場合には復帰信号が出力される。
【０２６４】
図５０は、上述したソフトウェアタイマ処理またはウォッチドッグタイマ回路１６２によって復帰信号が作成される場合の復帰信号の出力タイミング等を示すタイミング図である。（Ａ）は、遊技機に対する電力供給が停止された場合の例である。ソフトウェアタイマ処理は電力供給停止時処理が終了して待機状態になってから開始される。また、マスク不能割込処理ではウォッチドッグタイマ回路１６２に対してクリアパルスは出力されないので、ウォッチドッグタイマ回路１６は、実質的に、電力供給停止時処理の開始時から起動される。いずれの場合でも、タイムアップ値（カウントアップ値）は、電源電圧がＶcc生成可能電圧値よりも小さくなるまでタイムアップしないように設定されているので、復帰信号が発生することはない。
【０２６５】
電源の瞬断等が生ずると、図５０（Ｂ）に示すように、ＶSLの電圧レベルが短期間低下した後に復旧する。その場合にも、ＶSLの電圧レベルが電源断信号出力レベル以下になると、電源断信号がローレベルになって、電力供給停止時処理が開始される。そして、ＣＰＵ５６は電力供給停止時処理終了後ループ状態に入る。何らの制御も行わないと、ループ処理から抜けられないのであるが、この場合には、ウォッチドッグタイマ回路１６がカウントアップして復帰信号が発生する。
【０２６６】
図４８に示されたように、主基板３１において、復帰信号は、ＡＮＤ回路１６１を介して、ＣＰＵ５６のリセット端子に入力される。従って、ＣＰＵ５６にはシステムリセットがかかる。その結果、ＣＰＵ５６は待機状態から抜け出すことができる。
【０２６７】
図５１は、電源基板９１０Ａにおいて復帰信号が生成されない場合に払出制御基板３７におけるハードウェアによってタイマ処理を行うような構成の一例を示すブロック図である。この例では、払出制御基板３７に、ウォッチドッグタイマとして機能するカウンタ（ウォッチドッグタイマ回路）３８６が設けられる。ウォッチドッグタイマ回路３８６は、発振回路３８８の出力パルスをカウントし、カウントアップすると、Ｑ出力としてハイレベルの１パルスを発生する。そのパルス信号は、反転回路３８７で論理反転され、復帰信号としてＡＮＤ回路３８５に入力される。ＡＮＤ回路３８５は、リセット信号と復帰信号の論理積をとってＣＰＵ５６のリセット端子に供給する。
【０２６８】
カウントアップ値は、電源断信号がローレベルになってから、ＶSLの電圧値がＶcc生成可能電圧にまで低下する時間以上に設定される。ウォッチドッグタイマ回路３８６はＶccを電源として動作するので、カウントアップ値は、ウォッチドッグタイマ回路３８６の動作可能期間に相当する値以上に設定される。従って、一般には、ウォッチドッグタイマ回路３８６がカウントアップして復帰信号が出力される前に、ウォッチドッグタイマ回路３８６およびその他の回路部品は動作しなくなる。なお、払出制御用ＣＰＵ３７１が払出制御を行っているときには、定期的にクリアパルスがウォッチドッグタイマ回路３８６に与えられる。クリアパルスの出力周期は、ウォッチドッグタイマ回路３８６がカウントアップするまでの時間よりも短い。従って、払出制御用ＣＰＵ３７１が、通常の遊技制御を行っているときにウォッチドッグタイマ回路３８７６のＱ出力にパルスが現れることはない。
【０２６９】
図５２は、ウォッチドッグタイマ回路３８６が設けられた場合の払出制御手段のメイン処理の一部を示すフローチャートである。図５２に示す処理は、図３３に示されたステップＳ７０１〜Ｓ７１３の処理に続いて実行される。この場合には、払出制御処理のループ（ステップＳ７２４〜Ｓ７６０）内において、ウォッチドッグタイマクリア処理（ステップＳ７６０）が実行される。従って、ウォッチドッグタイマクリア処理は、２ｍｓ毎に実行される。
【０２７０】
ウォッチドッグタイマクリア処理（ステップＳ７６０）では、ウォッチドッグタイマ回路３８６のクリア端子に至る出力ポートに１パルスを出力する処理が行われる。よって、払出制御処理の実行中では、ウォッチドッグタイマ回路３８６に定期的にクリアパルスが与えられるので、カウントアップすることはない。
【０２７１】
遊技機に対する供給電圧が低下して電源断信号が出力されると、図３６，図３７に示されたようなマスク不能割込処理が開始される。その処理中ではウォッチドッグタイマ回路３８６に対してクリアパルスは出力されない。従って、電源電圧が復旧して、ウォッチドッグタイマ回路３８６がカウントアップするまで動作しているような場合には復帰信号が出力される。
【０２７２】
図５１に示されたように、払出制御基板３７において、復帰信号は、ＡＮＤ回路３８５を介して、払出制御用ＣＰＵ３７１のリセット端子に入力される。従って、払出制御用ＣＰＵ３７１にはシステムリセットがかかる。その結果、払出制御用ＣＰＵ３７１は待機状態から抜け出すことができる。
【０２７３】
以上のように、主基板３１および払出制御基板３７においてウォッチドッグタイマ回路１６２，３８６が設けられている場合には、ハードウェアによって復帰信号を発生させることができる。しかも、電源電圧が低下したときのみならず、何らかの理由で、ＣＰＵ５６または払出制御用ＣＰＵ３７１の制御が無限ループに入ってしまったような場合にも、ループ状態から抜け出すことができる。
【０２７４】
なお、主基板３１のウォッチドッグタイマ回路１６２のカウントアップ値は、払出制御基板３７のウォッチドッグタイマ回路３８６のカウントアップ値よりも大きい値であることが好ましい。ウォッチドッグタイマ回路１６２のカウントアップ値の方が大きい値である場合には、復帰信号は、遊技制御手段よりも前に払出制御手段に対して供給される。従って、払出制御手段が先に立ち上がって、遊技制御手段からの払出制御コマンドを取りこぼすようなことはない。
【０２７５】
また、例えば主基板３１のみにウォッチドッグタイマ回路１６２を設置し、ウォッチドッグタイマ回路１６２による復帰信号をＣＰＵ５６に供給するとともに、払出制御基板３７に供給してもよい。そのように構成した場合には、全体的な回路構成規模を小さくすることができる。また、そのように構成した場合には、払出制御手段が先に立ち上がるように、ウォッチドッグタイマ回路１６２とＣＰＵ５６のリセット端子との間に遅延回路を置くことが好ましい。
【０２７６】
さらに、ウォッチドッグタイマ回路１６２，３８６による復帰信号をＣＰＵのリセット端子に接続するのではなく、入力ポートの入力するようにしてもよい。その場合には、電力供給停止時処理における待機状態で入力ポートの監視が行われ、復帰信号がオンしたことが検出されると、メイン処理の最初にジャンプする。さらに、ウォッチドッグタイマ回路１６２，３８６による復帰信号をＣＰＵのＣＴＣ端子に入力してもよい。その場合には、あらかじめ、復帰信号の入力に応じてＣＴＣ割込がかかるように設定される。また、待機状態で割込許可に設定される。そして、ＣＴＣ割込がかかると、メイン処理の最初にジャンプする。
【０２７７】
なお、上記の各実施の形態では、払出制御基板３７において、ＮＭＩに応じて電力供給停止時処理が実行されたが、電源断信号を払出制御用ＣＰＵ３７１のマスク可能端子に接続し、マスク可能割込処理によって電力供給停止時処理を実行してもよい。また、電源断信号を入力ポートに入力し、入力ポートのチェック結果に応じて電力供給停止時処理を実行してもよい。
【０２７８】
以上のように、上記の各実施の形態では、記憶保持手段（例えばバックアップＲＡＭ）を有する遊技制御手段および払出制御手段が電源断信号に応じて電力供給停止時処理を行った後にシステムリセットを待つ待機状態にあるときに、電源復旧に応じて復帰信号が出力されると、遊技制御手段および払出制御手段は、プログラムの最初部分から動作を再開する。または、ソフトウェアによるタイマ処理でタイムアウトが生ずると、遊技制御手段および払出制御手段は、プログラムの最初部分から動作を再開する。その際、電力供給停止時処理において保存された制御状態が復旧されるので、遊技者から見ると、何事もなかったかのように遊技が続行される。
【０２７９】
また、電源基板に設けられている起動順序制御手段が、記憶保持手段を有していない電気部品制御手段と記憶保持手段を有している電気部品制御手段とを含む全ての電気部品制御手段を対象に、リセット信号の供給順序を制御することによって起動順序を制御するので、全ての電気部品制御手段の起動順序制御を、簡単な構成で実現できる。なお、上記の各実施の形態では、記憶保持手段を有していない電気部品制御手段は、表示制御手段、ランプ制御手段および音声制御手段であり、記憶保持手段を有している電気部品制御手段遊技制御手段および払出制御手段である。
【０２８０】
さらに、起動順序制御手段は、遊技制御手段を最後に起動するので、各電気部品制御手段が、遊技制御手段からの制御コマンドを取りこぼしてしまうという不都合は生じない。
【０２８１】
なお、上記の各実施の形態のパチンコ遊技機１は、始動入賞にもとづいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。
【０２８２】
また、パチンコ遊技機に限られず、スロット機等においても、何らかの動作をする電気部品が備えられている場合などには本発明を適用することができる。
【０２８３】
図５３は、電源基板の他の構成例を示すブロック図である。図５３に示す電源基板９１０Ｂには、スイッチ９９０が搭載されている。また、リセット管理回路９４０Ｂには、図５４に示すように、ＩＣ９４９の出力（本来のリセット信号）がハイレベルになるとクリアが解けてカウントを開始するカウンタ９９１が搭載されている。カウンタ９９１は、カウントアップすると、ローレベルの１パルスを出力する。また、カウンタ９９１の出力は、ＡＮＤ回路９９２に入力される。ＡＮＤ回路９９２は、スイッチ９９０がオン状態（ローレベル）であると、カウンタ９９からのローレベルを通過させることができる。
【０２８４】
図５５は、スイッチ９９０およびカウンタ９９１の作用を説明するためのタイミング図である。遊技機への電源投入時にリセット信号（ＩＣ９４９の出力）がハイレベルに立ち上がると、カウンタ９９１はカウントを開始する。そして、カウントアップすると、ローレベルの１パルスを出力する。従って、スイッチ９９０がオン状態（ローレベル）であると、ＩＣ９４９の出力とＡＮＤ回路９９２の出力との論理積をとるＡＮＤ回路９９３の出力にローレベルが現れる。従って、各電気部品制御基板に至るリセット信号に再度ローレベルが現れる。なお、既に説明したように、電源投入時に、ＩＣ９４９の出力には２回のローレベルが現れる。
【０２８５】
よって、特に、遊技制御基板３１および払出制御基板３７において、ＣＰＵ５６および払出制御用ＣＰＵ３７１に対して、カウンタ９９１の出力によって再度リセットがかかる。電源投入前に制御状態が保存されていた場合には、電源投入時のリセット（ＩＣ９４９の出力による。）が解除されたときに、制御状態は復旧される。従って、その時点で、制御状態の保存が解除される。よって、カウンタ９９１によるリセットがかかったときには、図１９や図３３に示されたメイン処理において、遊技状態復旧処理または払出状態復旧処理は実行されず、ＲＡＭクリア処理（ステップＳ１１，Ｓ７１１）が実行される。すなわち、ＲＡＭの内容が初期化される。
【０２８６】
なお、この例では、カウンタ９９１によるリセットレベルが各電気部品制御基板に供給されたが、カウンタ９９１の出力を復帰信号と論理和（ローレベルの論理和すなわち実際には論理積）をとるようにして、制御状態保存機能を有する遊技制御手段および払出制御手段のみにリセットがかかるようにしてもよい。
【０２８７】
電源基板９１０Ｂが以上のように構成されている場合には、スイッチ９９０を押下しながら遊技機に電源を投入すれば、ＩＣ９４９の出力にもとづくローレベルのリセット信号が出力された後に、カウンタ９９１が作成する時間が経過すると、再度ローレベルのリセット信号が発生し、ＲＡＭクリアを行うことができる。従って、バックアップＲＡＭに保存されている制御状態をクリアしたいときには、スイッチ９９０を押下しながら遊技機に電源を投入すればよい。
【０２８８】
なお、図５４に例示された回路構成では、スイッチ９９０の押下が継続すると、再びＡＮＤ回路９９２の出力にローレベルが現れるので、カウンタ９９１が一度ローレベルのパルス出力を行った後では、カウンタ９９１の動作を停止させることが好ましい。また、図５４に示された回路構成は一例であって、スイッチ９９０の押下にもとづいて、ＩＣ９４９の出力にもとづくローレベルのリセット信号が出力された後に再度ローレベルのリセット信号を発生することができればどのような構成を用いてもよい。
【０２８９】
さらに、ここでは、スイッチ９９０を押下しながら遊技機に電源を投入するとＲＡＭクリアが実現される場合を示したが、電源投入に関係なく、スイッチ９９０が押下されるとＲＡＭクリアがなされるように構成してもよい。
【０２９０】
【発明の効果】
以上のように、本発明によれば、遊技機を、電気部品制御手段が、電源監視手段からの電圧低下信号の入力に応じて、電源電圧の低下が発生したことを示すデータを記憶保持手段に保存する処理を含む電力供給停止時処理を行った後に待機状態になり、電気部品制御手段がデータを出力するための複数の出力ポートが設けられ、複数の出力ポートには、所定の順序に従ってアドレスが割り当てられており、電気部品制御手段は、電力供給停止時処理にて、複数の出力ポートから出力される出力信号をクリアするためにあらかじめ定められた固定値であるクリアデータを出力する出力ポートクリア処理を行うことが可能であり、出力ポートクリア処理により、クリアデータを出力した出力ポートのアドレスを示すアドレスデータに所定値を加算し、所定値が加算された後のデータを、次にクリアする出力ポートのアドレスデータとして設定し、当該アドレスデータが示す出力ポートにクリアデータを出力する処理を、複数の出力ポート全てにクリアデータが出力されるまで繰り返し実行し、電力供給停止時処理を実行して電力供給が停止した後、電力供給が再開されたときに、記憶保持手段に保存されているデータにもとづいて、遊技状態を電力供給停止時処理を開始したときの状態に復帰させる復帰処理を実行し、電源監視手段によって電源電圧が所定値以下になったことが検出された後に所定期間を経過しても電力供給が停止していない場合に、待機状態から復帰させるための復帰信号を電気部品制御手段に向けて出力可能な復帰信号出力手段をさらに備え、復帰信号は、電気部品制御手段のリセット信号入力部に入力され、電気部品制御手段として、遊技の進行を制御する遊技制御手段と遊技媒体の払出制御を行う払出制御手段とがあり、復帰信号出力手段は、遊技制御手段よりも先に払出制御手段に対して復帰信号を出力する構成としたので、所定期間経過後に電気部品制御手段を制御実行状態に復帰させることが可能になり、その結果、ごく短時間で復旧する電源の瞬断等が生じても制御に支障を来すことがないという効果を得ることができる。
【図面の簡単な説明】
【図１】 パチンコ遊技機を正面からみた正面図である。
【図２】 パチンコ遊技機の裏面に設けられている各基板を示す説明図である。
【図３】 パチンコ遊技機の機構盤を背面からみた背面図である。
【図４】 機構板に設置されている中間ベースユニット周りの構成を示す正面図である。
【図５】 球払出装置を示す分解斜視図である。
【図６】 遊技制御基板（主基板）の回路構成を示すブロック図である。
【図７】 払出制御基板および球払出装置の構成要素などの賞球に関連する構成要素を示すブロック図である。
【図８】 図柄制御基板の回路構成例を示すブロック図である。
【図９】 ランプ制御基板の回路構成例を示すブロック図である。
【図１０】 音声制御基板の回路構成例を示すブロック図である。
【図１１】 発射制御基板の回路構成例を示すブロック図である。
【図１２】 電源基板から各基板に供給される直流電圧等を示すブロック図である。
【図１３】 電源基板の一構成例を示すブロック図である。
【図１４】 リセット管理回路の構成例を示すブロック図である。
【図１５】 タイマ手段の一例であるカウンタの作用を説明するためのタイミング図である。
【図１６】 出力ポートのビット割り当ての一例を示す説明図である。
【図１７】 出力ポートのビット割り当ての一例を示す説明図である。
【図１８】 入力ポートのビット割り当ての一例を示す説明図である。
【図１９】 主基板におけるＣＰＵが実行するメイン処理を示すフローチャートである。
【図２０】 バックアップフラグと遊技状態復旧処理を実行するか否かとの関係の一例を示す説明図である。
【図２１】 ２ｍｓタイマ割込処理を示すフローチャートである。
【図２２】 制御コマンドのコマンド形態の一例を示す説明図である。
【図２３】 制御コマンドを構成する８ビットの制御信号とＩＮＴ信号との関係を示すタイミング図である。
【図２４】 コマンド送信テーブルの一構成例を示す説明図である。
【図２５】 遊技制御手段における電力供給停止時処理を示すフローチャートである。
【図２６】 遊技制御手段における電力供給停止時処理を示すフローチャートである。
【図２７】 遊技状態復旧処理の一例を示すフローチャートである。
【図２８】 遊技制御手段における電力供給停止時処理の他の例を示すフローチャートである。
【図２９】 クリアデータテーブルの一構成例を示す説明図である。
【図３０】 データクリア処理を示すフローチャートである。
【図３１】 払出制御基板における出力ポートのビット割り当ての一例を示す説明図である。
【図３２】 払出制御基板における入力ポートのビット割り当ての一例を示す説明図である。
【図３３】 払出制御基板におけるＣＰＵが実行するメイン処理を示すフローチャートである。
【図３４】 ２ｍｓタイマ割込処理を示すフローチャートである。
【図３５】 払出制御手段におけるＲＡＭの一構成例を示す説明図である。
【図３６】 払出制御手段における電力供給停止時処理を示すフローチャートである。
【図３７】 払出制御手段における電力供給停止時処理を示すフローチャートである。
【図３８】 払出制御手段における電力供給停止時処理の他の例を示すフローチャートである。
【図３９】 クリアデータテーブルの一構成例を示す説明図である。
【図４０】 データクリア処理を示すフローチャートである。
【図４１】 遊技制御基板の他の回路構成を示すブロック図である。
【図４２】 遊技制御手段における電力供給停止時処理の他の例を示すフローチャートである。
【図４３】 電源基板の他の構成例を示すブロック図である。
【図４４】 リセット管理回路の他の構成例を示すブロック図である。
【図４５】 リセット管理回路のさらに他の構成例を示すブロック図である。
【図４６】 遊技制御手段における電力供給停止時処理の他の例を示すフローチャートである。
【図４７】 払出制御手段における電力供給停止時処理の他の例を示すフローチャートである。
【図４８】 遊技制御手段の他の構成例の一部を示すブロック図である。
【図４９】 主基板におけるＣＰＵが実行するメイン処理の他の例を示すフローチャートである。
【図５０】 ソフトウェアタイマおよびウォッチドッグタイマ回路の作用を説明するためのタイミング図である。
【図５１】 払出制御手段の他の構成例の一部を示すブロック図である。
【図５２】 払出制御基板におけるＣＰＵが実行するメイン処理の他の例を示すフローチャートである。
【図５３】 電源基板の他の構成例を示すブロック図である。
【図５４】 リセット管理回路の他の構成例を示すブロック図である。
【図５５】 電源基板のスイッチの作用を説明するためのタイミング図である。
【符号の説明】
３１ 遊技制御基板（主基板）
３７ 払出制御基板
５４ ＲＯＭ
５５ ＲＡＭ
５６ ＣＰＵ
５７ Ｉ／Ｏポート
１６２ ウォッチドッグタイマ回路
３７１ 払出制御用ＣＰＵ
３８５ ウォッチドッグタイマ回路
９１０，９１０Ａ，９１０Ｂ 電源基板
９４０，９４０Ａ，９４０Ｂ リセット管理回路
９７１ カウンタ（タイマ手段）

Claims (1)

1. 遊技者が所定の遊技を行うことが可能な遊技機であって、
   遊技機に設けられる電気部品を制御するための電気部品制御手段と、
   遊技機への電力供給が停止しても電気部品制御手段の記憶内容を保持可能な記憶保持手段と、
   遊技機で使用される所定電位電源の電源電圧を監視し、該電源電圧が所定値以下になったことにより電圧低下信号を前記電気部品制御手段に出力する電源監視手段と、を備え、
   前記電気部品制御手段は、前記電源監視手段からの電圧低下信号の入力に応じて、前記電源電圧の低下が発生したことを示すデータを前記記憶保持手段に保存する処理を含む電力供給停止時処理を行った後に待機状態になり、
   前記電気部品制御手段がデータを出力するための複数の出力ポートが設けられ、
   前記複数の出力ポートには、所定の順序に従ってアドレスが割り当てられており、
   前記電気部品制御手段は、
   前記電力供給停止時処理にて、前記複数の出力ポートから出力される出力信号をクリアするためにあらかじめ定められた固定値であるクリアデータを出力する出力ポートクリア処理を行うことが可能であり、
   前記出力ポートクリア処理により、前記クリアデータを出力した出力ポートのアドレスを示すアドレスデータに所定値を加算し、所定値が加算された後のデータを、次にクリアする出力ポートのアドレスデータとして設定し、当該アドレスデータが示す出力ポートに前記クリアデータを出力する処理を、前記複数の出力ポート全てに前記クリアデータが出力されるまで繰り返し実行し、
   前記電力供給停止時処理を実行して電力供給が停止した後、電力供給が再開されたときに、前記記憶保持手段に保存されているデータにもとづいて、遊技状態を前記電力供給停止時処理を開始したときの状態に復帰させる復帰処理を実行し、
   前記電源監視手段によって前記電源電圧が所定値以下になったことが検出された後に所定期間を経過しても電力供給が停止していない場合に、前記待機状態から復帰させるための復帰信号を前記電気部品制御手段に向けて出力可能な復帰信号出力手段をさらに備え、
   前記復帰信号は、前記電気部品制御手段のリセット信号入力部に入力され、
   前記電気部品制御手段として、遊技の進行を制御する遊技制御手段と遊技媒体の払出制御を行う払出制御手段とがあり、
   前記復帰信号出力手段は、前記遊技制御手段よりも先に前記払出制御手段に対して前記復帰信号を出力する
   ことを特徴とする遊技機。

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