JPH02133844A - メモリ診断方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリに書き込まれたデータを確認するベリ
ファイ回路に関し、特にデータの書込みと確認とを同時
に行うメモリ診断に適用して有効な技術に関する。

〔従来の技術〕

この種の技術について記載されている例としては、特開
昭６１−２１７８４８号公報がある。

上記公報においては、メモリに書き込まれたデータが誤
りなく書き込まれたか否かを高速で比較照合するために
、メモリベリファイ回路において２系統のバス制御回路
、比較照合回路および読出し／書込み切替え回路を具備
した構成となっており、ベリファイ時にはまず上記読出
し／書込み切替え回路のモードを「読出し」状態に設定
し、データバスの方向を反転させた後、メモリのデータ
を読み出して比較照合回路内のデータと対比していた。

また、上記回路構成によってメモリをクリアする場合に
は、ＤＭＡ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅ
ｓｓ）によって連続的に所定アドレスにデーラダ０”ま
たは“１”を順次書込んだ後、前述の処理を行っていた
。

〔発明が解決しようとする課題〕

ところが、上記従来技術にふいては、前述の如く、２系
統のデータバス制御回路によるデータバス制御、および
読出し／書込み切替え回路によるモードの切替え等、制
御系が複雑化しているため、データの読出しおよび書込
みの際にエラーが多発して信頼性が低下する。

また、上記従来技術においては、メモリクリアの際には
、メモリへのデータの書込みとそのベリファイのために
、各々１回ずつＤＭＡ転送を実行しなければならず、ク
リア処理の実行効率が良好とはいえなかった。

本発明は、上記課題に着目してなされたものであり、そ
の目的は制御系を複雑化することなく、１回のＤ　Ｍ　
Ａ転送によりデータの書込みとベリファイとを同時に実
行し、メモリ診断を効率的に行うメモリ診断方式を提供
することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願に右いて開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次のとおりである。

すなわち、メモリへのデータを書き込む際にデータバス
上を転送される書込みデータを保持する書込みデータラ
ッチ手段と、メモリからのデータを読み出す際にデータ
バス上を転送される読出しデータを保持する読出しデー
タラッチ手段と、上記書込みデータラッチ手段の出力と
読出しデータラッチ手段の出力とを比較する比較手段と
を備え、上記各データラッチ手段からの書込みデータと
読出しデータとの比較によってメモリの診断を行うもの
である。

〔作用〕

上記した手段によれば、データの書込みと読出しの双方
でラッチされたデータを照合してメモリの診断を行うた
め、バス制御回路によるデータバスの制御および読出し
／書込み切替え回路によるモードの切替え等のように制
御系を複雑化することなくベリファイを可能とすること
ができる。

また、上記手段において、ＤＭＡ転送の際に、ライトサ
イクルにおける書込みデータの転送先アドレスと、リー
ドサイクルにおける読出しデータの転送元アドレスとを
等しい値に設定し、上記比較手段による書込みデータと
読出しデータとの比較を行った後、上記転送先アドレス
と転送元アドレスとを所定分だけ加算した新たな転送先
アドレスと転送元アドレスとを指示してその書込みデー
タと読出しデータとの比較を繰り返すことによって、１
回のＤＭＡ転送でデータの書込みとベリファイとを同時
に実行できるため、高速かつ効率的にメモリの状態を診
断することができる。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は本発明の一実施例であるメモリベリファイ回路
を示すブロック図、第２図はＤＭＡレジスタにふける設
定内容の一例を示す説明図、第３図は第２図におけるレ
ジスタ設定内容でのメモリ空間上でのデータの動きを示
した説明図、第４図は第２図におけるレジスタ設定内容
でのベリファイタイミングとバスサイクルとの関係を示
した説明図、第５図はべりファイレジスタの設定内容の
一例を示す説明図である。

第１図において、１は本システムの主制御を行うＣＰＵ
であり、このＣＰｔＪ　ｌ内にはＤＭＡコントローラを
有している。このＤＭＡコントローラ内にはＤＭＡレジ
スタを備えている。このＤＭＡレジスタは第２図（ａ）
に示すように、ソースアドレスレジスタ、デスティネー
ションアドレスレジス夕、カウンタレジスタ、コントロ
ールレジスタ等のレジスタ群で構成されている。第２図
（ｂ）は−例として、上記中の１６ビツト構成からなる
コントロールレジスタのビット構成を示している。

第１図中、２はデータの書込みの行われるメモリであり
、当該メモリ２とＣＰＵ　１とは双方向のデータバス１
１によって接続されている。３で示すライトデータラッ
チ回路は、ＣＰＵ　１がメモリ２に対してデータを書き
込む際に、データバス１１上のデータをラッチする機能
を有している。−方、４で示すリードデークラッチ回路
は、ＣＰＵ１がメモリ２からデータを読み出す際にデー
タバスｌｌ上のデータをラッチする機能を有している。

また、コンベア回路５はライトデータラッチ回路３およ
びリードデークラッチ回路４から出力される双方のデー
タをＣＰＵＩがメモリ２からデータを読み出すのに同期
して比較照合する機能を有している。

ベリファイレジスタ６は第５図に示すように１６ビツト
構成のレジスタであり、第１図に模式的に示しているよ
うに、ベリファイモードビット７とベリファイエラービ
ット８とＡＮＤゲート１０とで構成され、ベリファイレ
ジスタ６内のモードビット（ベリファイモードビット７
）が１″のときにベリファイモード（ＡＮＤゲート１０
が開いた状態）となり、該モード時にのみコンベア回路
５の出力がＡＮＤゲート１０を通過して、ベリファイエ
ラービット８に“１”を設定する。

上記回路構成が前述の従来技術と大きく異なる点は、Ｃ
ＰＵＩとメモリ２との間のデータバス１１におけるデー
タの動きに着目した回路構成となっている点であり、バ
ス制御回路あるいは読出し／書込み切替え回路等のデー
タの流れを強制的に変更する手段は用いていない。

次に、上記回路構成におけるメモリ２の診断方法につい
て具体的に説明する。

メモリ２の診断は通常、メモリ２の初期化時において、
メモリ２内の全アドレス＝０００００８〜ＦＦＦＦＦＨ
″番地にクリアデータ“０００００Ｈ′を書込み（クリ
ア）、これを読み出して書込みデータと読出しデータと
を照合することによって行われる。

この場合、まず最初にＣＰＵ　１からｉ　／　ｏ命令を
用いてベリファイモードビット７に１１”ヲ設定し、ベ
リファイレジスタ６をベリファイモートとする。このと
き、データの転送先と転送元は共にメモリ２となるよう
に指定する。

次に、メモリ２のクリア開始アドレスである“００００
０Ｈ”番地にクリアデータ“ｏｏｏｏ。

Ｈ“を書き込む。

次に、ＣＰＵ１は図示しないＤＭＡコントローラｌＡ内
のＤＭＡレジスタを第２図に示すように設定した後、Ｄ
ＭＡコントローラＩＡに対して起動を指示し、ＤＭＡ転
送を開始する。このときアドレス上におけるデータの動
きを示したものが第３図である。同図では１つのアドレ
ス空間が２バイトで構成されている。この状態でまず“
０００００Ｈ”番地にクリアデータ“０ＯＯＯＯＨ”が
書き込まれ、これが順次“００００２Ｈ”番地。

“００００４Ｈ”番地１９．、へと書き込まれていく。

このようにして最初の“０ＯＯＯＯＨ”番地に書き込ま
れたクリアデータ“０ＯＯＯＯＨ″が２バイトずつシフ
トされて全ての番地に書き込まれることによりメモリの
クリアが行われる。

次に、上記クリアデータの書込みと同期して行われるベ
リファイ処理について説明する。

まず、上記アドレス“０ＯＯＯＯＨ″番地へのクリアデ
ータ“０ＯＯＯＯＨ”の書込みの際に、このクリアデー
タはデータバス１１を通じてメモリ２に書き込まれると
同時にライトデークラッチ回路３を通じてコンベア回路
５に出力される。

次に、ＤＭＡ転送の最初のリードサイクルにおいて、メ
モリ２の“０ＯＯＯＯＨ”番地が指定され、これに書き
込まれた上記クリアデータ“０００００Ｈ”が読み出さ
れてリードデークラッチ回路４に出力される。さらに、
リードデータラッチ回路４から出力された上記クリアデ
ータはコンベア回路５に出力される。コンベア回路５で
は前述の書込みの際にライトデータラッチ回路３より出
力されたクリアデータと上記リードデータラッチ回路４
から出力された読出しデータとを比較する。

このとき両データの値が異なる場合にはコンベア回路５
は“１°を出力する。この“１”出力は開かれた状態と
なっているＡＮＤゲート１０を通過してベリファイエラ
ービット８を“１”に設定する。このようにベリファイ
エラービット８が“１”となった場合には当該アドレス
におけるメモリ２の異常が検出される。

このようなコンベア回路５による比較照合のタイミング
を示したものが第４図であり、同図によればＤＭＡ転送
において、ライトサイクルで書き込まれたデータが続く
リードサイクルで同一の番地から読み出されコンベア回
路５で比較されている。

ところで、第４図に示したＤＭＡ転送では、ライトサイ
クルとなった状態でＤＭＡ転送が終了するため、最後の
ライトサイクルで書き込まれたデータはＤＭＡ転送では
読み出されない。そこで、ＤＭＡ転送が完了した段階で
、最終番地についてのみ、ＣＰＵＩから当該番地のデー
タの読み出す処理を実行する必要がある。

以上の如く、コンベア回路５による書込みデータと読出
しデータとの比較を最終番地まで完了した段階で、ＣＰ
Ｕよりｉ　／　ｏ命令が実行され、ベリファイエラービ
ット８を読み出してエラーの有無を確認した後、ベリフ
ァイモードピット７に“０”を書き込んでベリファイモ
ードを終了する。

このように、本実施例ではＤＭＡ転送におけるアドレス
を２バイトずつシフトさせてリードサイクルとライトサ
イクルとを順次繰り返すことによって、１回のＤＭＡ転
送処理でメモリ２の全アドレスのクリアおよびベリファ
イが完了する。

以上本発明を実施例に基づき具体的に説明したが、本発
明は上記実施例に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

たとえば、メモリのクリア方法としては、クリアデータ
“０ＯＯＯＯＨ”を全番地に書込む場合で説明したが、
このクリアデータは“１１１１１Ｈ”としてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、本発明によればデータバスの制御を変更する
等の制御系を複雑化することなくメモリの診断を行うこ
とができる。

また、ＤＭＡ転送の際に高速かつ効率的にメモリの状態
を診断することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリベリファイ回路
を示すブロック図、 第２図はＤＭＡレジスタにおける設定内容の一例を示す
説明図、 第３図は第２図におけるレジスタ設定内容でのメモリ空
間上でのデータの動きを示した説明図、第４図は第２図
におけるレジスタ設定内容でのベリファイタイミングと
バスサイクルとの関係を示した説明図、 第５図はべりファイレジスタの設定内容の一例を示す説
明図である。 １・・・ＣＰＵ、ＬＡ・・・ＤＭＡコントローラ、２・
・・メモリ、３・・・ライトデークラッチ回路、４・・
・リードデータラッチ回路、５・・・コンベア回路、６
・・・ベリファイレジスタ、７・・・ベリファイモード
ピット、８・・・ベリファイエラービット、１０・・・
ＡＮＤゲート、１１・・・データバス。 代理人　弁理士　筒　井　大　和 第 図 １Ａ゛ ６′ １１　： ＤＩＩＩＬＡコントローラ ベリフテイレジスタ ＡＮＤゲート データバス 第 図 す空間 第 図 （）内はアドレスを示す。 匿゛コンベアタイミング

Claims (1)

1. 【特許請求の範囲】 １、メモリへのデータを書き込む際にデータバス上を転
   送される書込みデータを保持する書込みデータラッチ手
   段と、メモリからのデータを読み出す際にデータバス上
   を転送される読出しデータを保持する読出しデータラッ
   チ手段と、上記書込みデータラッチ手段の出力と読出し
   データラッチ手段の出力とを比較する比較手段とを備え
   、上記書込みデータと読出しデータとの比較によってメ
   モリの状態を判定することを特徴とするメモリ診断方式
   。 ２、上記各手段を用いたＤＭＡ転送において、ライトサ
   イクルにおける書込みデータの転送先アドレスと、リー
   ドサイクルにおける読出しデータの転送元アドレスとを
   等しい値に設定し、上記比較手段による書込みデータと
   読出しデータとの比較を行った後、上記転送元アドレス
   と転送元アドレスとを所定分だけ加算した新たな転送先
   アドレスと転送元アドレスとを指示してその書込みデー
   タと読出しデータとの比較を繰り返すことを特徴とする
   請求項１記載のメモリ診断方式。