JPS61156442A - 中央処理装置の異常検出装置 - Google Patents
中央処理装置の異常検出装置Info
- Publication number
- JPS61156442A JPS61156442A JP59275147A JP27514784A JPS61156442A JP S61156442 A JPS61156442 A JP S61156442A JP 59275147 A JP59275147 A JP 59275147A JP 27514784 A JP27514784 A JP 27514784A JP S61156442 A JPS61156442 A JP S61156442A
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- JP
- Japan
- Prior art keywords
- signal
- central processing
- power source
- electric power
- processing unit
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ウォッチ・ドック・タイマ（以下ＷＤ１−と
略づ）回路を備えた中央処理装置を含んで構成される中
央処理装置の異常検出装置に関する。
略づ）回路を備えた中央処理装置を含んで構成される中
央処理装置の異常検出装置に関する。
（従来の技術）
ＷＤＴ回路は、中央処理装置（以下ＣＰＵと略す）の動
作、即ち、プログラムの走行を監視し、異常を検出した
場合（一定時間を経過してもＷＤ王のクリアが行われず
、タイムアツプした場合）に、ＣＰＵにリセットをかけ
、初期化スタートさせるものである。
作、即ち、プログラムの走行を監視し、異常を検出した
場合（一定時間を経過してもＷＤ王のクリアが行われず
、タイムアツプした場合）に、ＣＰＵにリセットをかけ
、初期化スタートさせるものである。
このような動作をなすＷＤＴ回路を有した従来のＣＰＵ
においては、電源の投入時においても、ＣＰＵに異常が
発生したのと同様に、ＣＰＵを含むシステム全体に初期
化スタートがかけられるように構成されている。
においては、電源の投入時においても、ＣＰＵに異常が
発生したのと同様に、ＣＰＵを含むシステム全体に初期
化スタートがかけられるように構成されている。
（発明が解決しようとする問題点）
このため、ＣＰＵを含んで構成される従来装置において
は、動作開始後、再起動がかかった原因が１！源投入に
よるものなのか、ＷＤＴ回路のタイムアツプによるもの
かの認識が不可能で、ＷＯＴ回路による異常検出の回数
を知ることはできなかった。それ故に、ＣＰＵを設置後
に発生したＣＰＵの異常回数のＩｌｌ歴が残らず、シス
テムの異常動作の解析が行えないという問題があった。
は、動作開始後、再起動がかかった原因が１！源投入に
よるものなのか、ＷＤＴ回路のタイムアツプによるもの
かの認識が不可能で、ＷＯＴ回路による異常検出の回数
を知ることはできなかった。それ故に、ＣＰＵを設置後
に発生したＣＰＵの異常回数のＩｌｌ歴が残らず、シス
テムの異常動作の解析が行えないという問題があった。
本発明はこのような問題点に鑑みてなされたもので、そ
の目的は、ＷＤＴＤ路による異常検出の回数を計数でき
るようにすることによって、ＣＰＵを含むシステムの異
常や、プログラムの不具合等の解析を容易に行える異常
検出装置を実現することにある。
の目的は、ＷＤＴＤ路による異常検出の回数を計数でき
るようにすることによって、ＣＰＵを含むシステムの異
常や、プログラムの不具合等の解析を容易に行える異常
検出装置を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、中央処理・装置と
、この中央処理装置及びこの中央処理装置に結合する他
の処理装置の動作を監視し異常が発生した場合当該各処
理装請にリセットをかけるウォッチ・ドック・タイマ回
路とを備えた装置において、電源投入時に電源部から出
力される電源投入信号によってリセットされ前記中央処
理装置が再起動後にこの中央処理装置からの信号によっ
てセットされるウォッチ・ドック・タイマ・フリップ・
フロップを設け、前記中央処理装置は再起動後前記ウォ
ッチ・ドック・タイマ・フリップ・フロップの状態を読
み込むようにしたことを特徴とするものである。
、この中央処理装置及びこの中央処理装置に結合する他
の処理装置の動作を監視し異常が発生した場合当該各処
理装請にリセットをかけるウォッチ・ドック・タイマ回
路とを備えた装置において、電源投入時に電源部から出
力される電源投入信号によってリセットされ前記中央処
理装置が再起動後にこの中央処理装置からの信号によっ
てセットされるウォッチ・ドック・タイマ・フリップ・
フロップを設け、前記中央処理装置は再起動後前記ウォ
ッチ・ドック・タイマ・フリップ・フロップの状態を読
み込むようにしたことを特徴とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１はＣＰＵ、２はこのＣＰＵ１に図示しない
バスを介して結合しているその他の処理装置、３はＣＰ
ｔＪｌやその他のｆｆ１Ｊ！！！装置２に電力を供給す
る電源部である。４はＷＤＴ−回路、５は本発明におい
て特徴としているウォッチ・ドック・タイマ・フリップ
・７０ツブ（以下Ｗ Ｄ ＴＦと略す）、６はオアゲー
トである。
において、１はＣＰＵ、２はこのＣＰＵ１に図示しない
バスを介して結合しているその他の処理装置、３はＣＰ
ｔＪｌやその他のｆｆ１Ｊ！！！装置２に電力を供給す
る電源部である。４はＷＤＴ−回路、５は本発明におい
て特徴としているウォッチ・ドック・タイマ・フリップ
・７０ツブ（以下Ｗ Ｄ ＴＦと略す）、６はオアゲー
トである。
オアゲート６は、電源投入時に電源部３から出力される
電源投入信号ＰＯＮと、ＷＤＴ回路４がらこのＷＤＴが
タイムアツプした時出力されるＷσ了倍信号を入力して
おり、これらＰＯＮ信号と、ＷＤＴＤ号とのオア出力Ｒ
３Ｔをｃｐｕｉ及びその他の処理装置１！２の各リセッ
ト端子に与え、ＣＰＵ１及びその他の処理装置２を再起
動させる。
電源投入信号ＰＯＮと、ＷＤＴ回路４がらこのＷＤＴが
タイムアツプした時出力されるＷσ了倍信号を入力して
おり、これらＰＯＮ信号と、ＷＤＴＤ号とのオア出力Ｒ
３Ｔをｃｐｕｉ及びその他の処理装置１！２の各リセッ
ト端子に与え、ＣＰＵ１及びその他の処理装置２を再起
動させる。
ＷＤＴＦ５は、電源部３からの電源投入信号１６人がリ
セット端子Ｒ３に印加され、又、ＣＰＵ１からプログラ
ムによって出力される信号Ｓ（ＷσＴＦ）がセット端子
ＳＴに印加されている。従って、このＷＤＴＦ５は、電
源投入時にリセットされ、再起動後にｃｐｕ ｉによっ
てセットされる。
セット端子Ｒ３に印加され、又、ＣＰＵ１からプログラ
ムによって出力される信号Ｓ（ＷσＴＦ）がセット端子
ＳＴに印加されている。従って、このＷＤＴＦ５は、電
源投入時にリセットされ、再起動後にｃｐｕ ｉによっ
てセットされる。
又、ＷＤＴＦ５の状態を示す出力信号ＷＦは、ＣＰ（Ｊ
ｌに印加され、ＣＰＬＪ ｌ内においてプログラムから
読み取ることができるようになっている。
ｌに印加され、ＣＰＬＪ ｌ内においてプログラムから
読み取ることができるようになっている。
次にこのように構成した装置の動作を、電源投入時の動
作と、ＷＤＴタイムアツプ時の動作に分けて説明づる。
作と、ＷＤＴタイムアツプ時の動作に分けて説明づる。
［？！！源投入時の動作１
電源が投入されると、電源部３から電源投入信号百〇Ｎ
が出力される。この電源投入信号ＰＯＮは、ＷＤＴＦ５
をリセット状態とすると共に、オアゲート６を通って、
ｃｐｕｉ及びその他の処理装置２のリセット端子に印加
され、これらが再起動される。
が出力される。この電源投入信号ＰＯＮは、ＷＤＴＦ５
をリセット状態とすると共に、オアゲート６を通って、
ｃｐｕｉ及びその他の処理装置２のリセット端子に印加
され、これらが再起動される。
ＣＰＵ１が再起動されると、ＣＰＵＩのプログラムは初
期化スタートされる。
期化スタートされる。
第２図はこのプログラムに従って、初期化スタート後、
ＣＰＵ１が実行する動作のフローチャートである。ＣＰ
Ｕ１は、はじめに、Ｗ Ｄ Ｔ Ｆ ５からの出力信号
ＷＦを読み込み、この信＠ＷＦがアクティブか、インア
クティブか判断する（ステップ１）。ここで、ＷＤＴＦ
５は、すでに電源投入信号ＰＯＮによってリセット状態
になっているので、ＷＤＴＦ５からの出力信号ＷＦは、
インアクティブとなっている。このことから、ｃｐｕｉ
は今回の再起動が電源投入によるものであると認識し、
ｃｐｕｉ内に内ａするＷＤＴＤウンタをリセットする（
ステップ２）。又、ｃｐｕｌからＷＤＴＦ５にセット信
号ＳＦを出力し、ＷＤＴＦ５をセット状態とする（ステ
ップ３）。以上の処理の後、ＣＰＵ１は次の処理（ステ
ップ４）に移る。
ＣＰＵ１が実行する動作のフローチャートである。ＣＰ
Ｕ１は、はじめに、Ｗ Ｄ Ｔ Ｆ ５からの出力信号
ＷＦを読み込み、この信＠ＷＦがアクティブか、インア
クティブか判断する（ステップ１）。ここで、ＷＤＴＦ
５は、すでに電源投入信号ＰＯＮによってリセット状態
になっているので、ＷＤＴＦ５からの出力信号ＷＦは、
インアクティブとなっている。このことから、ｃｐｕｉ
は今回の再起動が電源投入によるものであると認識し、
ｃｐｕｉ内に内ａするＷＤＴＤウンタをリセットする（
ステップ２）。又、ｃｐｕｌからＷＤＴＦ５にセット信
号ＳＦを出力し、ＷＤＴＦ５をセット状態とする（ステ
ップ３）。以上の処理の後、ＣＰＵ１は次の処理（ステ
ップ４）に移る。
［ＷＤＴＤ路がタイムアツプした時の動作］ＷＤＴ回路
４がタイムアツプすると、ＷＤＴ回路４は、ＷＤ丁倍信
号出力する。このＷＤＴＤ号は、オアゲート・６を通っ
て、ＣＰＩＪｌ及びその他の処理装置２に与えられ、こ
れらが再起動される。
４がタイムアツプすると、ＷＤＴ回路４は、ＷＤ丁倍信
号出力する。このＷＤＴＤ号は、オアゲート・６を通っ
て、ＣＰＩＪｌ及びその他の処理装置２に与えられ、こ
れらが再起動される。
ＣＰＵ１が再起動されると、ＣＰＵ １は初期化スター
トされ、電源投入時と同じ、第２図フローチャートに従
った動作を実行する。ＩＩＩら、ＣＰｔＪ １は、Ｗ
Ｄ Ｔ Ｆ ５からの出力信号ＷＦを読み込み、この信
号ＷＦがアクディプか、インアクティブか判断する（ス
テップ１）。ここで、ＷＤＴＦ５は、前述した電源投入
時のプログラムの処理（ステップ３）によってセット状
態となっているので、ＷＤＴＦ５から出力されている出
力信号ＷＦはアクティブとなっている。このことから、
ＣＰＬＪＩはこのステップ１において、今回の再起動が
ＷＤＴ回路４のタイムアツプによるものであると認識し
、ステップ５に移り、ここで、ＣＰＵ１内のＷＤＴカウ
ンタをインクリメントする。以上の処理の後、ｃｐｕｉ
は次の処理に移る。
トされ、電源投入時と同じ、第２図フローチャートに従
った動作を実行する。ＩＩＩら、ＣＰｔＪ １は、Ｗ
Ｄ Ｔ Ｆ ５からの出力信号ＷＦを読み込み、この信
号ＷＦがアクディプか、インアクティブか判断する（ス
テップ１）。ここで、ＷＤＴＦ５は、前述した電源投入
時のプログラムの処理（ステップ３）によってセット状
態となっているので、ＷＤＴＦ５から出力されている出
力信号ＷＦはアクティブとなっている。このことから、
ＣＰＬＪＩはこのステップ１において、今回の再起動が
ＷＤＴ回路４のタイムアツプによるものであると認識し
、ステップ５に移り、ここで、ＣＰＵ１内のＷＤＴカウ
ンタをインクリメントする。以上の処理の後、ｃｐｕｉ
は次の処理に移る。
このような動作によって、ＣＰＵ１は、内蔵するＷＤＴ
カウンタの計数値から、電源投入時よりＷＤＴ回路がタ
イムアツプした回数を知ることができる。
カウンタの計数値から、電源投入時よりＷＤＴ回路がタ
イムアツプした回数を知ることができる。
（発明の効果）
以上説明したように、本発明によれば、Ｗ Ｄ Ｔ回路
による異常検出の回数を計数できるので、ＷＤＴカウン
タの計数値からシステムの故障やプログラムの不具合等
の障害の解析を容易に行うことができる。本発明は、Ｃ
ＰＵ設置後に発生する再現性の低い異常解析を行うよう
な場合に好適である。
による異常検出の回数を計数できるので、ＷＤＴカウン
タの計数値からシステムの故障やプログラムの不具合等
の障害の解析を容易に行うことができる。本発明は、Ｃ
ＰＵ設置後に発生する再現性の低い異常解析を行うよう
な場合に好適である。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作の一例を示すフローチャートである。
その動作の一例を示すフローチャートである。
Claims (1)
- 中央処理装置と、この中央処理装置及びこの中央処理装
置に結合する他の処理装置の動作を監視し異常が発生し
た場合当該各処理装置にリセットをかけるウォッチ・ド
ック・タイマ回路とを備えた装置において、電源投入時
に電源部から出力される電源投入信号によってリセット
され前記中央処理装置が再起動後にこの中央処理装置か
らの信号によってセットされるウォッチ・ドック・タイ
マ・フリップ・フロップを設け、前記中央処理装置は再
起動後前記ウォッチ・ドック・タイマ・フリップ・フロ
ップの状態を読み込むようにした中央処理装置の異常検
出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275147A JPS61156442A (ja) | 1984-12-28 | 1984-12-28 | 中央処理装置の異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275147A JPS61156442A (ja) | 1984-12-28 | 1984-12-28 | 中央処理装置の異常検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156442A true JPS61156442A (ja) | 1986-07-16 |
| JPH0439698B2 JPH0439698B2 (ja) | 1992-06-30 |
Family
ID=17551333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275147A Granted JPS61156442A (ja) | 1984-12-28 | 1984-12-28 | 中央処理装置の異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011022833A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Tec Corp | 情報処理装置 |
-
1984
- 1984-12-28 JP JP59275147A patent/JPS61156442A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011022833A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Tec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439698B2 (ja) | 1992-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |