JPH0530925U - 電源電圧低下検出機能付き情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源投入時の異常な割り込みを確実に防止し
て、装置の信頼性を向上させる。 【構成】 入力電圧ＶINは電源回路１に供給されてい
る。電源回路１は入力電圧ＶINを安定化し電源電圧ＶCC
を電圧監視ブロック２、ＮＭＩ制御ブロック３、ＣＰＵ
４及びリセットブロック５に夫々供給する。電圧監視ブ
ロック２は、監視電圧ＶDCと電源電圧ＶCCとを比較して
ＶDCの低下を検出し、出力信号Ａを“０”→“１”にす
る。ＮＭＩ制御ブロック３は、ＣＰＵ４から出力される
ＣＰＵＥＮ信号が“０”のときは信号ＡをＣＰＵ４のＮ
ＭＩ端子にそのまま供給し、ＣＰＵＥＮ信号が“１”の
ときはＣＰＵ４のＮＭＩ端子に“０”を供給して割り込
み信号の入力を禁止する。ＣＰＵ４は、リセットブロッ
ク５からのＲＥＳＥＴ信号が解除されたのち、一定期間
ｔだけＣＰＵＥＮ信号を“１”レベルにする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、電源電圧低下時にこれを検出してデータの退避処理等の所定の割り 込み処理を実行する電源電圧低下検出機能付き情報処理装置に関する。

【０００２】

【従来の技術】

小型計測器の測定データを取り込んで各種統計処理を行う情報処理装置等では 、測定現場で測定値を取り込み、この測定データから加工された管理データを他 の場所でＣＲＴディスプレイに表示させたり、プリンタに出力させる等の機能を 備えたものがある。この場合、情報処理装置は必然的にバッテリ駆動型となるた め、バッテリ電圧の低下によって、内部に保持された計測データが消滅するおそ れがある。そこで、内部に電源電圧の低下を検出する電圧監視手段を設け、電源 電圧低下時には、ＣＰＵに割り込み信号を供給してデータ退避等の所定の割り込 み処理を実行させることがなされている。

【０００３】

【考案が解決しようとする課題】

しかしながら、このようなタイプの情報処理装置の場合、電源電圧が低下した 状態で例えばＡＣアダプタを用いて電源を再投入した際に、電源電圧が上昇する 過程で電圧監視手段が電源電圧の低下状態を検出し、ＣＰＵに割り込みをかけて しまうことがある。この場合、ＣＰＵの割り込み処理動作は異常な動作となり、 内部に保持されたデータが書き替えられてしまう等の不具合が発生する。 そこで、電源投入時に電源ラインが不安定にならないように電源回路の構成を 工夫することがなされているが、この場合、電源回路の構成が複雑になり、コス トアップにつながるという問題点がある。 また、電源投入時のリセット回路にディレイ回路を付加し、電源ラインが安定 化してからＣＰＵへのリセットを解除することもなされている。しかし、この場 合には、電源ラインの電圧波形がチャタリング波形のように変化した場合、ＣＰ Ｕのリセット解除もこれに追従してしまい、その間に異常な割り込みが発生する という問題点がある。

【０００４】 本考案はかかる問題点に鑑みてなされたもので、電源投入時の異常な割り込み を確実に防止して、装置の信頼性を大幅に向上させることができる電源電圧低下 検出機能付き情報処理装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】

本考案に係る電源電圧低下検出機能付き情報処理装置は、電源電圧の低下を検 出し割り込み信号を発生させる電圧監視手段と、前記割り込み信号が入力される と所定の割り込み処理を実行する中央処理装置と、電源投入時に前記中央処理装 置にリセットをかけるリセット手段と、このリセット手段による前記中央処理装 置へのリセットを解除した後一定の期間だけ前記中央処理装置による前記割り込 み処理を禁止する割り込み制御手段とを具備してなることを特徴とする。

【０００６】

【作用】

本考案によれば、リセット手段が中央処理装置へのリセットを解除したのち、 一定の期間だけ中央処理装置による割り込み処理を禁止するようにしたので、電 源投入時の異常な割り込み動作の発生を確実に防止することができる。

【０００７】

【実施例】

以下、添付の図面を参照して本考案の実施例について説明する。 図１は本考案の一実施例に係る電源電圧低下検出機能付き情報処理装置の構成 を示すブロック図である。 ＡＣアダプタ又はＮｉＣｄ電池から供給される入力電圧ＶINは電源回路１に供 給されている。電源回路１は、入力電圧ＶINを安定化して例えば＋５Ｖの電源電 圧ＶCCを出力する。また電源回路１は、入力電圧ＶINを反映した監視電圧ＶDCも 出力する。電源電圧ＶCCは、電圧監視ブロック２、ＮＭＩ（ノンマスカブルイン タラプト）制御ブロック３、ＣＰＵ４及びリセットブロック５に夫々供給されて いる。また、監視電圧ＶDCは電圧監視ブロック２に供給されている。電圧監視ブ ロック２は、ｋＶDC（ｋ＜１；定数）とＶCCとを比較してＶDCの低下を検出し、 出力信号Ａを“０”→“１”にする。ＮＭＩ制御ブロック３は、ＣＰＵ４から出 力されるＣＰＵＥＮ信号が“０”のときは電圧監視ブロック２の出力信号ＡをＣ ＰＵ４のＮＭＩ端子にそのまま供給し、ＣＰＵＥＮ信号が“１”のときは出力信 号Ａの値に拘らずＣＰＵ４のＮＭＩ端子に“０”を供給して割り込み信号の入力 を禁止する。ＣＰＵ４はＮＭＩ端子に“１”レベルが入力されたら、データ退避 等の所定の割り込み処理を実行する。また、ＣＰＵ４は、リセットブロック５か らのＲＥＳＥＴ信号が解除されたのち、一定期間ｔだけＣＰＵＥＮ信号を“１” レベルにする。リセットブロック５は、電源電圧投入後、電源電圧ＶCCがＶR に 達したらＣＰＵ４へのＲＥＳＥＴ信号を“１”レベルにしてリセットを解除する 。

【０００８】 次に、この実施例に係る情報処理装置の動作について説明する。 図２は、電源投入時及び電源低下時の各部の電圧を示す波形図である。 監視電圧ＶDC（ＶIN）が低下して、電圧Ｖ1 のレベルに到達すると、この時点 では電源電圧ＶCCの低下はまだないので、ｋＶDC＜ＶCCとなって電圧監視ブロッ ク２の出力信号Ａは“１”レベルに立ち上がる。この信号Ａは、ＮＭＩ制御ブロ ック３を介してＣＰＵ４に与えられるので、ＣＰＵ４は、割り込み処理を実行す る。そして、入力電圧ＶINが電圧Ｖ2 のレベルまで到達すると電源回路１の出力 である電源電圧ＶCCが低下する。

【０００９】 電源投入時においては、先ず、入力電圧ＶINの立ち上がりに伴って電源回路１ の出力である電源電圧ＶCCが立ち上がる。このとき、リセットブロック５の出力 ＲＥＳＥＴは“０”レベルであるから、ＣＰＵ４はリセット状態となっている。 電源電圧ＶCCが電圧ＶR に達すると、リセットブロック５の出力ＲＥＳＥＴが“ ０”→“１”に変化し、ＣＰＵ４のリセットが解除される。

【００１０】 図３は、リセット解除後のＣＰＵ４の動作を示すフローチャートである。 ＣＰＵ４は、先ずＣＰＵＥＮ信号を“０”→“１”にして（Ｓ１）、タイマの 計数を開始する（Ｓ２）。そして、一定時間（ｔ）が経過したら（Ｓ３）、ＣＰ ＵＥＮを“１”→“０”にする（Ｓ４）。 この処理によって、図２に示すように、ＣＰＵＥＮ信号はリセット解除後から 一定時間ｔだけ“１”レベルになる。

【００１１】 一方、入力電圧ＶINが電圧Ｖ2 に達すると、電源電圧ＶCCは規定電圧に達する が、その後、入力電圧ＶINが電圧Ｖ1 に達するＴの期間では、ｋＶDC＜ＶCCの関 係が実現されることがあるため、図中Ｂで示すように信号Ａがチャタリング状に 変化することがある。しかしながら、この回路によれば、このチャタリング期間 を含む期間ｔで、ＣＰＵＥＮ信号が“１”レベルになるので、信号Ａがマスクさ れ、ＮＭＩ信号は“０”のままとなる。したがって、ＣＰＵ４に異常な割込みが かかるのを防止することができる。

【００１２】 なお、本考案は上述した実施例に限定されるものではない。即ち、上記実施例 では、ＮＭＩ制御ブロック３によってハード的にＣＰＵ４への割込み信号ＮＭＩ の入力を阻止するようにしたが、例えば、図４に示すように、ＣＰＵ４に割込み が発生するたびに、ＣＰＵ４の内部又は外部に備えたタイマレジスタ（電源投入 から所定時間をすぎたかどうかを判定するレジスタ）を参照し（Ｓ１１）、一定 時間が経過していれば割込み処理を許可し（Ｓ１２，Ｓ１３）、一定時間を経過 していなければ割込みを許可しない（Ｓ１２）という処理を行うことにより、ソ フト的にＣＰＵ４の割込み処理を禁止するようにしてもよい。

【００１３】

【考案の効果】

以上述べたように、本考案によれば、リセット手段が中央処理装置へのリセッ トを解除したのち、一定の期間だけ中央処理装置による割り込み処理を禁止する ようにしたので、電源投入時の異常な割り込み動作の発生を確実に防止すること ができる。

【図面の簡単な説明】

【図１】 本考案の実施例に係る電源電圧低下検出機能
付き情報処理装置の構成を示すブロック図である。

【図２】 同装置の各部の電圧波形図である。

【図３】 同装置の電源投入時のＣＰＵの動作を示すフ
ローチャートである。

【図４】 本考案の他の実施例に係る電源電圧低下検出
機能付き情報処理装置の割込み処理のフローチャートで
ある。

【符号の説明】

１…電源回路、２…電圧監視ブロック、３…ＮＭＩ制御
ブロック、４…ＣＰＵ、５…リセットブロック。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 9/46 ３１３ Ｚ 8120−5Ｂ 7165−5Ｂ Ｇ０６Ｆ 1/00 ３４１ Ｍ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 電源電圧の低下を検出し割り込み信号を
   発生させる電圧監視手段と、前記割り込み信号が入力さ
   れると所定の割り込み処理を実行する中央処理装置と、
   電源投入時に前記中央処理装置にリセットをかけるリセ
   ット手段と、このリセット手段による前記中央処理装置
   へのリセットを解除した後一定の期間だけ前記中央処理
   装置による前記割り込み処理を禁止する割り込み制御手
   段とを具備してなることを特徴とする電源電圧低下検出
   機能付き情報処理装置。