JP2552247B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2552247B2 JP2552247B2 JP5329380A JP32938093A JP2552247B2 JP 2552247 B2 JP2552247 B2 JP 2552247B2 JP 5329380 A JP5329380 A JP 5329380A JP 32938093 A JP32938093 A JP 32938093A JP 2552247 B2 JP2552247 B2 JP 2552247B2
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- Japan
- Prior art keywords
- power
- processing
- input
- voltage drop
- switch
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、電圧低下時も入出力処
理を続行する情報処理装置に関する。
理を続行する情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置（本明細書では、パ
ソコン、ハンドヘルドコンピュータ、オフコン等を情報
処理装置と呼ぶ）においては、プログラムの実行中に電
源スイッチがオフされたり、供給電源電圧が低下する
と、実行中のプログラムの状態によらず処理が中断され
てしまった。このため、中断部分からの再実行は不可能
であり、特に、入出力処理中の中断は使用中のメディア
自体を破壊する恐れがあった。これは、電源バッテリ−
電圧の低下による不慮の中断に対して、非常に大きな問
題点であった。
ソコン、ハンドヘルドコンピュータ、オフコン等を情報
処理装置と呼ぶ）においては、プログラムの実行中に電
源スイッチがオフされたり、供給電源電圧が低下する
と、実行中のプログラムの状態によらず処理が中断され
てしまった。このため、中断部分からの再実行は不可能
であり、特に、入出力処理中の中断は使用中のメディア
自体を破壊する恐れがあった。これは、電源バッテリ−
電圧の低下による不慮の中断に対して、非常に大きな問
題点であった。
【０００３】
【発明が解決しようとする課題】本発明は、上記問題点
を解決するため、供給電源電圧の状態及びプログラムの
実行状態等を自動的に調べ、電源オフ処理をすることの
できる情報処理装置を提供することを目的とする。
を解決するため、供給電源電圧の状態及びプログラムの
実行状態等を自動的に調べ、電源オフ処理をすることの
できる情報処理装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、電源を供給す
るための電池と、該電池の電圧低下を検出する電圧低下
検出手段とを備える情報処理装置であって、該電圧低下
検出手段からの信号に基づき電源のオフを決定するスイ
ッチ・オフ決定手段と、該スイッチ・オフ決定手段から
の指示により実際に電源オフ処理をする電源オフ処理手
段と、入出力処理が開始される前に前記スイッチ・オフ
決定手段に対して電源オフを禁止する前処理手段と、電
圧低下の発生時、電圧低下の発生を示す情報を格納手段
に格納して入出力処理を続行する入出力処理実行手段
と、入出力処理の終了に伴って、前記前処理手段により
実施された電源オフの禁止を解除する後処理手段と、該
量処理手段による電源オフの禁止の解除後、前記格納手
段に格納された電圧低下の発生を示す情報に基づき電源
オフ処理を実行する電源オフ処理手段とから成ることを
特徴とする。
るための電池と、該電池の電圧低下を検出する電圧低下
検出手段とを備える情報処理装置であって、該電圧低下
検出手段からの信号に基づき電源のオフを決定するスイ
ッチ・オフ決定手段と、該スイッチ・オフ決定手段から
の指示により実際に電源オフ処理をする電源オフ処理手
段と、入出力処理が開始される前に前記スイッチ・オフ
決定手段に対して電源オフを禁止する前処理手段と、電
圧低下の発生時、電圧低下の発生を示す情報を格納手段
に格納して入出力処理を続行する入出力処理実行手段
と、入出力処理の終了に伴って、前記前処理手段により
実施された電源オフの禁止を解除する後処理手段と、該
量処理手段による電源オフの禁止の解除後、前記格納手
段に格納された電圧低下の発生を示す情報に基づき電源
オフ処理を実行する電源オフ処理手段とから成ることを
特徴とする。
【０００５】
【実施例】本発明の構成を図１に基づいて説明する。
【０００６】本発明の情報処理装置の電源コントロール
は、情報処理装置の外部にあるスイッチ１（以下、これ
を物理的スイッチと称す）の状態と、電源電圧低下（以
下、これを電圧低下と称す）検出手段２からの出力と、
前処理手段９及び後処理手段７からの出力とから情報処
理装置のスイッチ状態を決定するスイッチ・オフ決定手
段３によって行なわれる。このスイッチ・オフ決定手段
３の出力は、論理的電気スイッチ４に入力され、実際の
電源のオン／オフ操作を行なっている。ここで、前処理
手段９は、入出力処理実行手段８の動作中において電源
オフ要因（すなわち、物理的スイッチ１がオフされた
り、電圧低下が生じた場合等）が発生した場合でも、入
出力処理実行手段８の動作中はそれを続行させるために
電源オフを禁止する手段である。また、後処理手段７
は、前記電源オフ要因に対する電源オフ禁止事項を解除
し、入出力処理実行手段８の動作中に電源オフ要因が発
生した場合には電源オフを実行させるよう出力する手段
である。
は、情報処理装置の外部にあるスイッチ１（以下、これ
を物理的スイッチと称す）の状態と、電源電圧低下（以
下、これを電圧低下と称す）検出手段２からの出力と、
前処理手段９及び後処理手段７からの出力とから情報処
理装置のスイッチ状態を決定するスイッチ・オフ決定手
段３によって行なわれる。このスイッチ・オフ決定手段
３の出力は、論理的電気スイッチ４に入力され、実際の
電源のオン／オフ操作を行なっている。ここで、前処理
手段９は、入出力処理実行手段８の動作中において電源
オフ要因（すなわち、物理的スイッチ１がオフされた
り、電圧低下が生じた場合等）が発生した場合でも、入
出力処理実行手段８の動作中はそれを続行させるために
電源オフを禁止する手段である。また、後処理手段７
は、前記電源オフ要因に対する電源オフ禁止事項を解除
し、入出力処理実行手段８の動作中に電源オフ要因が発
生した場合には電源オフを実行させるよう出力する手段
である。
【０００７】図２は、本発明のハード・ウェア構成を示
すブロック図である。ここにおいて、情報処理装置の電
源は、物理的スイッチ２６、電源ソース２７及び中央処
理装置２１よりの出力からの電源のオン／オフを判定す
る電源コントローラ２５と、該電源コントローラ２５の
出力により実際に電源をオン／オフする電気的スイッチ
２４から成っている。
すブロック図である。ここにおいて、情報処理装置の電
源は、物理的スイッチ２６、電源ソース２７及び中央処
理装置２１よりの出力からの電源のオン／オフを判定す
る電源コントローラ２５と、該電源コントローラ２５の
出力により実際に電源をオン／オフする電気的スイッチ
２４から成っている。
【０００８】又、図３は図２のハードウェア構成図をさ
らに詳細に説明する図である。電源ソース２７中には、
装置に電源を供給するための電池３２がある。そして、
電池３２は、Ａ−Ｃアダプタ３４により充電可能であ
る。電池３２の電圧が低下しある一定量以下になるとＡ
−Ｄコンバーター２８及び信号線３３を介して電源コン
トローラ２５は電圧低下の状態を検知する。そしてその
情報を電源コントローラ２５は、信号線３０経由で中央
処理装置２１に知らせる。又、電池３２により供給され
る電圧は、信号線３１により中央処理装置２１、ＲＯＭ
２２、ＲＡＭ２３に供給される。
らに詳細に説明する図である。電源ソース２７中には、
装置に電源を供給するための電池３２がある。そして、
電池３２は、Ａ−Ｃアダプタ３４により充電可能であ
る。電池３２の電圧が低下しある一定量以下になるとＡ
−Ｄコンバーター２８及び信号線３３を介して電源コン
トローラ２５は電圧低下の状態を検知する。そしてその
情報を電源コントローラ２５は、信号線３０経由で中央
処理装置２１に知らせる。又、電池３２により供給され
る電圧は、信号線３１により中央処理装置２１、ＲＯＭ
２２、ＲＡＭ２３に供給される。
【０００９】電源コントローラ２５は、たとえば、マイ
クロプロセッサによって構成されるが、その構成をさら
に図４を用いて説明すると以下のようになる。７１はプ
ログラムカウンタでプログラムのアドレス情報（プログ
ラムメモリ７４のアドレス）を保持するレジスタであ
る。７２は、スタックポインターでデータメモリ７３の
スタツクの先頭アドレス情報を保持している８ビットレ
ジスタである。７５は汎用レジスタである。７６は演算
結果をストアしたり、データメモリ７３、Ｉ／Ｏポート
７７そして汎用レジスタ７５などとの間でデータのやり
とりを行うレジスタである。又、１００はレジスタ７６
のけた上げがあるかないかを示すレジスタである。又、
７８は演算器である。７９はプログラムメモリ７４に格
納された命令を解読するインストラクションデコーダー
である。又、システム・クロック発生回路８０はＲＣ発
振回路（図示せず）と１／２分周回路（図示せず）で構
成されている。ＲＣ発振回路は、ＣＬ１、ＣＬ２端子
（図示せず）に接続された外付抵抗（図示せず）とキャ
パンタ（図示せず）によって発振する。又、ＲＣ発振を
行わずＣＬ１入力より外部クロックを入力することもで
き、その場合ＲＣ発振回路は単に反転バッファとしての
み働く、又、ＲＣ発振回路よりの出力８１はクロック制
御回路８３に送られ、そこで分周されてタイマ／イベン
ト・カウンタ８４のカウント・パルスとなる。又、ＲＣ
発振回路出力よりさらに１／２分周された信号はシステ
ム・クロック８２となりシリアル・インターフェース８
６に送られる。カウント・クロック発生回路８７はクリ
スタル発振回路（図示せず）から成る。クリスタル発振
回路はＸ１、Ｘ２端子（図示せず）に接続されたクリス
タル及び抵抗Ｒ（図示せず）、キャパシタＣ（図示せ
ず）によって発振する。又、クリスタル発振を行わず、
Ｘ１入力より外部クロックを入力することもでき、その
場合クリスタル発振回路は単に反転バッファとしてのみ
働く。カウント・クッロク発生回路８７よりの出力８８
は、クロック制御回路８３へ送られ直接または分周され
てタイマ／イベント・カウンタ８４のカウント・パルス
８９となる。又、８５はインターラプト制御回路であ
り、８６はシリアル・データの入出力に使用するための
シリアルインターフェースである。
クロプロセッサによって構成されるが、その構成をさら
に図４を用いて説明すると以下のようになる。７１はプ
ログラムカウンタでプログラムのアドレス情報（プログ
ラムメモリ７４のアドレス）を保持するレジスタであ
る。７２は、スタックポインターでデータメモリ７３の
スタツクの先頭アドレス情報を保持している８ビットレ
ジスタである。７５は汎用レジスタである。７６は演算
結果をストアしたり、データメモリ７３、Ｉ／Ｏポート
７７そして汎用レジスタ７５などとの間でデータのやり
とりを行うレジスタである。又、１００はレジスタ７６
のけた上げがあるかないかを示すレジスタである。又、
７８は演算器である。７９はプログラムメモリ７４に格
納された命令を解読するインストラクションデコーダー
である。又、システム・クロック発生回路８０はＲＣ発
振回路（図示せず）と１／２分周回路（図示せず）で構
成されている。ＲＣ発振回路は、ＣＬ１、ＣＬ２端子
（図示せず）に接続された外付抵抗（図示せず）とキャ
パンタ（図示せず）によって発振する。又、ＲＣ発振を
行わずＣＬ１入力より外部クロックを入力することもで
き、その場合ＲＣ発振回路は単に反転バッファとしての
み働く、又、ＲＣ発振回路よりの出力８１はクロック制
御回路８３に送られ、そこで分周されてタイマ／イベン
ト・カウンタ８４のカウント・パルスとなる。又、ＲＣ
発振回路出力よりさらに１／２分周された信号はシステ
ム・クロック８２となりシリアル・インターフェース８
６に送られる。カウント・クロック発生回路８７はクリ
スタル発振回路（図示せず）から成る。クリスタル発振
回路はＸ１、Ｘ２端子（図示せず）に接続されたクリス
タル及び抵抗Ｒ（図示せず）、キャパシタＣ（図示せ
ず）によって発振する。又、クリスタル発振を行わず、
Ｘ１入力より外部クロックを入力することもでき、その
場合クリスタル発振回路は単に反転バッファとしてのみ
働く。カウント・クッロク発生回路８７よりの出力８８
は、クロック制御回路８３へ送られ直接または分周され
てタイマ／イベント・カウンタ８４のカウント・パルス
８９となる。又、８５はインターラプト制御回路であ
り、８６はシリアル・データの入出力に使用するための
シリアルインターフェースである。
【００１０】次に前記のように構成された本発明の情報
処理装置の動作を図５のフローチャートを用いて説明す
る。まず電源オフの要因が発生するのは、入出力処理を
実行中の場合と、そうでない場合がある。入出力処理を
実行中でない場合には、電源オフの要因が発生した直後
に電源オフ処理手段５が動作し電源が落とされる。図５
のフローチャートで示されているのは入出力処理を実行
中に電源オフの要因が発生した場合である。まず、入出
力処理に入るための準備が、入出力処理開始手段１０に
よってなされる（＜１＞）。次に前処理手段９が、スイ
ッチ・オフ決定手段３に対して電源オフを禁止する（＜
２＞）。その後、入出力処理実行手段８によって入出力
処理が実行されるが、この時電源オフ要因が発生しても
ただその情報が格納されるだけで、処理は中断されない
（＜３＞）。 その後、入出力処理が終了すると後処理
手段７がスイッチ・オフ決定手段３に対する電源オフの
禁止を解除（＜４＞）し、さらに電源オフ情報の格納エ
リアを調べ、電源オフ要因発生の情報を検知した場合に
は、まずその情報エリアをクリアした後、電源オフを実
行する。また、電源オフ要因の発生がない場合には、続
いて入出力処理終了手段６が動作し入出力処理が終了し
て次の処理へと進んでいく（＜５＞）。以上説明したよ
うに入出力処理実行中の電源オフはその完了後に実行さ
れる。
処理装置の動作を図５のフローチャートを用いて説明す
る。まず電源オフの要因が発生するのは、入出力処理を
実行中の場合と、そうでない場合がある。入出力処理を
実行中でない場合には、電源オフの要因が発生した直後
に電源オフ処理手段５が動作し電源が落とされる。図５
のフローチャートで示されているのは入出力処理を実行
中に電源オフの要因が発生した場合である。まず、入出
力処理に入るための準備が、入出力処理開始手段１０に
よってなされる（＜１＞）。次に前処理手段９が、スイ
ッチ・オフ決定手段３に対して電源オフを禁止する（＜
２＞）。その後、入出力処理実行手段８によって入出力
処理が実行されるが、この時電源オフ要因が発生しても
ただその情報が格納されるだけで、処理は中断されない
（＜３＞）。 その後、入出力処理が終了すると後処理
手段７がスイッチ・オフ決定手段３に対する電源オフの
禁止を解除（＜４＞）し、さらに電源オフ情報の格納エ
リアを調べ、電源オフ要因発生の情報を検知した場合に
は、まずその情報エリアをクリアした後、電源オフを実
行する。また、電源オフ要因の発生がない場合には、続
いて入出力処理終了手段６が動作し入出力処理が終了し
て次の処理へと進んでいく（＜５＞）。以上説明したよ
うに入出力処理実行中の電源オフはその完了後に実行さ
れる。
【００１１】
【発明の効果】以上説明したように本発明によって、プ
ログラムの実行状態によらず電源電圧の低下が発生した
場合でも入出力処理が終了した時点で処理が中断される
ため、使用メディアの破壊が防げ、また、中断箇所から
の続行が可能となった。これらにより本発明は、情報処
理装置の信頼性を高めるという効果をもつ。
ログラムの実行状態によらず電源電圧の低下が発生した
場合でも入出力処理が終了した時点で処理が中断される
ため、使用メディアの破壊が防げ、また、中断箇所から
の続行が可能となった。これらにより本発明は、情報処
理装置の信頼性を高めるという効果をもつ。
【図１】本発明の概要を示すブロック図である。
【図２】本発明の一実施例のハードウェア構成を示す図
である。
である。
【図３】図２を更に詳細に示した図である。
【図４】図２、図３の電源コントローラ２５の詳細を示
した図である。
した図である。
【図５】本発明の情報処理装置の動作を示すフローチャ
ートである。
ートである。
２：電圧低下検出手段 ３：スイッチ・オフ決定手段 ７：後処理手段 ９：前処理手段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−41025（ＪＰ，Ａ) 特開 昭57−98022（ＪＰ，Ａ) 特開 昭57−117025（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電源を供給するための電池と、該電池の電
圧低下を検出する電圧低下検出手段とを備える情報処理
装置であって、 該電圧低下検出手段からの信号に基づき電源のオフを決
定するスイッチ・オフ決定手段と、 該スイッチ・オフ決定手段からの指示により実際に電源
オフ処理をする電源オフ処理手段と、入出力処理が開始される前に 前記スイッチ・オフ決定手
段に対して電源オフを禁止する前処理手段と、電圧低下の発生時、電圧低下の発生を示す情報を格納手
段に 格納して入出力処理を続行する入出力処理実行手段
と、入出力処理の終了に伴って、前記前処理手段により実施
された電源オフの禁止を解除する 後処理手段と、該後処理手段による電源オフの禁止の解除後、前記格納
手段に格納された電圧低下の発生を示す情報に基づき電
源オフ処理を実行する電源オフ処理手段と から成ること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329380A JP2552247B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329380A JP2552247B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083184A Division JPS60225922A (ja) | 1984-04-25 | 1984-04-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH075957A JPH075957A (ja) | 1995-01-10 |
| JP2552247B2 true JP2552247B2 (ja) | 1996-11-06 |
Family
ID=18220798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329380A Expired - Lifetime JP2552247B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552247B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148751U (ja) * | 1980-04-09 | 1981-11-09 | ||
| JPS6034132B2 (ja) * | 1981-08-24 | 1985-08-07 | オムロン株式会社 | プログラマブル・コントロ−ラ |
-
1993
- 1993-12-27 JP JP5329380A patent/JP2552247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH075957A (ja) | 1995-01-10 |
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