JPS6034132B2 - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
- Publication number
- JPS6034132B2 JPS6034132B2 JP56132495A JP13249581A JPS6034132B2 JP S6034132 B2 JPS6034132 B2 JP S6034132B2 JP 56132495 A JP56132495 A JP 56132495A JP 13249581 A JP13249581 A JP 13249581A JP S6034132 B2 JPS6034132 B2 JP S6034132B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- memory
- abnormality
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1179—Safety, on error, fault, block, inhibit output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/12—Plc mp multi processor system
- G05B2219/1209—Exchange control, I-O data to other plc, individually, without host
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14043—Detection of abnormal temperature
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14053—Power failure, loss, abnormal battery
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Programmable Controllers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】
この発明はプログラマフル・コントローラに関し、特に
、装置内部の異常が検出された場合の制御方式に関する
ものである。
、装置内部の異常が検出された場合の制御方式に関する
ものである。
従来のプログラマフル・コントローラにおいてはバツテ
リの電圧異常を検出する手段や、装置内の温度が異常に
上昇することを検出する手段や、装置内のバスラィンの
パリティーチェックを行なって、データの異常を出する
手段等の異常診断手段が設けられており、この異常診断
手段によって装置の異常が検出されたとき、プログラマ
フル・コントローラの動作を停止する（出力信号を全て
オフにする）ように構成されていた。
リの電圧異常を検出する手段や、装置内の温度が異常に
上昇することを検出する手段や、装置内のバスラィンの
パリティーチェックを行なって、データの異常を出する
手段等の異常診断手段が設けられており、この異常診断
手段によって装置の異常が検出されたとき、プログラマ
フル・コントローラの動作を停止する（出力信号を全て
オフにする）ように構成されていた。
しかしプログラマフル・コントローラの使用者の立場で
は、装置内の何等かの異常が生じたとき、その異常の種
類や異常が生じたときの制御対象の状況に一切関わりな
く装置の動作を全面的に停止してしまうのは、実際面で
必ずしも適切とはいえないことがしばしばあった。
は、装置内の何等かの異常が生じたとき、その異常の種
類や異常が生じたときの制御対象の状況に一切関わりな
く装置の動作を全面的に停止してしまうのは、実際面で
必ずしも適切とはいえないことがしばしばあった。
この発明は上述した従来の問題点に鑑みなされたもので
あり、その目的は、装置内部のどのような異常が検出さ
れ、また制御対象がどのような状況にあるときに制御出
力を禁止状態にあるかを、使用者の立場で任意に設定し
て、それをユーザプログラムの一部として細めるように
したプログラマフル・コントローラを提供するとにある
。
あり、その目的は、装置内部のどのような異常が検出さ
れ、また制御対象がどのような状況にあるときに制御出
力を禁止状態にあるかを、使用者の立場で任意に設定し
て、それをユーザプログラムの一部として細めるように
したプログラマフル・コントローラを提供するとにある
。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。第１図はこの発明に係るプログラマフル・コントロ
ーラの概略構成を示すブロック図であるこのプログラマ
フル・コントローラは、ユーザフ。
る。第１図はこの発明に係るプログラマフル・コントロ
ーラの概略構成を示すブロック図であるこのプログラマ
フル・コントローラは、ユーザフ。
ログラムが格納されるユーザプログラムメモリ１と、外
部入力信号が与えられる入力回路２と、外部出力信号を
送出する出力信号３と、上記入力回路２および出力回路
３に対応した入出力データのバッファメモリとなる入出
力メモリ４と、上記ユーザプログラムメモリ１の各命令
を順次高速に実行し、上記入出力メモリ４のデータに基
づいて演算処理をし、その処理結果で上記入出力メモリ
４の出力データを書換える命令実行手段と、上記入力回
路２の入力データを上記入出力メモリ４の所定Ｚエリア
に書込む入力更新手段と、上記入出力メモリ４の所定エ
リアの出力データを上記出力信号３にセットする出力更
新手段とを基本的に有している。上記命令実行手段、入
力更新手段、出力更新手段はいわゆるマイクロプロセッ
サで構成されるＺＣＰＵ（中央処理ユニット）５によっ
て実現される。ＣＰＵ５は命令実行手段および入出力更
新手段としての制御動作の他、後述する各種のＯＳ処理
（オペレーティング・システム）を実行するもので、そ
の際にＲＡＭであるメモリ６がワーキングメモリとして
使われる。また、この発明に係るプログラマフル・コン
トローラは、装置内部の異常を検出する複数種類の異常
診断手段と、各異常診断手段に対応して設定され、その
診断結果に応じてセットまたはリセットされる複数の異
常フラグＦ１，Ｆ２と、上記命令実行手段の動作中にお
いてユーザプログラムの一部として上記ユーザプログラ
ムメモリ１に任意に設定された命令を実行することによ
り、上記異常フラグＦ１，Ｆ２および任意の入出力デー
タ間の任意の論理演算の結果でもつてセットまたはリセ
ットされる出力禁止フラグＦＯと、この出力禁止フラグ
ＦＯの状態に応じて上記出力更新手段の動作を禁止して
、所定の出力状態にする出力禁手段とを備えている。
部入力信号が与えられる入力回路２と、外部出力信号を
送出する出力信号３と、上記入力回路２および出力回路
３に対応した入出力データのバッファメモリとなる入出
力メモリ４と、上記ユーザプログラムメモリ１の各命令
を順次高速に実行し、上記入出力メモリ４のデータに基
づいて演算処理をし、その処理結果で上記入出力メモリ
４の出力データを書換える命令実行手段と、上記入力回
路２の入力データを上記入出力メモリ４の所定Ｚエリア
に書込む入力更新手段と、上記入出力メモリ４の所定エ
リアの出力データを上記出力信号３にセットする出力更
新手段とを基本的に有している。上記命令実行手段、入
力更新手段、出力更新手段はいわゆるマイクロプロセッ
サで構成されるＺＣＰＵ（中央処理ユニット）５によっ
て実現される。ＣＰＵ５は命令実行手段および入出力更
新手段としての制御動作の他、後述する各種のＯＳ処理
（オペレーティング・システム）を実行するもので、そ
の際にＲＡＭであるメモリ６がワーキングメモリとして
使われる。また、この発明に係るプログラマフル・コン
トローラは、装置内部の異常を検出する複数種類の異常
診断手段と、各異常診断手段に対応して設定され、その
診断結果に応じてセットまたはリセットされる複数の異
常フラグＦ１，Ｆ２と、上記命令実行手段の動作中にお
いてユーザプログラムの一部として上記ユーザプログラ
ムメモリ１に任意に設定された命令を実行することによ
り、上記異常フラグＦ１，Ｆ２および任意の入出力デー
タ間の任意の論理演算の結果でもつてセットまたはリセ
ットされる出力禁止フラグＦＯと、この出力禁止フラグ
ＦＯの状態に応じて上記出力更新手段の動作を禁止して
、所定の出力状態にする出力禁手段とを備えている。
上記異常診断手段としては、この実施例ではバッテリ電
圧の異常を検出するバッテリ異常検出回路７と、装置内
の温度の異常上昇を検出する温度異常検出回路８とが設
けられている。
圧の異常を検出するバッテリ異常検出回路７と、装置内
の温度の異常上昇を検出する温度異常検出回路８とが設
けられている。
また、上記異常フラグＦ１，Ｆ２および出力禁止フラグ
ＦＯはワーキングメモリ６に設定されている。異常フラ
グＦＩはバッテリ異常検出回路７にて異常が検出された
ときセットされる。異常検出フラグＦ２は温度異常検出
回路８にて異常が検出されたときセットされる。出力禁
止フラグＦＯを異常フラグＦ１，Ｆ２および任意の入出
力データの状態を条件としてセットまたはリセットする
ようにユーザプログラムに任意に設定するというのは、
例えばラダーダイヤフラム方式のプログラマフル・コン
トローラの場合、第２図に示すように、出力禁止フラグ
ＦＯを出力リレーとし、このリレーＦＯを駆動する条件
として、異常フラグＦ１，Ｆ２を入力接点として扱うと
ともに、これら入力接点Ｆ１，Ｆ２と制御対象機器に係
わる任意の入出力接点を使って任意のラダーダイヤグラ
ムを構成し、これを所定の命令形式に変換してユーザプ
ログラムメモリ４に予め設定するとを意味している。
ＦＯはワーキングメモリ６に設定されている。異常フラ
グＦＩはバッテリ異常検出回路７にて異常が検出された
ときセットされる。異常検出フラグＦ２は温度異常検出
回路８にて異常が検出されたときセットされる。出力禁
止フラグＦＯを異常フラグＦ１，Ｆ２および任意の入出
力データの状態を条件としてセットまたはリセットする
ようにユーザプログラムに任意に設定するというのは、
例えばラダーダイヤフラム方式のプログラマフル・コン
トローラの場合、第２図に示すように、出力禁止フラグ
ＦＯを出力リレーとし、このリレーＦＯを駆動する条件
として、異常フラグＦ１，Ｆ２を入力接点として扱うと
ともに、これら入力接点Ｆ１，Ｆ２と制御対象機器に係
わる任意の入出力接点を使って任意のラダーダイヤグラ
ムを構成し、これを所定の命令形式に変換してユーザプ
ログラムメモリ４に予め設定するとを意味している。
次に、ＣＰＵ５による制御動作の概要を第３図のフロー
チャートに従って順次説明する。
チャートに従って順次説明する。
イニシャル処理１００に続く最初のステップ１０１では
、入力回路２に与えられている外部入力信号を入出力メ
モリ４の所定エリアに書込む（入力更新手段の動作）。
次のステップ１０２，１０３によってューザプ。グラム
メモリ１に格納されているユーザプログラムを先頭アド
レスからエンド命令までを高速で実行する（命令実行手
段の動作）。これにより、各命令の実行結果に従って入
出力メモリ４の出力データが書換えられるともに、上述
した出力禁止フラグＦＯの状態も決定される。次のステ
ップ１０４で出力禁止フラグＦＯがセットされているか
りセットされているのかを判断する。出力禁止フラグＦ
Ｏがリセットされているのは、制御出力を禁止しない正
常な動作を行なうことを意味し、この場合はステップ１
０５に進み、入出力メモリ４の出力デ−夕を出力回路３
に供給して外部出力信号として出力する（出力更新手段
の動作）。次のステップ１０７では、バッテリ異常検出
回路７の出力をチェックし、異常があるか杏かを判断す
る。異常である場合、ステップ１０８で異常禁止フラグ
ＦＩをセットし、異常でない場合はステップ１０９で異
常禁止フラグＦＩをリセットする。続くステップ１１０
では温度異常検出回路８の出力をチェックし、異常であ
るか杏かを判断する。異常である場合ステップ１１１で
異常フラグＦ２をセットし、異常でない場合はステップ
１１２で異常フラグＦ２をリセットする。続くステップ
１１３ではモニタ表示や図示してし・なし、フ。。グラ
ムコンソールからの入力受付処理等の各種のＯＳ処理を
行ない、その後ステップ１０１に戻る。以上のステップ
１０１から１１３までが高速に繰り返し実行される訳で
ある。その実行過程で、制御対象機器の制御状態の進行
に伴って入出力データが変化していき、また異常検出回
路７，８にて異常が検出されると異常フラグＦ１，Ｆ２
がセットされる。そして、例えば第２図のように出力禁
止フラグＦＯの駆動条件をユーザ側にて設定してあると
すると、温度異常フラグＦ２がセットされた場合に温度
異常フラグＦ２がセットされた場合に出力禁止フラグＦ
Ｏがセットされる他、バッテリ異常フラグＦＩがセット
され、かつ外部入力信号１１がオンしたときの出力禁止
フラグＦＯがセットされる。出力禁止フラグＦＯがセッ
トされると、上言己ステップ１ ０４にてＹＥＳと判定
されて、ステップ１０５の出力更新動作は行なわずに、
ステップ１０６に進み、このステップ１０６にて出力回
路３から導出されている全ての外部出力信号をオフにす
る。そしてステップ１０７側へ進む。このように、異常
検出回路７または８によって異常が検出されたとき無条
件に出力を禁止するのではなく、異常検出回路７，８の
出力信号とその他の任意の入出力データとの任意の組合
せ論理状態が生じたときに、出力禁止をするように使用
者側の立場で設定することができるのである。なお、上
記の実施例における異常診断手段はバッテリ異常検出回
路７と温度異常検出回路８の２つであったが、本発明は
これに限定されるものではなく、その他の各種回路上の
異常を検出する内部診断機能を例えばＣＰＵ５に持たせ
、それら各異常に対応して異常フラグを認定し、これら
全ての異常フラグを出力禁止フラグＦＯの駆動条件とし
て利用できるようにすることができる。
、入力回路２に与えられている外部入力信号を入出力メ
モリ４の所定エリアに書込む（入力更新手段の動作）。
次のステップ１０２，１０３によってューザプ。グラム
メモリ１に格納されているユーザプログラムを先頭アド
レスからエンド命令までを高速で実行する（命令実行手
段の動作）。これにより、各命令の実行結果に従って入
出力メモリ４の出力データが書換えられるともに、上述
した出力禁止フラグＦＯの状態も決定される。次のステ
ップ１０４で出力禁止フラグＦＯがセットされているか
りセットされているのかを判断する。出力禁止フラグＦ
Ｏがリセットされているのは、制御出力を禁止しない正
常な動作を行なうことを意味し、この場合はステップ１
０５に進み、入出力メモリ４の出力デ−夕を出力回路３
に供給して外部出力信号として出力する（出力更新手段
の動作）。次のステップ１０７では、バッテリ異常検出
回路７の出力をチェックし、異常があるか杏かを判断す
る。異常である場合、ステップ１０８で異常禁止フラグ
ＦＩをセットし、異常でない場合はステップ１０９で異
常禁止フラグＦＩをリセットする。続くステップ１１０
では温度異常検出回路８の出力をチェックし、異常であ
るか杏かを判断する。異常である場合ステップ１１１で
異常フラグＦ２をセットし、異常でない場合はステップ
１１２で異常フラグＦ２をリセットする。続くステップ
１１３ではモニタ表示や図示してし・なし、フ。。グラ
ムコンソールからの入力受付処理等の各種のＯＳ処理を
行ない、その後ステップ１０１に戻る。以上のステップ
１０１から１１３までが高速に繰り返し実行される訳で
ある。その実行過程で、制御対象機器の制御状態の進行
に伴って入出力データが変化していき、また異常検出回
路７，８にて異常が検出されると異常フラグＦ１，Ｆ２
がセットされる。そして、例えば第２図のように出力禁
止フラグＦＯの駆動条件をユーザ側にて設定してあると
すると、温度異常フラグＦ２がセットされた場合に温度
異常フラグＦ２がセットされた場合に出力禁止フラグＦ
Ｏがセットされる他、バッテリ異常フラグＦＩがセット
され、かつ外部入力信号１１がオンしたときの出力禁止
フラグＦＯがセットされる。出力禁止フラグＦＯがセッ
トされると、上言己ステップ１ ０４にてＹＥＳと判定
されて、ステップ１０５の出力更新動作は行なわずに、
ステップ１０６に進み、このステップ１０６にて出力回
路３から導出されている全ての外部出力信号をオフにす
る。そしてステップ１０７側へ進む。このように、異常
検出回路７または８によって異常が検出されたとき無条
件に出力を禁止するのではなく、異常検出回路７，８の
出力信号とその他の任意の入出力データとの任意の組合
せ論理状態が生じたときに、出力禁止をするように使用
者側の立場で設定することができるのである。なお、上
記の実施例における異常診断手段はバッテリ異常検出回
路７と温度異常検出回路８の２つであったが、本発明は
これに限定されるものではなく、その他の各種回路上の
異常を検出する内部診断機能を例えばＣＰＵ５に持たせ
、それら各異常に対応して異常フラグを認定し、これら
全ての異常フラグを出力禁止フラグＦＯの駆動条件とし
て利用できるようにすることができる。
また上記実施例では、出力禁止態様として全ての外部出
力信号をオフにするようにしていたが、本発明はこれに
限定されるものではなく、出力禁止グラフがセットされ
る直前の出力状態を維持するようにしたり、あるいは予
め設定してある特定の出力パターンを出力するように構
成することもできる。
力信号をオフにするようにしていたが、本発明はこれに
限定されるものではなく、出力禁止グラフがセットされ
る直前の出力状態を維持するようにしたり、あるいは予
め設定してある特定の出力パターンを出力するように構
成することもできる。
以上詳細に説明したように、この発明に係るプログラマ
フル・コントローラにあっては、どのような異常状態が
検出され、かつどのような制御状態であるときに、出力
禁止状態にするかを、使用者側の立場で使用態様に見合
った条件設定をすることができ、従来のものに比べて格
段に使い勝手が良く、使用者側の要求に対応できるよう
になる。
フル・コントローラにあっては、どのような異常状態が
検出され、かつどのような制御状態であるときに、出力
禁止状態にするかを、使用者側の立場で使用態様に見合
った条件設定をすることができ、従来のものに比べて格
段に使い勝手が良く、使用者側の要求に対応できるよう
になる。
第１図は本発明に係るプログラマフル・コントローラの
概略構成を示すブロック図、第２図は出力禁止にするた
めの条件設定プログラムの一例を示す図、第３図は上記
のプログラマフル・コントローラの制御動作を示すフロ
ーチャートである。 １・・・・・・ユーザプログラムメモリ、２・・・・・
・入力回路、３・・・・・・出力回路、４・・・・・・
入出力メモリ、５・・・・・・ＣＰＵ、６…・・・ワー
キングメモリ、７・・・・・・バツテリ異常検出回路、
８・・・・・・温度異常検出回路、Ｆ０・・・・・・出
力禁止フラグ、Ｆ１，Ｆ２・・・・・・異常フラグ。 第２図 第１図 第３図
概略構成を示すブロック図、第２図は出力禁止にするた
めの条件設定プログラムの一例を示す図、第３図は上記
のプログラマフル・コントローラの制御動作を示すフロ
ーチャートである。 １・・・・・・ユーザプログラムメモリ、２・・・・・
・入力回路、３・・・・・・出力回路、４・・・・・・
入出力メモリ、５・・・・・・ＣＰＵ、６…・・・ワー
キングメモリ、７・・・・・・バツテリ異常検出回路、
８・・・・・・温度異常検出回路、Ｆ０・・・・・・出
力禁止フラグ、Ｆ１，Ｆ２・・・・・・異常フラグ。 第２図 第１図 第３図
Claims (1)
- １ ユーザプログラムが格納されるユーザプログラムメ
モリと、外部入力信号が与えられる入力回路と、外部出
力信号を送出する出力回路と、上記入力回路および出力
回路に対応した入出力データのバツフアメモリとなる入
出力メモリと、上記ユーザプログラムメモリの各命令を
順次高速に実行し、上記入出力メモリのデータに基づい
て演算処理をし、その処理結果で上記入出力メモリの出
力データを書換える命令実行手段と、上記入力回路の入
力データを上記入出力メモリの所定エリアに書込む入力
更新手段と、上記入出力メモリの所定エリアの出力デー
タを上記外部出力回路にセツトする出力更新手段とを有
するプログラマブル・コントローラにおいて、装置内部
の異常を検出する複数種類の異常診断手段と、各該異常
診断手段に対応して設定され、その診断結果に応じてセ
ツトまたはリセツトされる複数の異常フラグと、上記命
令実行手段の動作中において、ユーザプログラムの一部
として上記ユーザプログラムメモリに任意に設定された
命令を実行することにより、上記異常フラグおよび任意
の入出力データ間の任意の論理演算の結果でもつてセツ
トまたはリセツトされる出力禁止フラグと、この出力禁
止フラグの状態に応じて上記出力更新手段の動作を禁止
して所定の出力状態にする出力禁止手段とを備えたこと
を特徴とするプログラマブル・コントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132495A JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
| GB08223840A GB2104685B (en) | 1981-08-24 | 1982-08-18 | Programmable controller |
| DE19823231419 DE3231419A1 (de) | 1981-08-24 | 1982-08-24 | Programmierbare steuereinrichtung |
| US06/898,898 US4725976A (en) | 1981-08-24 | 1986-08-21 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132495A JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833758A JPS5833758A (ja) | 1983-02-28 |
| JPS6034132B2 true JPS6034132B2 (ja) | 1985-08-07 |
Family
ID=15082704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132495A Expired JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034132B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345602A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ten Ltd | 電子式エンジン制御装置 |
| JPH0280807U (ja) * | 1989-10-16 | 1990-06-21 | ||
| JP2552247B2 (ja) * | 1993-12-27 | 1996-11-06 | セイコーエプソン株式会社 | 情報処理装置 |
-
1981
- 1981-08-24 JP JP56132495A patent/JPS6034132B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833758A (ja) | 1983-02-28 |
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