JPH0413728B2 - - Google Patents
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- JPH0413728B2 JPH0413728B2 JP57028571A JP2857182A JPH0413728B2 JP H0413728 B2 JPH0413728 B2 JP H0413728B2 JP 57028571 A JP57028571 A JP 57028571A JP 2857182 A JP2857182 A JP 2857182A JP H0413728 B2 JPH0413728 B2 JP H0413728B2
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- 230000005856 abnormality Effects 0.000 claims description 41
- 238000003745 diagnosis Methods 0.000 claims description 12
- 230000002159 abnormal effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000003936 working memory Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/327—Alarm or error message display
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B2219/13—Plc programming
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- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラに係
り、特に異常な論理状況を呈した入出力データを
記憶し、異常状況の把握を可能にするようにした
プログラマブル・コントローラに関するものであ
る。
り、特に異常な論理状況を呈した入出力データを
記憶し、異常状況の把握を可能にするようにした
プログラマブル・コントローラに関するものであ
る。
一般に、プログラマブル・コントローラにおい
ては、入出力機器等の不良によつてシーケンス異
常を生じた場合には、プログラムでその論理異常
を検出し、それを制御対象の異常情報として外部
に出力するようにしている。
ては、入出力機器等の不良によつてシーケンス異
常を生じた場合には、プログラムでその論理異常
を検出し、それを制御対象の異常情報として外部
に出力するようにしている。
従来、この種の異常検出は例えば第１図に示す
ようになされていた。第１図は、継電器ラダー図
形式で表現したユーザプログラムの一部を示して
おり、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係る入出力
データ演算命令の次に、故障診断命令（FAL）
が実行されることを示している。つまり、接点Ｘ
１，Ｘ２，Ｘ３，Ｘ４に係る入出力データ演算命
令実行結果、このFAL命令によつて論理異常が
検出されると、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係
る制御対象に異常が発生したとしても、外部に異
常の通報をするようにしていた。
ようになされていた。第１図は、継電器ラダー図
形式で表現したユーザプログラムの一部を示して
おり、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係る入出力
データ演算命令の次に、故障診断命令（FAL）
が実行されることを示している。つまり、接点Ｘ
１，Ｘ２，Ｘ３，Ｘ４に係る入出力データ演算命
令実行結果、このFAL命令によつて論理異常が
検出されると、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係
る制御対象に異常が発生したとしても、外部に異
常の通報をするようにしていた。
しかしながら、従来のこのような異常検出の方
法では、外部への通報が制御対象に対応したコー
ド化された数値データ等の表示出力であるため
に、単に異常が発生した制御対象が分るだけで、
どの論理演算の過程で論理異常が発生したか、つ
まりどの入出力機器に異常があるのか、あるいは
どのような入力条件でシーケンス異常が発生した
かなど、異常状況を具体的に把握し、その状況に
応じた処置をユーザプログラムで行なうことがで
きないという欠点があつた。
法では、外部への通報が制御対象に対応したコー
ド化された数値データ等の表示出力であるため
に、単に異常が発生した制御対象が分るだけで、
どの論理演算の過程で論理異常が発生したか、つ
まりどの入出力機器に異常があるのか、あるいは
どのような入力条件でシーケンス異常が発生した
かなど、異常状況を具体的に把握し、その状況に
応じた処置をユーザプログラムで行なうことがで
きないという欠点があつた。
また、異常が発生した場合に外部に出力される
異常情報は、ユーザプログラム一巡実行中で最初
に検出された異常に対するもので、この異常情報
はその異常原因が解消されない限りリセツトでき
ないようにしてある。そのため、異常が発生した
場合にはその状況に係わらず、当該装置を全面的
に停止せざるを得ず、使用者の立場からは必ずし
も適切とは言えないことがしばしばあつた。
異常情報は、ユーザプログラム一巡実行中で最初
に検出された異常に対するもので、この異常情報
はその異常原因が解消されない限りリセツトでき
ないようにしてある。そのため、異常が発生した
場合にはその状況に係わらず、当該装置を全面的
に停止せざるを得ず、使用者の立場からは必ずし
も適切とは言えないことがしばしばあつた。
この発明は、このような従来の問題点に鑑みて
なされたものであり、その目的とするところは、
論理異常を呈した入出力データを記憶することに
より、異常状況の具体的な把握と、ユーザプログ
ラムで異常状況に応じた処置ができるようにした
プログラマブル・コントローラを提供することに
ある。
なされたものであり、その目的とするところは、
論理異常を呈した入出力データを記憶することに
より、異常状況の具体的な把握と、ユーザプログ
ラムで異常状況に応じた処置ができるようにした
プログラマブル・コントローラを提供することに
ある。
以下、この発明の実施例を図面を用いて詳細に
説明する。
説明する。
第２図はこの発明に係るプログラマブル・コン
トローラの概略構成を示すブロツク図である。
トローラの概略構成を示すブロツク図である。
同図において、このプログラマブル・コントロ
ーラは、ユーザプログラムが格納されるユーザプ
ログラムメモリ１と、外部入力信号が与えられる
入力回路２と、外部出力信号を送出する出力回路
３と、上記入力回路２および出力回路３に対応し
た入出力データのバツフアメモリとなる入出力メ
モリ４と、上記ユーザプログラムメモリ１の各命
令を順次高速に実行し、上記入出力メモリ４のデ
ータに基づいて演算処理をし、その処理結果で上
記入出力メモリ４の出力データを書換える命令実
行手段と、上記入力回路２の入力データを上記入
出力メモリ４の所定エリアに書込む入力更新手段
と、上記入出力メモリ４の所定エリアの出力デー
タを上記出力回路３にセツトする出力更新手段と
を基本的に有している。
ーラは、ユーザプログラムが格納されるユーザプ
ログラムメモリ１と、外部入力信号が与えられる
入力回路２と、外部出力信号を送出する出力回路
３と、上記入力回路２および出力回路３に対応し
た入出力データのバツフアメモリとなる入出力メ
モリ４と、上記ユーザプログラムメモリ１の各命
令を順次高速に実行し、上記入出力メモリ４のデ
ータに基づいて演算処理をし、その処理結果で上
記入出力メモリ４の出力データを書換える命令実
行手段と、上記入力回路２の入力データを上記入
出力メモリ４の所定エリアに書込む入力更新手段
と、上記入出力メモリ４の所定エリアの出力デー
タを上記出力回路３にセツトする出力更新手段と
を基本的に有している。
上記命令実行手段、入力更新手段、出力更新手
段はいわゆるマイクロプロセツサで構成される
CPU（中央処理ユニツト）５によつて実現され
る。CPU５は命令実行手段および入出力更新手
段としての制御動作の他、後述するこの発明に係
る各種のOS処理（オペレーテイング・システム）
を実行するもので、その際にRAMであるメモリ
６がワーキングメモリとして使用される。
段はいわゆるマイクロプロセツサで構成される
CPU（中央処理ユニツト）５によつて実現され
る。CPU５は命令実行手段および入出力更新手
段としての制御動作の他、後述するこの発明に係
る各種のOS処理（オペレーテイング・システム）
を実行するもので、その際にRAMであるメモリ
６がワーキングメモリとして使用される。
また、第３図に示すように、ワーキングメモリ
６には、上記命令実行中において、ユーザプログ
ラムの一部として上記ユーザプログラムメモリ１
に任意に設定された異常検出プログラムの故障診
断命令（FAL）を実行することにより、任意の
入出力データ間の任意の論理演算の結果でもつて
セツトまたはリセツトされ、かつユーザプログラ
ムにて論理演算の入出力データとして任意に使用
できる異常フラグFRと、上記異常フラグFRがセ
ツトされたとき、ユーザプログラムの一巡実行を
途中状態に停止するため、プログラムカウンタ
PC（図示せず）の内容を一時格納するためのプロ
グラムカウンタレジスタPCRと、上記異常検出
プログラムに係る入出力データ（第１図に示した
例で言えば、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係る
入出力データ）に対する演算命令の先頭アドレス
が格納され、上記異常フラグFRがセツトされた
とき、その先頭アドレスをプログラムカウンタ
PCにセツトし、上記入出力データの論理演算を
再実行するためのスタートアドレスレジスタ
ADS（すなわち、ユーザプログラムメモリ１に格
納されているLDX1なるロード命令のアドレスを
このスタートアドレスレジスタに設定してある）
と、上記入出力データ間の再論理演算の実行結果
をステイタス情報とともに逐一記憶するためのパ
ターンメモリPMと、このパターンメモリPMに
上記実行結果を記憶する際のスタートアドレスを
指定するためのパターンメモリアドレスADM
と、上記異常フラグFRがセツトされたとき、パ
ターンメモリアドレスADMが格納され、パター
ンメモリPMのアドレスを歩進するパターンメモ
リアドレスレジスタPMRと、上記パターンメモ
リPMに上記入出力データ間の再論理演算の実行
結果が記憶されていることを示すためのフラグ
SETとが設けられている。
６には、上記命令実行中において、ユーザプログ
ラムの一部として上記ユーザプログラムメモリ１
に任意に設定された異常検出プログラムの故障診
断命令（FAL）を実行することにより、任意の
入出力データ間の任意の論理演算の結果でもつて
セツトまたはリセツトされ、かつユーザプログラ
ムにて論理演算の入出力データとして任意に使用
できる異常フラグFRと、上記異常フラグFRがセ
ツトされたとき、ユーザプログラムの一巡実行を
途中状態に停止するため、プログラムカウンタ
PC（図示せず）の内容を一時格納するためのプロ
グラムカウンタレジスタPCRと、上記異常検出
プログラムに係る入出力データ（第１図に示した
例で言えば、接点Ｘ１，Ｘ２，Ｘ３，Ｘ４に係る
入出力データ）に対する演算命令の先頭アドレス
が格納され、上記異常フラグFRがセツトされた
とき、その先頭アドレスをプログラムカウンタ
PCにセツトし、上記入出力データの論理演算を
再実行するためのスタートアドレスレジスタ
ADS（すなわち、ユーザプログラムメモリ１に格
納されているLDX1なるロード命令のアドレスを
このスタートアドレスレジスタに設定してある）
と、上記入出力データ間の再論理演算の実行結果
をステイタス情報とともに逐一記憶するためのパ
ターンメモリPMと、このパターンメモリPMに
上記実行結果を記憶する際のスタートアドレスを
指定するためのパターンメモリアドレスADM
と、上記異常フラグFRがセツトされたとき、パ
ターンメモリアドレスADMが格納され、パター
ンメモリPMのアドレスを歩進するパターンメモ
リアドレスレジスタPMRと、上記パターンメモ
リPMに上記入出力データ間の再論理演算の実行
結果が記憶されていることを示すためのフラグ
SETとが設けられている。
なお、この実施例では、説明を簡略化するため
に、故障診断命令のオペランドで指定される上記
異常フラグFRは１個とし、またスタートアドレ
スレジスタADSやパターンメモリアドレスADM
には、固定的にそれぞれのアドレスが設定されて
いるものとしてある。
に、故障診断命令のオペランドで指定される上記
異常フラグFRは１個とし、またスタートアドレ
スレジスタADSやパターンメモリアドレスADM
には、固定的にそれぞれのアドレスが設定されて
いるものとしてある。
次に、CPU５によるこの発明に係る制御動作
の概要を第４図に示すフローチヤートに基づいて
説明する。
の概要を第４図に示すフローチヤートに基づいて
説明する。
最初のステツプ100では、電源の投入を受けて
周知のイニシヤル処理が行なわれる。
周知のイニシヤル処理が行なわれる。
ステツプ101では、入力回路２に与えられてい
る外部入力信号を入出力メモリ４の所定エリアに
書込む（入力更新手段の動作）。
る外部入力信号を入出力メモリ４の所定エリアに
書込む（入力更新手段の動作）。
ステツプ102，103，104，105および106は、
CPU５がユーザプログラムメモリ１に格納され
ているユーザプログラムを先頭アドレスから
END命令までを高速で実行する（命令実行手段
の動作）。
CPU５がユーザプログラムメモリ１に格納され
ているユーザプログラムを先頭アドレスから
END命令までを高速で実行する（命令実行手段
の動作）。
ステツプ107は、END命令の検出（ステツプ
103）により、それまでの各命令の実行結果に従
つて入出力メモリ４の出力データを書換える出力
更新手段の動作であり、プログラム・カウンタ
PCをイニシヤルにすることで（ステツプ108）、
ユーザプログラムの周知の一巡実行が完了する。
103）により、それまでの各命令の実行結果に従
つて入出力メモリ４の出力データを書換える出力
更新手段の動作であり、プログラム・カウンタ
PCをイニシヤルにすることで（ステツプ108）、
ユーザプログラムの周知の一巡実行が完了する。
ステツプ104は、上記ユーザプログラムの一巡
実行の途中でユーザプログラムメモリ１から読出
された命令が故障診断命令であるか否かをそのオ
ペコードによつて判断するルーチンで、その結
果、故障診断命令である場合には、ステツプ109，
110および111の各ルーチンが実行される。すなわ
ち、この故障診断命令以前の各命令の実行結果、
論理異常があれば、演算レジスタに“１”がセツ
トされるから、この演算レジスタの状態によつて
故障診断命令のオペランドで指定した異常フラグ
FR（この実施例では上述したように１個である）
をセツトまたはリセツトする。
実行の途中でユーザプログラムメモリ１から読出
された命令が故障診断命令であるか否かをそのオ
ペコードによつて判断するルーチンで、その結
果、故障診断命令である場合には、ステツプ109，
110および111の各ルーチンが実行される。すなわ
ち、この故障診断命令以前の各命令の実行結果、
論理異常があれば、演算レジスタに“１”がセツ
トされるから、この演算レジスタの状態によつて
故障診断命令のオペランドで指定した異常フラグ
FR（この実施例では上述したように１個である）
をセツトまたはリセツトする。
ステツプ112は、パターンメモリPMにデータ
が書込まれているか否かを判断するルーチンで、
その結果NOであれば、まずステツプ113でプロ
グラムカウンタPCの内容をプログラムカウンタ
レジスタPCRに一時格納し、ユーザプログラム
の上記一巡実行を途中状態で停止する。次いで、
ステツプ114でプログラムカウンタPCにスタート
アドレスレジスタの内容（ADS）をセツトする。
すなわち、この発明に係る異常検出プログラムの
先頭アドレスをセツトしたことになる。そして、
ステツプ115でパターンメモリレジスタPMRにパ
ターンメモリアドレスADMをセツトするととも
に、フラグSETをセツトする（ステツプ116）。
が書込まれているか否かを判断するルーチンで、
その結果NOであれば、まずステツプ113でプロ
グラムカウンタPCの内容をプログラムカウンタ
レジスタPCRに一時格納し、ユーザプログラム
の上記一巡実行を途中状態で停止する。次いで、
ステツプ114でプログラムカウンタPCにスタート
アドレスレジスタの内容（ADS）をセツトする。
すなわち、この発明に係る異常検出プログラムの
先頭アドレスをセツトしたことになる。そして、
ステツプ115でパターンメモリレジスタPMRにパ
ターンメモリアドレスADMをセツトするととも
に、フラグSETをセツトする（ステツプ116）。
ステツプ117，118，119，120，121，および122
の各ルーチンは、スタートアドレスADSで指定
したユーザプログラムメモリ１のアドレスから故
障診断命令が格納されているアドレスまでの各命
令をCPU５が高速で読出し、これを実行するル
ーチンである。すなわち、第１図で示した例で説
明すると、LDX1，ANDX2，LDX3，ORLD，
ANDX4およびFALの各命令が実行され、これら
各命令の実行結果および各接点に係るステイタス
情報がパターンメモリレジスタPMRで指定した
アドレスからパターンメモリPMに逐一記憶され
る。つまり、パターンメモリPMには、任意の入
出力データ間の論理異常およびそのときの入出力
データに係る各回路素子等のステイタス情報が再
現されて記憶される。このとき、一過性の論理異
常であつても、再現可能となる。
の各ルーチンは、スタートアドレスADSで指定
したユーザプログラムメモリ１のアドレスから故
障診断命令が格納されているアドレスまでの各命
令をCPU５が高速で読出し、これを実行するル
ーチンである。すなわち、第１図で示した例で説
明すると、LDX1，ANDX2，LDX3，ORLD，
ANDX4およびFALの各命令が実行され、これら
各命令の実行結果および各接点に係るステイタス
情報がパターンメモリレジスタPMRで指定した
アドレスからパターンメモリPMに逐一記憶され
る。つまり、パターンメモリPMには、任意の入
出力データ間の論理異常およびそのときの入出力
データに係る各回路素子等のステイタス情報が再
現されて記憶される。このとき、一過性の論理異
常であつても、再現可能となる。
ステツプ118は、異常診断プログラムの実行が
終了したか否かを判断するルーチンで、つまり上
記接点Ｘ４までに係る各論理演算命令の実行が終
了したら、ステツプ123でプログラムカウンタレ
ジスタPCRに一時格納した内容をプログラムカ
ウンタPCに再びセツトし、途中状態で停止して
あつたユーザプログラムの実行を再開する。
終了したか否かを判断するルーチンで、つまり上
記接点Ｘ４までに係る各論理演算命令の実行が終
了したら、ステツプ123でプログラムカウンタレ
ジスタPCRに一時格納した内容をプログラムカ
ウンタPCに再びセツトし、途中状態で停止して
あつたユーザプログラムの実行を再開する。
ステツプ124は、ユーザプログラムの一巡実行
後において、ユーザプログラムによつて適宜に実
行されるその他のOS処理で、パターンメモリ
PMの内容を図示しない表示装置等に表示出力さ
せる処理および異常フラグFRとフラグSETのリ
セツト処理が含まれている。ステツプ112の判断
結果がYESであることは、このステツプ124にお
ける上記各処理が未だ行われていないことを意味
している。
後において、ユーザプログラムによつて適宜に実
行されるその他のOS処理で、パターンメモリ
PMの内容を図示しない表示装置等に表示出力さ
せる処理および異常フラグFRとフラグSETのリ
セツト処理が含まれている。ステツプ112の判断
結果がYESであることは、このステツプ124にお
ける上記各処理が未だ行われていないことを意味
している。
なお、念のため付記すれば、上記スタートアド
レスレジスタADSやパターンメモリアドレス
ADMは、この実施例ではメーカー側で固定的に
設定するようにしてあるから、使用者はユーザプ
ログラムを組む際に、これらのアドレスから異常
検出プログラムがスタートするように組まれてい
なければならないことになる。従つて、この煩わ
しさを避けるとすれば、例えば、当該装置に上記
アドレスをユーザが任意に設定できるスイツチを
設け、ユーザプログラムを作成し終つた時点でこ
れらスイツチを固定的に設定するようにしても良
く、また、再実行すべき各命令の先頭アドレスを
検索する適宜な検索手段を設けて、使用者が任意
にユーザプログラムを作成することができるよう
にしてもよい。また、異常フラグFRは、この実
施例では一つ設けたのであるが、これを複数設け
故障診断命令によつて任意の異常フラグを指定
し、これによつてパターンメモリに個々の制御対
象を記憶するようにしても良いことは勿論であ
る。
レスレジスタADSやパターンメモリアドレス
ADMは、この実施例ではメーカー側で固定的に
設定するようにしてあるから、使用者はユーザプ
ログラムを組む際に、これらのアドレスから異常
検出プログラムがスタートするように組まれてい
なければならないことになる。従つて、この煩わ
しさを避けるとすれば、例えば、当該装置に上記
アドレスをユーザが任意に設定できるスイツチを
設け、ユーザプログラムを作成し終つた時点でこ
れらスイツチを固定的に設定するようにしても良
く、また、再実行すべき各命令の先頭アドレスを
検索する適宜な検索手段を設けて、使用者が任意
にユーザプログラムを作成することができるよう
にしてもよい。また、異常フラグFRは、この実
施例では一つ設けたのであるが、これを複数設け
故障診断命令によつて任意の異常フラグを指定
し、これによつてパターンメモリに個々の制御対
象を記憶するようにしても良いことは勿論であ
る。
以上詳細に説明したように、この発明に係るプ
ログラマブル・コントローラは、ユーザプログラ
ムの一部としてユーザプログラムメモリに任意に
設定された異常検出プログラムの異常診断命令を
実行することにより、任意の入出力データ間の任
意の論理演算の結果でもつてセツトまたはリセツ
トされ、かつユーザプログラムにて論理演算の入
力データとして任意に使用される異常フラグと、
この異常フラグがセツトされたとき、上記異常検
出プログラムの先頭アドレスから故障診断命令が
格納されているアドレスまでの入出力データの論
理演算を再実行し、入出力データ間の再論理演算
の実行結果をステイタス情報とともに記憶する記
憶手段と、この記憶手段に記憶された上記入出力
データ間の再論理演算の実行結果およびステイタ
ス情報を表示する表示手段とを備えたので、どの
入出力機器が異常を呈したか、或いは、どのよう
な入力条件でシーケンス異常が発生したかなど、
異常状況を具体的に把握し、その状況に応じた適
切な処置をユーザプログラムで行なうことがで
き、かつ表示装置等で各別の異常状況をモニタで
きるので、従来のものに比べて各段に使い勝手の
良いプログラマブル・コントローラが提供でき
る。
ログラマブル・コントローラは、ユーザプログラ
ムの一部としてユーザプログラムメモリに任意に
設定された異常検出プログラムの異常診断命令を
実行することにより、任意の入出力データ間の任
意の論理演算の結果でもつてセツトまたはリセツ
トされ、かつユーザプログラムにて論理演算の入
力データとして任意に使用される異常フラグと、
この異常フラグがセツトされたとき、上記異常検
出プログラムの先頭アドレスから故障診断命令が
格納されているアドレスまでの入出力データの論
理演算を再実行し、入出力データ間の再論理演算
の実行結果をステイタス情報とともに記憶する記
憶手段と、この記憶手段に記憶された上記入出力
データ間の再論理演算の実行結果およびステイタ
ス情報を表示する表示手段とを備えたので、どの
入出力機器が異常を呈したか、或いは、どのよう
な入力条件でシーケンス異常が発生したかなど、
異常状況を具体的に把握し、その状況に応じた適
切な処置をユーザプログラムで行なうことがで
き、かつ表示装置等で各別の異常状況をモニタで
きるので、従来のものに比べて各段に使い勝手の
良いプログラマブル・コントローラが提供でき
る。
第１図は継電器ラダー図形式で表現したユーザ
プログラムの一例で、従来の異常検出を説明する
ための概略図、第２図はこの発明に係るプログラ
マブル・コントローラの概略構成を示すブロツク
図、第３図はこのワーキングメモリに設けられる
この発明に係る記憶手段等を示す概略図、第４図
は上記プログラマブル・コントローラの制御動作
を中心に示すフローチヤートである。 １……ユーザプログラムメモリ、２……入力回
路、３……出力回路、４……入出力メモリ、６…
…ワーキングメモリ、FR……異常フラグ、FET
……フラグ、ADS……スタートアドレスレジス
タ、PCR……プログラムカウンタレジスタ、PM
……パターンメモリ、ADM……パターンメモリ
アドレス、PMR……パターンメモリアドレスレ
ジスタ。
プログラムの一例で、従来の異常検出を説明する
ための概略図、第２図はこの発明に係るプログラ
マブル・コントローラの概略構成を示すブロツク
図、第３図はこのワーキングメモリに設けられる
この発明に係る記憶手段等を示す概略図、第４図
は上記プログラマブル・コントローラの制御動作
を中心に示すフローチヤートである。 １……ユーザプログラムメモリ、２……入力回
路、３……出力回路、４……入出力メモリ、６…
…ワーキングメモリ、FR……異常フラグ、FET
……フラグ、ADS……スタートアドレスレジス
タ、PCR……プログラムカウンタレジスタ、PM
……パターンメモリ、ADM……パターンメモリ
アドレス、PMR……パターンメモリアドレスレ
ジスタ。
Claims (1)
- １ ユーザプログラムが格納されるユーザプログ
ラムメモリと、外部入力信号が与えられる入力回
路と、外部出力信号を送出する出力回路と、上記
入力回路および出力回路に対応した入出力データ
のバツフアメモリとなる入出力メモリと、上記ユ
ーザプログラムメモリの各命令を順次高速に実行
し、上記入出力メモリのデータに基づいて演算処
理をし、その処理結果で上記入出力メモリの出力
データを書換える命令実行手段と、上記入力回路
の入力データを上記入出力メモリの所定エリアに
書込む入力更新手段と、上記入出力メモリの所定
エリアのデータを上記出力回路にセツトする出力
更新手段とを有するプログラマブル・コントロー
ラにおいて、ユーザプログラムの一部としてユー
ザプログラムメモリに任意に設定された異常検出
プログラムの故障診断命令を実行することによ
り、任意の入出力データ間の任意の論理演算の結
果でもつてセツトまたはリセツトされ、かつユー
ザプログラムにて論理演算の入力データとして任
意に使用される異常フラグと、この異常フラグが
セツトされたとき、上記異常検出プログラムの先
頭アドレスから故障診断命令が格納されているア
ドレスまでの入出力データの論理演算を再実行
し、入出力データ間の再論理演算の実行結果をス
テイタス情報とともに記憶する記憶手段と、この
記憶手段に記憶された上記入出力データ間の再論
理演算の実行結果およびステイタス情報を表示す
る表示手段とを備えたことを特徴とするプログラ
マブル・コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028571A JPS58144914A (ja) | 1982-02-24 | 1982-02-24 | プログラマブル・コントロ−ラ |
| US06/467,377 US4592053A (en) | 1982-02-19 | 1983-02-17 | Programmable controller |
| DE3305807A DE3305807A1 (de) | 1982-02-19 | 1983-02-19 | Programmierbares steuergeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028571A JPS58144914A (ja) | 1982-02-24 | 1982-02-24 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144914A JPS58144914A (ja) | 1983-08-29 |
| JPH0413728B2 true JPH0413728B2 (ja) | 1992-03-10 |
Family
ID=12252302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028571A Granted JPS58144914A (ja) | 1982-02-19 | 1982-02-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144914A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116104A (en) * | 1979-02-28 | 1980-09-06 | Mitsubishi Electric Corp | Sequential controller |
-
1982
- 1982-02-24 JP JP57028571A patent/JPS58144914A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116104A (en) * | 1979-02-28 | 1980-09-06 | Mitsubishi Electric Corp | Sequential controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58144914A (ja) | 1983-08-29 |
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