JPS58144207A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS58144207A JPS58144207A JP57025727A JP2572782A JPS58144207A JP S58144207 A JPS58144207 A JP S58144207A JP 57025727 A JP57025727 A JP 57025727A JP 2572782 A JP2572782 A JP 2572782A JP S58144207 A JPS58144207 A JP S58144207A
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- 230000005856 abnormality Effects 0.000 claims abstract description 44
- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000001514 detection method Methods 0.000 claims description 2
- 230000003936 working memory Effects 0.000 abstract description 4
- 230000002159 abnormal effect Effects 0.000 description 6
- 238000003745 diagnosis Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 208000002693 Multiple Abnormalities Diseases 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/327—Alarm or error message display
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13037—Tracing
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
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- G05B2219/13—Plc programming
- G05B2219/13128—Relay ladder diagram, RLL RLD KOP
-
- G—PHYSICS
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- G05B2219/14074—Signature analysis, recorded states, zones are compared to actual
-
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B2219/14—Plc safety
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プログラマブル・コントローラに関し、特
にシーケンスの論理異常が複数発生した場合の表示方式
に関する。
にシーケンスの論理異常が複数発生した場合の表示方式
に関する。
従来のプログラマブル・コントローラにおいては、入出
力機器等の不良によってシーケンス制御異常が生じた場
合には、ユーザプログラムでイの論理異常を検出し、異
常を呈した入出力機器の番号等を異常情報として表示す
るようにしていた。
力機器等の不良によってシーケンス制御異常が生じた場
合には、ユーザプログラムでイの論理異常を検出し、異
常を呈した入出力機器の番号等を異常情報として表示す
るようにしていた。
しかしながら、このような従来のプログラマブル・コン
トローラにあっては、ユーザプログラムの一巡実行中に
最初に検出された異常を表示し、イの異常原因が解消し
ない限り、その表示をリセッ１−できない構成になって
いた。そのため、ニーザブＬ］グラムの一巡実行中に発
生した複数の異常に対して、すべての異常状況を予め把
握し、ニーザブ［１グラムで異常の種類や異常が生じた
制御対象の状況に応じた判断・処置ができるようにする
ことが困難で、異常が発生した場合には、当該装置の動
作を全面的に停止せざるを得ず、使用者のｔｒ場からは
必ずしも適切とは言えないことがしばしばあった。
トローラにあっては、ユーザプログラムの一巡実行中に
最初に検出された異常を表示し、イの異常原因が解消し
ない限り、その表示をリセッ１−できない構成になって
いた。そのため、ニーザブＬ］グラムの一巡実行中に発
生した複数の異常に対して、すべての異常状況を予め把
握し、ニーザブ［１グラムで異常の種類や異常が生じた
制御対象の状況に応じた判断・処置ができるようにする
ことが困難で、異常が発生した場合には、当該装置の動
作を全面的に停止せざるを得ず、使用者のｔｒ場からは
必ずしも適切とは言えないことがしばしばあった。
その対策として、発生した異常の総てを表示し、使用者
の判断に委ねることが考えられるが、これでは装置が大
型化し、烏価となり、実際的ではない。
の判断に委ねることが考えられるが、これでは装置が大
型化し、烏価となり、実際的ではない。
この発明は、このような従来の問題点に鑑みてなされた
ものであり、その目的とするところは、異常発生とその
個数および異常が発生した制御対象個々の番号を、装置
を大型化することなく筒中に表示でき、ユーザプログラ
ムで異常状況に応じた処置ができるようにしたプログラ
マブル・コントローラを提供することにある。
ものであり、その目的とするところは、異常発生とその
個数および異常が発生した制御対象個々の番号を、装置
を大型化することなく筒中に表示でき、ユーザプログラ
ムで異常状況に応じた処置ができるようにしたプログラ
マブル・コントローラを提供することにある。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図はこの発明に係るプログラマブル・コントローラ
の概略構成を示すブロック図である。このプログラマブ
ル・コントローラはユーザプログラムが格納されるユー
ザプログラムメモリ１と、外部入力信号が与えられる入
力回路２と、外部用り信号を送出する出力回路３と、上
記入力回路２および出力回路３に対応した入出力データ
のバッフ７メモリとなる入出カメモリ４と、上記ユーザ
プログラムメモリ１の各命令を順次高速に実行し、上記
入出カメモリ４のデータに基づいて演篩処理をし、その
処理結果で上記入出カメモリ４の出力データを書換える
命令実行手段と、上記入力回路２の入力データを上記入
出カメモリ４の所定エリアに書込む入力更新手段と、上
記入出カメモリ４の所定エリアの出力データを上記出力
回路３にセットする出力更新手段とを基本的に有してい
る。
の概略構成を示すブロック図である。このプログラマブ
ル・コントローラはユーザプログラムが格納されるユー
ザプログラムメモリ１と、外部入力信号が与えられる入
力回路２と、外部用り信号を送出する出力回路３と、上
記入力回路２および出力回路３に対応した入出力データ
のバッフ７メモリとなる入出カメモリ４と、上記ユーザ
プログラムメモリ１の各命令を順次高速に実行し、上記
入出カメモリ４のデータに基づいて演篩処理をし、その
処理結果で上記入出カメモリ４の出力データを書換える
命令実行手段と、上記入力回路２の入力データを上記入
出カメモリ４の所定エリアに書込む入力更新手段と、上
記入出カメモリ４の所定エリアの出力データを上記出力
回路３にセットする出力更新手段とを基本的に有してい
る。
上記命令実行手段、入力更新手段、出力更新手段はいわ
ゆるマイクロプロセツナで構成されるＣＰ（〕（中火処
理ユニット）５によって実現される。
ゆるマイクロプロセツナで構成されるＣＰ（〕（中火処
理ユニット）５によって実現される。
ＣＰＵ５は命令実行手段および入出力更新手段としての
制御動作の他、操作部６にこの発明に係る故障表示等を
するための後述する各種の処理を行なうもので、イの際
にＲＡＭであるメモリ７がワーキングメモリとして使用
される。
制御動作の他、操作部６にこの発明に係る故障表示等を
するための後述する各種の処理を行なうもので、イの際
にＲＡＭであるメモリ７がワーキングメモリとして使用
される。
第２図に示すように、この発明に係る操作部６には、異
常発生の通報をするための故障表示ランプ８と、故障発
生数を表示する個数表示部９と、異常状況を呈した制御
対象の番号を表示する番号表示部１０と、番号表示部１
０への表示番号を歩進させるための歩道スイッチＳＷ１
と、以上の各表示部−８，９，１０の表示をリセットし
、当該装置をイニシャライズするためのリセットスイッ
チＳＷ２とを備えている。
常発生の通報をするための故障表示ランプ８と、故障発
生数を表示する個数表示部９と、異常状況を呈した制御
対象の番号を表示する番号表示部１０と、番号表示部１
０への表示番号を歩進させるための歩道スイッチＳＷ１
と、以上の各表示部−８，９，１０の表示をリセットし
、当該装置をイニシャライズするためのリセットスイッ
チＳＷ２とを備えている。
そして、第３図に示すように、上配り−キングメモリ７
には、上記命令実行手段の動作中において、ユーザプロ
グラムの一部として上記ユーザプログラムメモリ１に任
意に設定された故障診断命令を実行することにより、任
意の入出力データ間の任意の論理演算の結果でもって個
々にセットまたはリセットされ、かつユーザプログラム
にて論理演算の入力データとして任意に使用でさ、格別
の番号（Ｎ−０〜Ｍ）が割当られたＭ個の異常フラグＦ
Ｒ（Ｎ）と、上記命令実行手段による上記ユーザプログ
ラムの一巡実行毎に上記異常フラグＦＲ（Ｎ）をＮ−１
〜Ｍまでアドレッシングして、ＦＲ（Ｎ＞−１になって
いる異常フラグを検出するためのアドレスカウンタＡＤ
Ｃと、］−記アドレッシングの結果、ＦＲ（Ｎ）−１に
なっている異常フラグが検出されたときセツＩトされて
上記表示ランプ８を点灯させ、上記リセットスイッチＳ
Ｗ２の操作でリセットされる故障表示フラグ［：と、上
記アドレッシングの結果、検出されたＦＲ（Ｎ）−１に
なっているフラグの総数を検出し、その数を上記個数表
示部９に表示させるためのエラーｈウンタＥＲＣと、上
記アドレッシングの結果、最初に検出された異常フラグ
ＦＲ（Ｎ）の番号を格納し、これを上記番号表示部１０
に表示するとと６に、上記歩道スイッチＳＷ１による歩
道操作毎に、ＦＲ（Ｎ）＝１になっているフラグをアド
レッシングしてこれを格納し、上記番号表示部１０に異
常フラグＦＲ（Ｎ）の番号を若い番号から順に表示させ
るための表示対象レジスタＤＣＲとが（れぞれ設けられ
ている。
には、上記命令実行手段の動作中において、ユーザプロ
グラムの一部として上記ユーザプログラムメモリ１に任
意に設定された故障診断命令を実行することにより、任
意の入出力データ間の任意の論理演算の結果でもって個
々にセットまたはリセットされ、かつユーザプログラム
にて論理演算の入力データとして任意に使用でさ、格別
の番号（Ｎ−０〜Ｍ）が割当られたＭ個の異常フラグＦ
Ｒ（Ｎ）と、上記命令実行手段による上記ユーザプログ
ラムの一巡実行毎に上記異常フラグＦＲ（Ｎ）をＮ−１
〜Ｍまでアドレッシングして、ＦＲ（Ｎ＞−１になって
いる異常フラグを検出するためのアドレスカウンタＡＤ
Ｃと、］−記アドレッシングの結果、ＦＲ（Ｎ）−１に
なっている異常フラグが検出されたときセツＩトされて
上記表示ランプ８を点灯させ、上記リセットスイッチＳ
Ｗ２の操作でリセットされる故障表示フラグ［：と、上
記アドレッシングの結果、検出されたＦＲ（Ｎ）−１に
なっているフラグの総数を検出し、その数を上記個数表
示部９に表示させるためのエラーｈウンタＥＲＣと、上
記アドレッシングの結果、最初に検出された異常フラグ
ＦＲ（Ｎ）の番号を格納し、これを上記番号表示部１０
に表示するとと６に、上記歩道スイッチＳＷ１による歩
道操作毎に、ＦＲ（Ｎ）＝１になっているフラグをアド
レッシングしてこれを格納し、上記番号表示部１０に異
常フラグＦＲ（Ｎ）の番号を若い番号から順に表示させ
るための表示対象レジスタＤＣＲとが（れぞれ設けられ
ている。
次に、ＣＰＵ５によるこの発明に係る故障表示動作の概
要を第３図に示すフローチャートに従って説明する。
要を第３図に示すフローチャートに従って説明する。
最初のステップ１００では電源投入を受けて周知の各種
イニシャル処理が行なわれ、上記操作部６の各表示のリ
セットやワーキングメモリ７の−Ｆ述した各種フラグＦ
Ｒ（Ｎ）、、、ＦやカウンタＡＤＣ−ＦＲＣ等のリセッ
トが行な、われる。
イニシャル処理が行なわれ、上記操作部６の各表示のリ
セットやワーキングメモリ７の−Ｆ述した各種フラグＦ
Ｒ（Ｎ）、、、ＦやカウンタＡＤＣ−ＦＲＣ等のリセッ
トが行な、われる。
ステップ１０１では、入力回路２に与えられている外部
入力信号を入出カメモリ４の所定のエリアに書込む（入
力更新手段）。
入力信号を入出カメモリ４の所定のエリアに書込む（入
力更新手段）。
ステップ１０２，１０３，１０４，１０５．１０６およ
び１０２は、ＣＰＵ５がユーザプログラムメモリ１に格
納されているユーザプログラムを先頭アドレスからＥＮ
Ｄ命令までを＾速で実行する命令実行手段の動作であり
、ＥＮＤ命令の検出によって（ステップ１０４）、ステ
ップ１０７ ’？″各命令の実行結果に従って入出カメ
モリ４の出力データを書換えて（出力更新手段の動作）
、ステップ１０８でプログラムカウンタＰＣをイニシＶ
ルにすることで、ユーザプログラムの周知の一巡実行が
完了する。
び１０２は、ＣＰＵ５がユーザプログラムメモリ１に格
納されているユーザプログラムを先頭アドレスからＥＮ
Ｄ命令までを＾速で実行する命令実行手段の動作であり
、ＥＮＤ命令の検出によって（ステップ１０４）、ステ
ップ１０７ ’？″各命令の実行結果に従って入出カメ
モリ４の出力データを書換えて（出力更新手段の動作）
、ステップ１０８でプログラムカウンタＰＣをイニシＶ
ルにすることで、ユーザプログラムの周知の一巡実行が
完了する。
上記ユーザプログラムメモリ１に任意に設定された故障
診断命令がこの一巡実行の途中であるステップ１０３で
検出されると、ステップ１０９゜１１０．１１１の各ル
ーチンが実行され、この故障診断命令以前の各命令の実
行結果、演粋レジスタに１がセットされ、ているか否か
によって、故障診断命令のオペランドで指定された異常
フラグＦＲ（Ｎ）がセットまたはリセットされる。
診断命令がこの一巡実行の途中であるステップ１０３で
検出されると、ステップ１０９゜１１０．１１１の各ル
ーチンが実行され、この故障診断命令以前の各命令の実
行結果、演粋レジスタに１がセットされ、ているか否か
によって、故障診断命令のオペランドで指定された異常
フラグＦＲ（Ｎ）がセットまたはリセットされる。
このように、ユーザプログラムの一巡実行中において、
異常フラグＦＲ（Ｎ）の全数（Ｎ−Ｍ）についての処理
がなされる。
異常フラグＦＲ（Ｎ）の全数（Ｎ−Ｍ）についての処理
がなされる。
ステップ１１２における判断結果がＮｏであれば、ステ
ップ１１３，１１４，１１５，１１６゜１１７．１１８
，１１９，１２１，１２２．１２３８よび１２４の各ル
ーチンが実行される。すなわら、異常フラグＦＲ（Ｎ）
の全数（Ｎ＝Ｍ）をアドレスカウンタＡＤＣでアドレッ
シングし、その結果ＦＲ（Ｎ＞−１である異常フラグが
検出されると、その個数をエラーカウンタＥＲＣで計数
づるとともに、故障表示フラグＦをセットする。
ップ１１３，１１４，１１５，１１６゜１１７．１１８
，１１９，１２１，１２２．１２３８よび１２４の各ル
ーチンが実行される。すなわら、異常フラグＦＲ（Ｎ）
の全数（Ｎ＝Ｍ）をアドレスカウンタＡＤＣでアドレッ
シングし、その結果ＦＲ（Ｎ＞−１である異常フラグが
検出されると、その個数をエラーカウンタＥＲＣで計数
づるとともに、故障表示フラグＦをセットする。
そして、セットされた故障表示フラグＦでもって故障表
示ランプ８を点灯するとともに、個数表示部９に１ラー
カウンタＥＲＣの計数値を表示する。
示ランプ８を点灯するとともに、個数表示部９に１ラー
カウンタＥＲＣの計数値を表示する。
次いで、アドレスカウンタＡＤＣで、セットされた異常
フラグＦＲ（Ｎ）のうち番号の若い異常フラグを検出し
、これを表示対象レジスタＤＣＲに格納するとともに、
番号表示部１０に表示する。
フラグＦＲ（Ｎ）のうち番号の若い異常フラグを検出し
、これを表示対象レジスタＤＣＲに格納するとともに、
番号表示部１０に表示する。
ステップ１１２の判断結果がＹＥＳであれば、ステップ
１２５またはステップ１２６で、歩進スイッチＳＷ１や
リセットスイッチＳＷ２の操作が検出される。これらス
イッチＳＷ１．ＳＷ２が操作されないときは、当該プロ
グラマブル・」ントローラはユーザプログラムを平常ど
うり実ｆｉ シ、操作部６の各表示内容はそのまま保持
される。
１２５またはステップ１２６で、歩進スイッチＳＷ１や
リセットスイッチＳＷ２の操作が検出される。これらス
イッチＳＷ１．ＳＷ２が操作されないときは、当該プロ
グラマブル・」ントローラはユーザプログラムを平常ど
うり実ｆｉ シ、操作部６の各表示内容はそのまま保持
される。
モして、ステップ１２５で歩道スイッチＳＷ１の操作を
検出すると、ステップ１２７，１２８゜１２９および１
３０の各ルーチンによって、番号表示部１０に表示され
ている異常フラグＦＲ（Ｎ）の番号の次に若い番号を検
出し、その番号を番号表示部１０に表示する。つまり、
歩道スイッチＳＷ１の操作毎に異常フラグＦＲ（Ｎ）の
番号が若い番号から順に番号表示部１０に表示される。
検出すると、ステップ１２７，１２８゜１２９および１
３０の各ルーチンによって、番号表示部１０に表示され
ている異常フラグＦＲ（Ｎ）の番号の次に若い番号を検
出し、その番号を番号表示部１０に表示する。つまり、
歩道スイッチＳＷ１の操作毎に異常フラグＦＲ（Ｎ）の
番号が若い番号から順に番号表示部１０に表示される。
また、ステップ１２６でリセットスイッチＳＷ２の操作
が検出されると、ステップ１３１，１３２で異常フラグ
ＦＲ（Ｎ）、表示フラグＦおよび操作部６の各表示をリ
セットする。
が検出されると、ステップ１３１，１３２で異常フラグ
ＦＲ（Ｎ）、表示フラグＦおよび操作部６の各表示をリ
セットする。
以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラは、ユーザプログラムの一部として
ユーザプログラムメモリに任意に設定された命令を実行
することにより、任意の入出力データ間の論理演算の結
果でもって個々に・セットまたはリセットされ、かつユ
ーザプログラムにて論理演算の入力データとして任意に
使用でき、各別の番号が割り当てられた複数の異常フラ
グと、命令実行手段によるユーザプログラムの一巡実行
随に上記異常フラグのうちセットされているフラグの数
を検出する計数手段と、この計数手段による検出数を表
示する表示手段と、上記異常フラグのうらセットされて
いるフラグの番号を少くとも１つ表示する表示手段とを
備えたので、異常発生とその個数および異常が発生した
制御対象個々のｉ１号を、装置を大型化することなく簡
単に表示できる。その結果、使用者はすべての異常状況
を予め把握し、ユーザプログラムによって、あるいは、
使用者のそのときの判断によって、異常の種類や異常が
生じた制御対象の状況に応じた適切な判断や処置をする
ことが可能となり、従来のものに比べて各段に使い勝手
の良いプログラマブル・コントローラが提供できる。
ブル・コントローラは、ユーザプログラムの一部として
ユーザプログラムメモリに任意に設定された命令を実行
することにより、任意の入出力データ間の論理演算の結
果でもって個々に・セットまたはリセットされ、かつユ
ーザプログラムにて論理演算の入力データとして任意に
使用でき、各別の番号が割り当てられた複数の異常フラ
グと、命令実行手段によるユーザプログラムの一巡実行
随に上記異常フラグのうちセットされているフラグの数
を検出する計数手段と、この計数手段による検出数を表
示する表示手段と、上記異常フラグのうらセットされて
いるフラグの番号を少くとも１つ表示する表示手段とを
備えたので、異常発生とその個数および異常が発生した
制御対象個々のｉ１号を、装置を大型化することなく簡
単に表示できる。その結果、使用者はすべての異常状況
を予め把握し、ユーザプログラムによって、あるいは、
使用者のそのときの判断によって、異常の種類や異常が
生じた制御対象の状況に応じた適切な判断や処置をする
ことが可能となり、従来のものに比べて各段に使い勝手
の良いプログラマブル・コントローラが提供できる。
第１図はこの発明に係るプログラマブル・」ントローラ
の概略構成を示すブロック図、第２図は操作部の構成を
承り概略図、第３図は１ノーキングメモリに設けられる
この発明に係るフラグ等を示す概略図、第４図は上記プ
ログラマブル・−１ントローラのこの発明に係る表示制
御動作を中心に示すフローチャートである。 １・・・・・・・・・ユーザプログラムメモリ２・・・
・・・・・・入力回路 ３・・・・・・・・・出力回路 ４・・・・・・・・・入出カメモリ ６・・・・・・・・・操作部 ７・・・・・・・・・ワーキングメモリ８・・・・・・
・・・故障表示ランプ ９・・・・・・・・・個数表示部 １０・・・・・・番号表示部・。 ＦＲ（Ｎ）・・・・・・・・・異常フラグＡＤＣ・・・
・・・アドレスカウンタ ＥＲＣ・・・・・・エラーカウンタ ＯＣＲ・・・・・・表示対象レジスタ Ｆ・・・・・・・・・故障表示フラグ 特許出願人 立石電機株式会社
の概略構成を示すブロック図、第２図は操作部の構成を
承り概略図、第３図は１ノーキングメモリに設けられる
この発明に係るフラグ等を示す概略図、第４図は上記プ
ログラマブル・−１ントローラのこの発明に係る表示制
御動作を中心に示すフローチャートである。 １・・・・・・・・・ユーザプログラムメモリ２・・・
・・・・・・入力回路 ３・・・・・・・・・出力回路 ４・・・・・・・・・入出カメモリ ６・・・・・・・・・操作部 ７・・・・・・・・・ワーキングメモリ８・・・・・・
・・・故障表示ランプ ９・・・・・・・・・個数表示部 １０・・・・・・番号表示部・。 ＦＲ（Ｎ）・・・・・・・・・異常フラグＡＤＣ・・・
・・・アドレスカウンタ ＥＲＣ・・・・・・エラーカウンタ ＯＣＲ・・・・・・表示対象レジスタ Ｆ・・・・・・・・・故障表示フラグ 特許出願人 立石電機株式会社
Claims (1)
- （１）ユーザプログラムが格納されるユーザプログラム
メモリと、外部入力信号が与えられる入力回路と、外部
出力信号を送出する出力回路と、上記入力回路および出
力回路に対応した入出力データのバッフ７メモリとなる
入出カメモリと、上記ユーザプログラムメモリの各命令
を順次高速に実行し、上記入出カメモリのデータに基づ
いて演算処理をし、その処理結果で上記入出カメモリの
出力データを書換える命令実行手段と、上記入力回路の
入力データを上記入出カメモリの所定エリアに書込む入
力更新手段と、上記入出カメモリの所定エリアの出力デ
ータを上記出力回路にセットする出力更新手段とを有す
るプログラマブル・コントローラにおいて、ユーザプロ
グラムの一部としてユーザプログラムメモリに任意に設
定された命令を実行することにより、任意の入出力デー
タ閤の論理演算の結果でもって個々にセットまたはリセ
ットされ、かつユーザプログラムにて論理演算の入力デ
ータとして任意に使用でき、各別の番°号が割り当てら
れた複数の異常フラグと、命令実行手段によるユーザプ
ログラムの一巡実行勿に上記異常フラグのうちセットさ
れているフラグの数を検出する計数手段と、この計数手
段による検出数を表示する表示手段と、上記異常フラグ
のうちセットされているフラグの番号を少くとも１つ表
示する表示手段とを備えたことを特徴とづるプログラマ
ブル・コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025727A JPS58144207A (ja) | 1982-02-19 | 1982-02-19 | プログラマブル・コントロ−ラ |
| US06/467,377 US4592053A (en) | 1982-02-19 | 1983-02-17 | Programmable controller |
| DE3305807A DE3305807A1 (de) | 1982-02-19 | 1983-02-19 | Programmierbares steuergeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025727A JPS58144207A (ja) | 1982-02-19 | 1982-02-19 | プログラマブル・コントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144207A true JPS58144207A (ja) | 1983-08-27 |
Family
ID=12173829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025727A Pending JPS58144207A (ja) | 1982-02-19 | 1982-02-19 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111871A (ja) * | 1984-06-27 | 1986-01-20 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JP2017173897A (ja) * | 2016-03-18 | 2017-09-28 | 株式会社東芝 | 警報表示システム及び警報表示方法 |
-
1982
- 1982-02-19 JP JP57025727A patent/JPS58144207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111871A (ja) * | 1984-06-27 | 1986-01-20 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
| JP2017173897A (ja) * | 2016-03-18 | 2017-09-28 | 株式会社東芝 | 警報表示システム及び警報表示方法 |
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