JPH09160808A - プログラムの流れ監視装置 - Google Patents
プログラムの流れ監視装置Info
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- JPH09160808A JPH09160808A JP7320791A JP32079195A JPH09160808A JP H09160808 A JPH09160808 A JP H09160808A JP 7320791 A JP7320791 A JP 7320791A JP 32079195 A JP32079195 A JP 32079195A JP H09160808 A JPH09160808 A JP H09160808A
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Abstract
(57)【要約】
【解決手段】フラグの状態が、全て第二状態の場合に、
操作対象となるフラグの状態を、第一状態に操作する。
奇数番目の割り込み処理時に、操作されたフラグの状態
が、全て第一状態の場合に、第一レベルのパルスを出力
し、偶数番目の割り込み処理時に、操作されたフラグの
状態が、全て第一状態の場合に、第二レベルのパルスを
出力する。その両者のパルスの時間間隔を検出し、その
間隔が予め設定された範囲を越える場合に、マイクロコ
ンピュータをリセットする。 【効果】メインプログラム、割り込み処理の監視の他
に、プログラムの実行順序や異常ジャンプ等の異常を監
視することができる。
操作対象となるフラグの状態を、第一状態に操作する。
奇数番目の割り込み処理時に、操作されたフラグの状態
が、全て第一状態の場合に、第一レベルのパルスを出力
し、偶数番目の割り込み処理時に、操作されたフラグの
状態が、全て第一状態の場合に、第二レベルのパルスを
出力する。その両者のパルスの時間間隔を検出し、その
間隔が予め設定された範囲を越える場合に、マイクロコ
ンピュータをリセットする。 【効果】メインプログラム、割り込み処理の監視の他
に、プログラムの実行順序や異常ジャンプ等の異常を監
視することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、一定周期に固定さ
れたプログラム中にフラグを複数箇所挿入し、フラグの
状態が予め設定された状態と一致していることを条件に
して、プログラムの実行を監視する装置に関するもので
ある。
れたプログラム中にフラグを複数箇所挿入し、フラグの
状態が予め設定された状態と一致していることを条件に
して、プログラムの実行を監視する装置に関するもので
ある。
【０００２】
【従来の技術】マイクロコンピュータのプログラムの実
行動作を監視する装置は、プログラム実行中に何らかの
異常を検出した場合、マイクロコンピュータにリセット
信号を送信したり、また制御対象に制御禁止信号を送信
したりする。これらの信号によってマイクロコンピュー
タと制御対象を瞬時に切り離すことは、マイクロコンピ
ュータを利用した制御機器において、フェイルセーフの
観点から重要なことである。
行動作を監視する装置は、プログラム実行中に何らかの
異常を検出した場合、マイクロコンピュータにリセット
信号を送信したり、また制御対象に制御禁止信号を送信
したりする。これらの信号によってマイクロコンピュー
タと制御対象を瞬時に切り離すことは、マイクロコンピ
ュータを利用した制御機器において、フェイルセーフの
観点から重要なことである。
【０００３】例えば、自動車のアンチロックブレーキの
制御において、外乱ノイズや電磁波等の影響によりメモ
リの一部が破壊されたり、プログラムの誤動作をまねく
ことがある。このときマイクロコンピュータは瞬時に異
常を検出し、ブレーキを通常ブレーキに戻す等の異常対
応処置を実施する必要がある。これらのことより、プロ
グラムの実行順序やモジュールの実行回数が正しいこと
等を出来るだけ細部までチェックすることは、装置の異
常動作を防止するという点できわめて重要であり、また
必要なことである。
制御において、外乱ノイズや電磁波等の影響によりメモ
リの一部が破壊されたり、プログラムの誤動作をまねく
ことがある。このときマイクロコンピュータは瞬時に異
常を検出し、ブレーキを通常ブレーキに戻す等の異常対
応処置を実施する必要がある。これらのことより、プロ
グラムの実行順序やモジュールの実行回数が正しいこと
等を出来るだけ細部までチェックすることは、装置の異
常動作を防止するという点できわめて重要であり、また
必要なことである。
【０００４】上述における、マイクロコンピュータのプ
ログラムの実行を監視し、装置の異常動作を防止する技
術としては、特開平５−１０８４１５号公報に記載の方
法がある。この方法は、メインプログラム中にフラグ処
理（プログラム中にフラグをセットする処理）を複数箇
所挿入し、メインプログラムの周期毎にフラグが正常で
あることを条件に、パルス出力を変化させることによっ
てプログラムの実行を監視するものである。
ログラムの実行を監視し、装置の異常動作を防止する技
術としては、特開平５−１０８４１５号公報に記載の方
法がある。この方法は、メインプログラム中にフラグ処
理（プログラム中にフラグをセットする処理）を複数箇
所挿入し、メインプログラムの周期毎にフラグが正常で
あることを条件に、パルス出力を変化させることによっ
てプログラムの実行を監視するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
法では、メインプログラム処理中にしかフラグ処理を行
わないため、通常、メインプログラムと共に実行される
タイマ割り込み処理を監視することが不可能であった。
また、上記の方法では、プログラム中の処理と処理の間
でフラグ処理を挿入しているため、そのフラグ処理の箇
所さえ正常に通過してしまえば、そのプログラムは正常
と判断される。しかし、プログラムの実行順序による不
具合が生じた場合は、その不具合を検出できない欠点が
あった。
法では、メインプログラム処理中にしかフラグ処理を行
わないため、通常、メインプログラムと共に実行される
タイマ割り込み処理を監視することが不可能であった。
また、上記の方法では、プログラム中の処理と処理の間
でフラグ処理を挿入しているため、そのフラグ処理の箇
所さえ正常に通過してしまえば、そのプログラムは正常
と判断される。しかし、プログラムの実行順序による不
具合が生じた場合は、その不具合を検出できない欠点が
あった。
【０００６】さらに、メインルーチンプログラムを１回
実行する毎にパルスを単に発生させるような単純なパル
ス出力処理を実施しているだけでは、プログラムの実行
順序による異常が起こっても、その異常を検出すること
は不可能であった。そこで、本発明は、メインプログラ
ムの監視の他にタイマ割り込み処理においても監視し、
さらに、プログラム中に挿入された各フラグ処理におい
て、以前に実施された処理のフラグもチェックしてフラ
グをセットする方法を採用することによって、より詳細
にプログラムの流れを監視できるプログラムの流れ監視
装置を実現することを目的とする。
実行する毎にパルスを単に発生させるような単純なパル
ス出力処理を実施しているだけでは、プログラムの実行
順序による異常が起こっても、その異常を検出すること
は不可能であった。そこで、本発明は、メインプログラ
ムの監視の他にタイマ割り込み処理においても監視し、
さらに、プログラム中に挿入された各フラグ処理におい
て、以前に実施された処理のフラグもチェックしてフラ
グをセットする方法を採用することによって、より詳細
にプログラムの流れを監視できるプログラムの流れ監視
装置を実現することを目的とする。
【０００７】
(1) 一定周期に固定されたプログラム中にフラグを複数
箇所挿入し、フラグの状態が予め設定された状態と一致
していることを条件にして、プログラムの実行を監視す
る装置において、フラグは、セットされている状態を示
す第一状態と、リセットされている状態を示す第二状態
とを有する。
箇所挿入し、フラグの状態が予め設定された状態と一致
していることを条件にして、プログラムの実行を監視す
る装置において、フラグは、セットされている状態を示
す第一状態と、リセットされている状態を示す第二状態
とを有する。
【０００８】操作対象となるフラグ以外のフラグのう
ち、直前に実施された割り込み処理以降に操作されたフ
ラグを除いたフラグの状態が、全て第二状態の場合に、
操作対象となるフラグの状態を、第一状態に操作するフ
ラグ処理手段を有する。また、割り込み処理と共にプロ
グラムの一周期中に挿入され、奇数番目の割り込み処理
時に、以前に実施された割り込み処理から当該割り込み
処理までの間に実施された前記フラグ処理手段において
操作されたフラグの状態が、全て第一状態の場合に、第
一レベルのパルスを出力する第一パルス出力手段と、割
り込み処理と共にプログラムの一周期中に挿入され、偶
数番目の割り込み処理時に、以前に実施された割り込み
処理から当該割り込み処理までの間に実施された、前記
フラグ処理手段において操作されたフラグの状態が、全
て第一状態の場合に第二レベルのパルスを出力する第二
パルス出力手段を有する。
ち、直前に実施された割り込み処理以降に操作されたフ
ラグを除いたフラグの状態が、全て第二状態の場合に、
操作対象となるフラグの状態を、第一状態に操作するフ
ラグ処理手段を有する。また、割り込み処理と共にプロ
グラムの一周期中に挿入され、奇数番目の割り込み処理
時に、以前に実施された割り込み処理から当該割り込み
処理までの間に実施された前記フラグ処理手段において
操作されたフラグの状態が、全て第一状態の場合に、第
一レベルのパルスを出力する第一パルス出力手段と、割
り込み処理と共にプログラムの一周期中に挿入され、偶
数番目の割り込み処理時に、以前に実施された割り込み
処理から当該割り込み処理までの間に実施された、前記
フラグ処理手段において操作されたフラグの状態が、全
て第一状態の場合に第二レベルのパルスを出力する第二
パルス出力手段を有する。
【０００９】さらに、前記第一パルス出力手段で出力す
る第一レベルのパルスと、前記第二パルス出力手段で出
力する第二レベルのパルスとの時間間隔を検出するパル
ス間隔検出手段を有する。そして、前記パルス間隔検出
手段によって、検出されたパルス間隔が予め設定された
範囲を越える場合に、マイクロコンピュータをリセット
する異常信号出力手段を備えるものである（請求項
１）。 (2) 前記異常信号出力手段は、前記パルス間隔検出手段
によって検出されたパルス間隔が、予め設定された範囲
を越える場合に、制御対象へ制御停止信号を送信するも
のである（請求項２）。 (3) 前記のフラグ処理手段は、操作対象となるフラグ以
外のフラグのうち、直前に実施された割り込み処理以降
に操作されたフラグを除いたフラグの状態のうち、少な
くともひとつのフラグの状態が、第一状態の場合に、制
御対象へ制御停止信号を送信するものである（請求項
３）。 (4) 前記の第一パルス出力手段及び前記の第二パルス出
力手段は、以前に実施された割り込み処理から直前の割
り込み処理までの間に実施される、前記のフラグ処理手
段において操作されるフラグの状態のうち、少なくとも
ひとつのフラグの状態が第二状態の場合に、制御対象へ
制御停止信号を送信するものである（請求項４）。
る第一レベルのパルスと、前記第二パルス出力手段で出
力する第二レベルのパルスとの時間間隔を検出するパル
ス間隔検出手段を有する。そして、前記パルス間隔検出
手段によって、検出されたパルス間隔が予め設定された
範囲を越える場合に、マイクロコンピュータをリセット
する異常信号出力手段を備えるものである（請求項
１）。 (2) 前記異常信号出力手段は、前記パルス間隔検出手段
によって検出されたパルス間隔が、予め設定された範囲
を越える場合に、制御対象へ制御停止信号を送信するも
のである（請求項２）。 (3) 前記のフラグ処理手段は、操作対象となるフラグ以
外のフラグのうち、直前に実施された割り込み処理以降
に操作されたフラグを除いたフラグの状態のうち、少な
くともひとつのフラグの状態が、第一状態の場合に、制
御対象へ制御停止信号を送信するものである（請求項
３）。 (4) 前記の第一パルス出力手段及び前記の第二パルス出
力手段は、以前に実施された割り込み処理から直前の割
り込み処理までの間に実施される、前記のフラグ処理手
段において操作されるフラグの状態のうち、少なくとも
ひとつのフラグの状態が第二状態の場合に、制御対象へ
制御停止信号を送信するものである（請求項４）。
【００１０】
【発明の実施の形態】以下に、本発明の実施の形態を、
添付図面を参照して詳細に説明する。図１は、本発明の
一実施形態にかかる監視装置のブロック構成図である。
この監視装置は、プログラムの実行を司るマイクロコン
ピュータ２を中心に、操作スイッチ等で得られる入力信
号をマイクロコンピュータ２に送信する入力部１、マイ
クロコンピュータ２によるプログラムの実行中に、マイ
クロコンピュータ２から予め設定されたパルスを受けと
り、異常と認識された場合にマイクロコンピュータ２へ
リセット信号を送出するパルス監視装置３、及びマイク
ロコンピュータ２に接続され、マイクロコンピュータ２
内のメモリ（図示せず）に格納されているプログラムに
応じて制御される制御対象４によって構成されている。
添付図面を参照して詳細に説明する。図１は、本発明の
一実施形態にかかる監視装置のブロック構成図である。
この監視装置は、プログラムの実行を司るマイクロコン
ピュータ２を中心に、操作スイッチ等で得られる入力信
号をマイクロコンピュータ２に送信する入力部１、マイ
クロコンピュータ２によるプログラムの実行中に、マイ
クロコンピュータ２から予め設定されたパルスを受けと
り、異常と認識された場合にマイクロコンピュータ２へ
リセット信号を送出するパルス監視装置３、及びマイク
ロコンピュータ２に接続され、マイクロコンピュータ２
内のメモリ（図示せず）に格納されているプログラムに
応じて制御される制御対象４によって構成されている。
【００１１】次に、マイクロコンピュータ２のメモリに
格納されているプログラムの実行手順を、図３に示すフ
ローチャートに従って説明する。ステップＳ１，Ｓ５〜
Ｓ１１，Ｓ１４〜Ｓ１９はこのプログラムのメインプロ
グラム処理であり、本処理で一周期の制御を示す。ま
た、ステップＳ２〜５，１２，１３は、タイマ割り込み
処理である。
格納されているプログラムの実行手順を、図３に示すフ
ローチャートに従って説明する。ステップＳ１，Ｓ５〜
Ｓ１１，Ｓ１４〜Ｓ１９はこのプログラムのメインプロ
グラム処理であり、本処理で一周期の制御を示す。ま
た、ステップＳ２〜５，１２，１３は、タイマ割り込み
処理である。
【００１２】まず、メインプログラムでは、プログラム
が起動されると、最初の割り込みの待ち状態となる（ス
テップＳ１）。マイクロコンピュータ２に割り込み信号
が入力されると、割り込み処理が１回目か否かの判定を
行う（ステップＳ２）。割り込み処理が２回目以上なら
ステップＳ３のパルス出力処理Ｐ1 を実施する。ここ
で、パルス出力処理Ｐ1 の詳細フローチャートを図４に
示す。この処理は、この処理以前に実施されたメインプ
ログラムの各処理が正しく実行されたか否かを、各処理
でセットされるフラグにより判別する処理である。
が起動されると、最初の割り込みの待ち状態となる（ス
テップＳ１）。マイクロコンピュータ２に割り込み信号
が入力されると、割り込み処理が１回目か否かの判定を
行う（ステップＳ２）。割り込み処理が２回目以上なら
ステップＳ３のパルス出力処理Ｐ1 を実施する。ここ
で、パルス出力処理Ｐ1 の詳細フローチャートを図４に
示す。この処理は、この処理以前に実施されたメインプ
ログラムの各処理が正しく実行されたか否かを、各処理
でセットされるフラグにより判別する処理である。
【００１３】具体的には、まず、メインプログラムのフ
ラグ処理Ｄ1 （ステップＳ１５）、フラグ処理Ｅ1 （ス
テップＳ１７）、フラグ処理Ｆ1 （ステップＳ１９）の
各処理でセットされたフラグ値ｆd ，ｆe ，ｆf を予め
決められたバッファ内に格納する（ステップＴ１）。各
フラグ処理の前に行われる各処理（たとえば処理Ｄ，
Ｅ，Ｆ）では、その処理が終了した時点でプログラムが
正常であるかを判別し、各処理独自のフラグをセットす
る処理を実施している。
ラグ処理Ｄ1 （ステップＳ１５）、フラグ処理Ｅ1 （ス
テップＳ１７）、フラグ処理Ｆ1 （ステップＳ１９）の
各処理でセットされたフラグ値ｆd ，ｆe ，ｆf を予め
決められたバッファ内に格納する（ステップＴ１）。各
フラグ処理の前に行われる各処理（たとえば処理Ｄ，
Ｅ，Ｆ）では、その処理が終了した時点でプログラムが
正常であるかを判別し、各処理独自のフラグをセットす
る処理を実施している。
【００１４】次に、バッファ内に格納されたフラグが全
て１（「フラグがセットされる」と同意）か否かの判別
を行う（ステップＴ２）。この判別処理で、フラグが全
て１なら次のステップＴ４に進むが、ひとつでもフラグ
が０（「フラグがリセットされる」と同意）なら、マイ
クロコンピュータ２は制御対象４へ制御停止の信号を送
信する（ステップＴ３）。
て１（「フラグがセットされる」と同意）か否かの判別
を行う（ステップＴ２）。この判別処理で、フラグが全
て１なら次のステップＴ４に進むが、ひとつでもフラグ
が０（「フラグがリセットされる」と同意）なら、マイ
クロコンピュータ２は制御対象４へ制御停止の信号を送
信する（ステップＴ３）。
【００１５】フラグが全て１なら、マイクロコンピュー
タ２の出力ポートからはハイレベルが出力される（ステ
ップＴ４）。このパルス信号は、マイクロコンピュータ
２からパルス監視装置３へ出力されるものである。次
に、フラグｆd ，ｆe ，ｆf を全てリセットし（ステッ
プＴ５）、パルス出力処理Ｐ1 を終了する。このよう
に、パルス出力処理Ｐ1 では、その前に行われた各処理
のフラグに注目し、正常か否かの判断がされる。また、
各処理でセットされるフラグも、各処理の以前に実施さ
れた処理においてセットされるフラグが、正常か否かで
セットされるものであるから、プログラム自身の異常の
上にプログラムの流れが正常かどうかも確認することが
できる。
タ２の出力ポートからはハイレベルが出力される（ステ
ップＴ４）。このパルス信号は、マイクロコンピュータ
２からパルス監視装置３へ出力されるものである。次
に、フラグｆd ，ｆe ，ｆf を全てリセットし（ステッ
プＴ５）、パルス出力処理Ｐ1 を終了する。このよう
に、パルス出力処理Ｐ1 では、その前に行われた各処理
のフラグに注目し、正常か否かの判断がされる。また、
各処理でセットされるフラグも、各処理の以前に実施さ
れた処理においてセットされるフラグが、正常か否かで
セットされるものであるから、プログラム自身の異常の
上にプログラムの流れが正常かどうかも確認することが
できる。
【００１６】図３にもどり、ステップＳ２の判定処理で
割り込み処理が１回目なら、パルス出力処理Ｐ1 をとば
して、割り込み処理Ｗ1 へ進む。このパルス出力処理Ｐ
1 をとばすのは、パルス出力処理Ｐ1 で実施されるフラ
グｆd ，ｆe ，ｆf が、プログラム起動時（割り込みが
１回目）では確定されていないため、この処理によって
回避しようとするものである。
割り込み処理が１回目なら、パルス出力処理Ｐ1 をとば
して、割り込み処理Ｗ1 へ進む。このパルス出力処理Ｐ
1 をとばすのは、パルス出力処理Ｐ1 で実施されるフラ
グｆd ，ｆe ，ｆf が、プログラム起動時（割り込みが
１回目）では確定されていないため、この処理によって
回避しようとするものである。
【００１７】次に、ステップＳ４で割り込み処理Ｗ1 が
実施される。メインプログラムの各処理では、前述した
ように各処理終了後、各フラグ処理が実施される。ま
ず、処理Ａが実施され（ステップＳ５）、終了すると、
フラグ処理Ａ1 にうつる（ステップＳ６）。フラグ処理
Ａ1 の詳細フローチャートを図５に示す。ここでは、プ
ログラムが処理Ａを通過した時点で他の処理のフラグが
セットされている（正常である）ことを条件に、この処
理Ａのフラグをセットする処理である。
実施される。メインプログラムの各処理では、前述した
ように各処理終了後、各フラグ処理が実施される。ま
ず、処理Ａが実施され（ステップＳ５）、終了すると、
フラグ処理Ａ1 にうつる（ステップＳ６）。フラグ処理
Ａ1 の詳細フローチャートを図５に示す。ここでは、プ
ログラムが処理Ａを通過した時点で他の処理のフラグが
セットされている（正常である）ことを条件に、この処
理Ａのフラグをセットする処理である。
【００１８】具体的には、まず、メインプログラムの各
処理でセットされた各フラグ値ｆb，ｆc ，ｆd ，
ｆe ，ｆf を予め決められたバッファ内に格納する（ス
テップＴ１１）。次に、バッファ内に格納されたフラグ
が全て０か否かの判別を行う（ステップＴ１２）。この
判別処理で、フラグが全て０ならこの処理の直前に実施
された処理Ａのフラグｆa をセットし（ステップＴ１
４）、ひとつでもフラグが１なら、マイクロコンピュー
タ２は、制御対象４へ制御停止の信号を送信する（ステ
ップＴ１３）。
処理でセットされた各フラグ値ｆb，ｆc ，ｆd ，
ｆe ，ｆf を予め決められたバッファ内に格納する（ス
テップＴ１１）。次に、バッファ内に格納されたフラグ
が全て０か否かの判別を行う（ステップＴ１２）。この
判別処理で、フラグが全て０ならこの処理の直前に実施
された処理Ａのフラグｆa をセットし（ステップＴ１
４）、ひとつでもフラグが１なら、マイクロコンピュー
タ２は、制御対象４へ制御停止の信号を送信する（ステ
ップＴ１３）。
【００１９】図３にもどり、処理Ｂを実施し（ステップ
Ｓ７）、終了すればフラグ処理Ｂ1に進む（ステップＳ
８）。フラグ処理Ｂ1 の詳細フローチャートを図６に示
す。この処理手順は、先に説明したフラグ処理Ａ1 と同
様であるが、このフラグ処理Ｂ1 では、バッファに格納
される他の処理のフラグに処理Ａのフラグｆa は含まれ
ない（ステップＴ２１）。これは、フラグ処理Ａ1 でプ
ログラムは正常と判定され、既にフラグｆa をセットし
ているからである。
Ｓ７）、終了すればフラグ処理Ｂ1に進む（ステップＳ
８）。フラグ処理Ｂ1 の詳細フローチャートを図６に示
す。この処理手順は、先に説明したフラグ処理Ａ1 と同
様であるが、このフラグ処理Ｂ1 では、バッファに格納
される他の処理のフラグに処理Ａのフラグｆa は含まれ
ない（ステップＴ２１）。これは、フラグ処理Ａ1 でプ
ログラムは正常と判定され、既にフラグｆa をセットし
ているからである。
【００２０】バッファ内に格納されたフラグが全て０か
否か（ステップＴ２２）を判別し、全て０なら、フラグ
ｆb をセットし（ステップＴ２４）、ひとつでもフラグ
が１なら、マイクロコンピュータ２は、制御対象４へ制
御停止の信号を送信する（ステップＴ２３）。次に処理
Ｃ（ステップＳ９）及びフラグＣ1 処理（ステップＳ１
０）を実施する。フラグ処理Ｃ1 の詳細フローチャート
を図７に示すが、処理手順は記号が異なる以外、フラグ
処理Ａ1 およびＢ1 と同様であるため説明を省略する。
否か（ステップＴ２２）を判別し、全て０なら、フラグ
ｆb をセットし（ステップＴ２４）、ひとつでもフラグ
が１なら、マイクロコンピュータ２は、制御対象４へ制
御停止の信号を送信する（ステップＴ２３）。次に処理
Ｃ（ステップＳ９）及びフラグＣ1 処理（ステップＳ１
０）を実施する。フラグ処理Ｃ1 の詳細フローチャート
を図７に示すが、処理手順は記号が異なる以外、フラグ
処理Ａ1 およびＢ1 と同様であるため説明を省略する。
【００２１】フラグ処理Ｃ1 が終了すると、メインプロ
グラムは割り込みＷ2 待ち処理（ステップＳ１１）に進
み、割り込みＷ2 待ち状態となる。このとき、割り込み
が入力部１よりマイクロコンピュータ２へ入力される
と、パルス出力処理Ｐ2 が実施される（ステップＳ１
２）。このパルス出力処理Ｐ2 の詳細フローチャートを
図８に示す。この処理は前述したパルス出力処理Ｐ1 と
同様に、以前に実施されたメインプログラムの各処理が
正しく実行されたか否かを、各処理でセットされるフラ
グにより判別する処理である。
グラムは割り込みＷ2 待ち処理（ステップＳ１１）に進
み、割り込みＷ2 待ち状態となる。このとき、割り込み
が入力部１よりマイクロコンピュータ２へ入力される
と、パルス出力処理Ｐ2 が実施される（ステップＳ１
２）。このパルス出力処理Ｐ2 の詳細フローチャートを
図８に示す。この処理は前述したパルス出力処理Ｐ1 と
同様に、以前に実施されたメインプログラムの各処理が
正しく実行されたか否かを、各処理でセットされるフラ
グにより判別する処理である。
【００２２】まず、メインプログラムのフラグ処理Ａ1
（ステップＳ６）、フラグ処理Ｂ1（ステップＳ８）、
フラグ処理Ｃ1 （ステップＳ１０）の各処理でセットさ
れたフラグ値ｆa ，ｆb ，ｆc を予め決められたバッフ
ァ内に格納する（ステップＴ４１）。次に、バッファ内
に格納されたフラグが全て１か否かの判別を行う（ステ
ップＴ４２）。この判別処理で、フラグが全て１なら次
のステップＴ４４に進むが、ひとつでもフラグが０な
ら、マイクロコンピュータ２は、制御対象４へ制御停止
の信号を送信する（ステップＴ４３）。
（ステップＳ６）、フラグ処理Ｂ1（ステップＳ８）、
フラグ処理Ｃ1 （ステップＳ１０）の各処理でセットさ
れたフラグ値ｆa ，ｆb ，ｆc を予め決められたバッフ
ァ内に格納する（ステップＴ４１）。次に、バッファ内
に格納されたフラグが全て１か否かの判別を行う（ステ
ップＴ４２）。この判別処理で、フラグが全て１なら次
のステップＴ４４に進むが、ひとつでもフラグが０な
ら、マイクロコンピュータ２は、制御対象４へ制御停止
の信号を送信する（ステップＴ４３）。
【００２３】フラグが全て１なら、パルス出力処理Ｐ1
（図４参照）のステップＴ４において、マイクロコンピ
ュータ２の出力ポートをハイレベルにした出力を、ここ
ではローレベルにして出力する（ステップＴ４４）。そ
して、フラグｆa ，ｆb ，ｆ c を全てリセットし（ステ
ップＴ４５）、パルス出力処理Ｐ2 を終了する。パルス
出力処理Ｐ2 が終了すると、割り込み処理Ｗ2 が実施さ
れ（ステップＳ１３）、その処理が終了するとメインプ
ログラムに戻る。
（図４参照）のステップＴ４において、マイクロコンピ
ュータ２の出力ポートをハイレベルにした出力を、ここ
ではローレベルにして出力する（ステップＴ４４）。そ
して、フラグｆa ，ｆb ，ｆ c を全てリセットし（ステ
ップＴ４５）、パルス出力処理Ｐ2 を終了する。パルス
出力処理Ｐ2 が終了すると、割り込み処理Ｗ2 が実施さ
れ（ステップＳ１３）、その処理が終了するとメインプ
ログラムに戻る。
【００２４】メインプログラムでは、処理Ｄ，Ｅ，Ｆ及
びフラグ処理Ｄ1 ，Ｅ1 ，Ｆ1 を実施する（ステップＳ
１４〜Ｓ１９）が、これらの特にフラグ処理Ｄ1 ，
Ｅ1 ，Ｆ 1 の処理手順（図９のステップＴ５１〜Ｔ５
４，図１０のステップＴ６１〜Ｔ６４，図１１のステッ
プＴ７１〜Ｔ７４参照）は記号が異なる以外、フラグ処
理Ａ 1 ，Ｂ1 ，Ｃ1 と同様であるため説明を省略する。
びフラグ処理Ｄ1 ，Ｅ1 ，Ｆ1 を実施する（ステップＳ
１４〜Ｓ１９）が、これらの特にフラグ処理Ｄ1 ，
Ｅ1 ，Ｆ 1 の処理手順（図９のステップＴ５１〜Ｔ５
４，図１０のステップＴ６１〜Ｔ６４，図１１のステッ
プＴ７１〜Ｔ７４参照）は記号が異なる以外、フラグ処
理Ａ 1 ，Ｂ1 ，Ｃ1 と同様であるため説明を省略する。
【００２５】フラグ処理Ｆ1 が終了すると、メインプロ
グラムは起動時に戻り、割り込みＷ 1 待ちとなる（ステ
ップＳ１）。上記に説明した手順を一周期として、プロ
グラムは繰り返し実行される。以上のように、一周期で
パルス出力処理は２回実施され、それぞれの処理時にマ
イクロコンピュータ２からパルス監視装置３へ送信され
るパルス出力は、ハイレベルとローレベルを交互に繰り
返し出力される（図１２参照）。パルス監視装置３は、
このハイレベル及びローレベルの繰り返し出力が規則的
であるかどうかを常時監視し、その周期（例えば５mse
c）が何度か連続的に乱れた場合に、マイクロコンピュ
ータ２へリセット信号を出力する。上記の説明を、図１
３のパルス監視装置３内部の処理フローチャートに基づ
いて以下に示す。
グラムは起動時に戻り、割り込みＷ 1 待ちとなる（ステ
ップＳ１）。上記に説明した手順を一周期として、プロ
グラムは繰り返し実行される。以上のように、一周期で
パルス出力処理は２回実施され、それぞれの処理時にマ
イクロコンピュータ２からパルス監視装置３へ送信され
るパルス出力は、ハイレベルとローレベルを交互に繰り
返し出力される（図１２参照）。パルス監視装置３は、
このハイレベル及びローレベルの繰り返し出力が規則的
であるかどうかを常時監視し、その周期（例えば５mse
c）が何度か連続的に乱れた場合に、マイクロコンピュ
ータ２へリセット信号を出力する。上記の説明を、図１
３のパルス監視装置３内部の処理フローチャートに基づ
いて以下に示す。
【００２６】なお、一周期中にパルス出力処理が２回実
施され、かつ各出力処理で出力されるレベル値（ハイま
たはロー）が決められているのは、プログラムの実行順
序をも監視するためである。図１３によると、まずステ
ップＵ１で監視タイマを起動させる。この監視タイマ
は、マイクロコンピュータ２からのパルス出力を監視す
るためのサンプリングタイムを規定するものであり、通
常、パルス監視装置３は１００μsec ごとにパルス出力
を監視している（ステップＵ１３）。
施され、かつ各出力処理で出力されるレベル値（ハイま
たはロー）が決められているのは、プログラムの実行順
序をも監視するためである。図１３によると、まずステ
ップＵ１で監視タイマを起動させる。この監視タイマ
は、マイクロコンピュータ２からのパルス出力を監視す
るためのサンプリングタイムを規定するものであり、通
常、パルス監視装置３は１００μsec ごとにパルス出力
を監視している（ステップＵ１３）。
【００２７】次に、ステップＵ２においてパルス監視時
間Ｔを計測し（本フローチャートは、ステップＵ２から
ステップＵ１４までを一周期として、１００μsec ごと
に実行されるため、このＴは通常１００μsec とな
る。）、その時間をパルス監視積算時間バッファＴbuf
に代入する（ステップＵ３）。そして、このときのパル
ス出力レベル（ハイまたはロー）をメモリＰＬ2 に格納
し（ステップＵ４）、前回の周期におけるレベルＰＬ1
と比較する（ステップＵ５）。ここで、 ＰＬ1 ≠ＰＬ2 なら、ステップＵ６にすすみ、パルス監視時間Ｔを０と
する。
間Ｔを計測し（本フローチャートは、ステップＵ２から
ステップＵ１４までを一周期として、１００μsec ごと
に実行されるため、このＴは通常１００μsec とな
る。）、その時間をパルス監視積算時間バッファＴbuf
に代入する（ステップＵ３）。そして、このときのパル
ス出力レベル（ハイまたはロー）をメモリＰＬ2 に格納
し（ステップＵ４）、前回の周期におけるレベルＰＬ1
と比較する（ステップＵ５）。ここで、 ＰＬ1 ≠ＰＬ2 なら、ステップＵ６にすすみ、パルス監視時間Ｔを０と
する。
【００２８】ＰＬ1 ＝ＰＬ2 なら、ステップＵ６をとばし、ステップＵ７へ進む。ス
テップＵ５は、パルス出力の立ち上がりエッジまたは立
ち下がりエッジを検出する処理である。すなわち、ＰＬ
1 ≠ＰＬ2 は、前回の周期におけるレベルと現在のレベ
ルとが異なっていることであり、パルス出力の立ち上が
りエッジまたは立ち下がりエッジを示している。ステッ
プＵ６においてパルス監視時間Ｔを０とおいたのは、パ
ルス監視時間の計測を新たに始めるためである。よっ
て、パルス監視積算時間バッファＴbu f は、パルス出力
の立ち上がりエッジまたは立ち下がりエッジからのパル
ス出力時間を積算していることになる。
テップＵ５は、パルス出力の立ち上がりエッジまたは立
ち下がりエッジを検出する処理である。すなわち、ＰＬ
1 ≠ＰＬ2 は、前回の周期におけるレベルと現在のレベ
ルとが異なっていることであり、パルス出力の立ち上が
りエッジまたは立ち下がりエッジを示している。ステッ
プＵ６においてパルス監視時間Ｔを０とおいたのは、パ
ルス監視時間の計測を新たに始めるためである。よっ
て、パルス監視積算時間バッファＴbu f は、パルス出力
の立ち上がりエッジまたは立ち下がりエッジからのパル
ス出力時間を積算していることになる。
【００２９】次に、ステップＵ７において、パルス出力
間隔が規定時間内であるかどうかの判定処理を行う。例
えば、パルス出力間隔の規定値が５msecであるとする
と、そのパルス出力が正常であると認識される許容範囲
の決定基準は、規定値の±５０％とする。よって、パル
ス出力積算時間バッファＴbuf が、 ２．５msec＜Ｔbuf ＜７．５msec なら、正常と判定し、異常積算カウンタＣＴを０とする
（ステップＵ８）。
間隔が規定時間内であるかどうかの判定処理を行う。例
えば、パルス出力間隔の規定値が５msecであるとする
と、そのパルス出力が正常であると認識される許容範囲
の決定基準は、規定値の±５０％とする。よって、パル
ス出力積算時間バッファＴbuf が、 ２．５msec＜Ｔbuf ＜７．５msec なら、正常と判定し、異常積算カウンタＣＴを０とする
（ステップＵ８）。
【００３０】パルス出力積算時間バッファＴbuf が上式
に該当しないとき、異常と判定し、異常積算カウンタＣ
Ｔを１つ上げる（ステップＵ９）。そして、ステップＵ
１０において、異常積算カウンタＣＴが５回を越える
と、パルス監視装置３はマイクロコンピュータ２に対し
て、リセット信号を送信する（ステップＵ１１）。異常
積算カウンタＣＴが４回以内なら、処理を継続し、現在
の検出レベルＰＬ 2 を直前のレベルを示すＰＬ1 に代入
する（ステップＵ１２）。次に、監視タイマが１００μ
sec を越えれば、そのタイマ値を０にし（ステップＵ１
４）、ステップＵ２に戻る。
に該当しないとき、異常と判定し、異常積算カウンタＣ
Ｔを１つ上げる（ステップＵ９）。そして、ステップＵ
１０において、異常積算カウンタＣＴが５回を越える
と、パルス監視装置３はマイクロコンピュータ２に対し
て、リセット信号を送信する（ステップＵ１１）。異常
積算カウンタＣＴが４回以内なら、処理を継続し、現在
の検出レベルＰＬ 2 を直前のレベルを示すＰＬ1 に代入
する（ステップＵ１２）。次に、監視タイマが１００μ
sec を越えれば、そのタイマ値を０にし（ステップＵ１
４）、ステップＵ２に戻る。
【００３１】このように、パルス出力間隔が規定範囲内
にはいらず、その異常の回数が連続して５回続くと、パ
ルス監視装置３は、マイクロコンピュータ２へリセット
信号を送信する。また、上記の実施形態では、パルス出
力間隔が規定範囲内にはいらない場合の回数を積算し、
その積算数によってマイクロコンピュータ２はリセット
されるが、パルス出力間隔が規定範囲内に一度でもはい
らないときは、直ちにパルス監視装置３はマイクロコン
ピュータ２へリセットしてもよい。この場合のパルス監
視装置３の処理フローチャートを図１４に示す。ここで
は、ステップＵ３７でパルス出力間隔が規定時間内であ
るかどうかの判定処理を行なっており、該当しないとき
は、直ちにステップＵ３８のマイクロコンピュータ２の
リセット処理を実行する。詳細な説明は、図１３の説明
と重複するので省略する。
にはいらず、その異常の回数が連続して５回続くと、パ
ルス監視装置３は、マイクロコンピュータ２へリセット
信号を送信する。また、上記の実施形態では、パルス出
力間隔が規定範囲内にはいらない場合の回数を積算し、
その積算数によってマイクロコンピュータ２はリセット
されるが、パルス出力間隔が規定範囲内に一度でもはい
らないときは、直ちにパルス監視装置３はマイクロコン
ピュータ２へリセットしてもよい。この場合のパルス監
視装置３の処理フローチャートを図１４に示す。ここで
は、ステップＵ３７でパルス出力間隔が規定時間内であ
るかどうかの判定処理を行なっており、該当しないとき
は、直ちにステップＵ３８のマイクロコンピュータ２の
リセット処理を実行する。詳細な説明は、図１３の説明
と重複するので省略する。
【００３２】上記の本発明の実施形態では、一周期中に
実行されるパルス出力処理は、２回と限定したが、この
パルス出力処理の回数は、偶数回であるなら一周期中に
いくら実行してもよい。また、本発明の実施形態では、
パルス監視装置３からマイクロコンピュータ２へリセッ
ト信号を送信し、マイクロコンピュータ２の制御によ
り、制御対象４へ制御停止信号を送信した構成である。
前記の構成において、マイクロコンピュータ２の制御停
止信号を、パルス監視装置３からの制御停止信号とのア
ンド条件５で制御対象４へ送信してもよい（図２参
照）。この構成では、例えば、先に示した図１３のステ
ップＵ１１、及び図１４のステップＵ３８は、「制御対
象へ制御停止信号を送信する。」に、置き換えて処理を
実行する。
実行されるパルス出力処理は、２回と限定したが、この
パルス出力処理の回数は、偶数回であるなら一周期中に
いくら実行してもよい。また、本発明の実施形態では、
パルス監視装置３からマイクロコンピュータ２へリセッ
ト信号を送信し、マイクロコンピュータ２の制御によ
り、制御対象４へ制御停止信号を送信した構成である。
前記の構成において、マイクロコンピュータ２の制御停
止信号を、パルス監視装置３からの制御停止信号とのア
ンド条件５で制御対象４へ送信してもよい（図２参
照）。この構成では、例えば、先に示した図１３のステ
ップＵ１１、及び図１４のステップＵ３８は、「制御対
象へ制御停止信号を送信する。」に、置き換えて処理を
実行する。
【００３３】その他、本発明の要旨を変更しない範囲
で、種々の変更を施すことが可能である。
で、種々の変更を施すことが可能である。
【００３４】
【発明の効果】本発明によると、割り込み処理時のパル
ス出力は、その間隔時間が監視されるため、ある処理で
マイクロコンピュータが暴走しても、その異常を検出す
ることができる。また、パルス出力は、割り込み処理と
共に実行されるので、割り込み処理時の異常の監視を実
施することができる。
ス出力は、その間隔時間が監視されるため、ある処理で
マイクロコンピュータが暴走しても、その異常を検出す
ることができる。また、パルス出力は、割り込み処理と
共に実行されるので、割り込み処理時の異常の監視を実
施することができる。
【００３５】また、ひとつの処理をとばすような異常が
おこった場合は、その処理におけるフラグが変化しない
ため、同レベルのパルスが続けて出力されるので、プロ
グラムの実行手順が正常であるか否かの監視をすること
ができるさらに、フラグ処理手段及びパルス出力手段
は、以前に実施されたフラグ処理のフラグの状態を監視
して、処理を実行するので、プログラムの実行手順が正
常であるか否かの監視をすることができる。
おこった場合は、その処理におけるフラグが変化しない
ため、同レベルのパルスが続けて出力されるので、プロ
グラムの実行手順が正常であるか否かの監視をすること
ができるさらに、フラグ処理手段及びパルス出力手段
は、以前に実施されたフラグ処理のフラグの状態を監視
して、処理を実行するので、プログラムの実行手順が正
常であるか否かの監視をすることができる。
【００３６】また、請求項２のプログラムの流れ監視装
置によれば、プログラム動作中に何らかの異常が検出さ
れた場合には、瞬時にその制御対象の動作を停止するこ
とができる。また、請求項３のプログラムの流れ監視装
置によれば、フラグ処理手段において、プログラムの異
常が検出された場合には、瞬時にその制御対象の動作を
停止することができる。
置によれば、プログラム動作中に何らかの異常が検出さ
れた場合には、瞬時にその制御対象の動作を停止するこ
とができる。また、請求項３のプログラムの流れ監視装
置によれば、フラグ処理手段において、プログラムの異
常が検出された場合には、瞬時にその制御対象の動作を
停止することができる。
【００３７】また、請求項４のプログラムの流れ監視装
置によれば、パルス出力手段において、プログラムの異
常が検出された場合には、瞬時にその制御対象の動作を
停止することができる。
置によれば、パルス出力手段において、プログラムの異
常が検出された場合には、瞬時にその制御対象の動作を
停止することができる。
【図１】本発明の一実施形態にかかるプログラムの流れ
監視装置のブロック構成図である。
監視装置のブロック構成図である。
【図２】本発明のその他の実施形態にかかるプログラム
の流れ監視装置のブロック構成図である。
の流れ監視装置のブロック構成図である。
【図３】本発明の一実施形態にかかるマイクロコンピュ
ータのプログラムを示すフローチャートである。
ータのプログラムを示すフローチャートである。
【図４】出力ポートをハイレベルにするパルス出力処理
Ｐ1 のフローチャートである。
Ｐ1 のフローチャートである。
【図５】フラグｆa をセットするフラグ処理Ａ1 のフロ
ーチャートである。
ーチャートである。
【図６】フラグｆb をセットするフラグ処理Ｂ1 のフロ
ーチャートである。
ーチャートである。
【図７】フラグｆc をセットするフラグ処理Ｃ1 のフロ
ーチャートである。
ーチャートである。
【図８】出力ポートをローレベルにするパルス出力処理
Ｐ2 のフローチャートである。
Ｐ2 のフローチャートである。
【図９】フラグｆd をセットするフラグ処理Ｄ1 のフロ
ーチャートである。
ーチャートである。
【図１０】フラグｆe をセットするフラグ処理Ｅ1 のフ
ローチャートである。
ローチャートである。
【図１１】フラグｆf をセットするフラグ処理Ｆ1 のフ
ローチャートである。
ローチャートである。
【図１２】パルス出力処理Ｐ1 及びＰ2 のパルス出力を
示す説明図である。
示す説明図である。
【図１３】パルス出力間隔の出力異常が５回連続してお
こる場合のパルス監視装置の処理のフローチャートであ
る。
こる場合のパルス監視装置の処理のフローチャートであ
る。
【図１４】パルス出力間隔の出力異常がおこる場合のパ
ルス監視装置の処理のフローチャートである。
ルス監視装置の処理のフローチャートである。
１ 入力部 ２ マイクロコンピュータ ３ パルス監視装置 ４ 制御対象
Claims (4)
- 【請求項１】一定周期に固定されたプログラム中にフラ
グを複数箇所挿入し、フラグの状態が予め設定された状
態と一致していることを条件にして、プログラムの実行
を監視する装置において、 フラグは、セットされている状態を示す第一状態と、リ
セットされている状態を示す第二状態とを有するもので
あって、 操作対象となるフラグ以外のフラグのうち、直前に実施
された割り込み処理以降に操作されたフラグを除いたフ
ラグの状態が、全て第二状態の場合に、操作対象となる
フラグの状態を第一状態に操作するフラグ処理手段と、 割り込み処理と共にプログラムの一周期中に挿入され、
奇数番目の割り込み処理時に、以前に実施された割り込
み処理から当該割り込み処理までの間に実施された、前
記フラグ処理手段において操作されたフラグの状態が、
全て第一状態の場合に、第一レベルのパルスを出力する
第一パルス出力手段と、 割り込み処理と共にプログラムの一周期中に挿入され、
偶数番目の割り込み処理時に、以前に実施された割り込
み処理から当該割り込み処理までの間に実施された、前
記フラグ処理手段において操作されたフラグの状態が、
全て第一状態の場合に第二レベルのパルスを出力する第
二パルス出力手段と、 前記第一パルス出力手段で出力する第一レベルのパルス
と、前記第二パルス出力手段で出力する第二レベルのパ
ルスとの時間間隔を検出するパルス間隔検出手段と、 前記パルス間隔検出手段によって検出されたパルス間隔
が、予め設定された範囲を越える場合に、マイクロコン
ピュータをリセットする異常信号出力手段と、を備えた
ことを特徴とするプログラムの流れ監視装置。 - 【請求項２】請求項１に記載のプログラムの流れ監視装
置において、 前記異常信号出力手段は、前記パルス間隔検出手段によ
って検出されたパルス間隔が、予め設定された範囲を越
える場合に、制御対象へ制御停止信号を送信することを
特徴とするプログラムの流れ監視装置。 - 【請求項３】請求項１または２に記載のプログラムの流
れ監視装置において、 前記フラグ処理手段は、操作対象となるフラグ以外のフ
ラグのうち、直前に実施された割り込み処理以降に操作
されたフラグを除いたフラグの状態のうち、少なくとも
ひとつのフラグの状態が、第一状態の場合に、制御対象
へ制御停止信号を送信することを特徴とするプログラム
の流れ監視装置。 - 【請求項４】請求項１ないし３のいずれかに記載のプロ
グラムの流れ監視装置において、 前記第一パルス出力手段及び前記第二パルス出力手段
は、以前に実施された割り込み処理から直前の割り込み
処理までの間に実施される、前記フラグ処理手段におい
て操作されるフラグの状態のうち、少なくともひとつの
フラグの状態が第二状態の場合に、制御対象へ制御停止
信号を送信することを特徴とするプログラムの流れ監視
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320791A JPH09160808A (ja) | 1995-12-08 | 1995-12-08 | プログラムの流れ監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320791A JPH09160808A (ja) | 1995-12-08 | 1995-12-08 | プログラムの流れ監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160808A true JPH09160808A (ja) | 1997-06-20 |
Family
ID=18125289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320791A Pending JPH09160808A (ja) | 1995-12-08 | 1995-12-08 | プログラムの流れ監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09160808A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008126491A1 (ja) * | 2007-03-29 | 2008-10-23 | Kabushiki Kaisha Toshiba | 情報記憶媒体 |
| JP2008262300A (ja) * | 2007-04-10 | 2008-10-30 | Dainippon Printing Co Ltd | 携帯用セキュリティデバイス |
| JP4822231B2 (ja) * | 2005-07-19 | 2011-11-24 | ジェムアルト エスアー | 長い摂動による故障の検出 |
| WO2013100065A1 (ja) * | 2011-12-28 | 2013-07-04 | アイシン・エィ・ダブリュ株式会社 | 車両用制御装置および方法 |
-
1995
- 1995-12-08 JP JP7320791A patent/JPH09160808A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4822231B2 (ja) * | 2005-07-19 | 2011-11-24 | ジェムアルト エスアー | 長い摂動による故障の検出 |
| WO2008126491A1 (ja) * | 2007-03-29 | 2008-10-23 | Kabushiki Kaisha Toshiba | 情報記憶媒体 |
| US8469278B2 (en) | 2007-03-29 | 2013-06-25 | Kabushiki Kaisha Toshiba | Information storage medium |
| JP2008262300A (ja) * | 2007-04-10 | 2008-10-30 | Dainippon Printing Co Ltd | 携帯用セキュリティデバイス |
| WO2013100065A1 (ja) * | 2011-12-28 | 2013-07-04 | アイシン・エィ・ダブリュ株式会社 | 車両用制御装置および方法 |
| JP2013140431A (ja) * | 2011-12-28 | 2013-07-18 | Aisin Aw Co Ltd | 車両用制御装置および方法 |
| US9080661B2 (en) | 2011-12-28 | 2015-07-14 | Aisin Aw Co., Ltd. | Vehicle control device and method |
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