JPH05342060A - Ｃｐｕの異常監視装置 - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵへの入力信号と出力信号とを比較してＣ
ＰＵの異常を判定するシステムにおいて、入力信号にノ
イズが混入した場合の誤判定を防止する。 【構成】発振回路からのクロックパルスをＣＰＵに与
え、ＣＰＵの演算処理によって出力ポートからクロック
パルスに対応する信号を出力する。そして、判定回路は
発振回路からのクロックパルスとＣＰＵからの信号とを
比較し、不一致の場合にＣＰＵの異常を検出する。ＣＰ
Ｕ内ではクロックパルスによる割り込み処理によって出
力ポートのレベルが反転され、信号が出力されるが、ス
テップ104 、105 により割り込み処理中にもクロックパ
ルスの状態がチェックされるため、クロックパルスにノ
イズが混入しても、それに対応した信号が出力され、判
定回路における誤判定が防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば車両用のエン
ジンを電子的に制御するシステムにおいて、ＣＰＵの暴
走等を確実に検知して信頼性の高い電子制御が実行され
るようにするＣＰＵの異常監視装置に関する。

【０００２】

【従来の技術】エンジンを電子的に制御する場合に、エ
ンジンの運転状況と共に、このエンジンの搭載される車
両の走行状態を各種センサを用いて検知し、これら検知
信号をＣＰＵに入力することにより、このＣＰＵから燃
料噴射量、点火時期等のエンジン制御指令が出力され、
また車両に対しては制動、サスペンション制御指令等が
出力されて、この車両が安全に且つ効率的に運転制御さ
れるようにしている。

【０００３】この様な電子制御等に用いられるＣＰＵに
あっては、その動作信頼性が重要であり、動作異常の発
生を速やかに検知してこれに対処する安全対策が施され
ているもので、このためのＣＰＵの異常監視システムが
種々考えられている。

【０００４】一般的に、ＣＰＵに対して一定時間毎に一
定時間幅のパルス信号が入力される場合、このパルス信
号の入力に際して、例えばチャタリング等の発生による
誤動作を防ぐため、短時間範囲内の割り込み要因をマス
クすること、あるいは無視するようにすることが考えら
れている。

【０００５】したがって、ＣＰＵに対して発振回路から
のパルス信号が入力されるようにした場合、この発振信
号においてチャタリングによってノイズが乗っているよ
うになっても、この様なチャタリングノイズは無視され
るようになり、チャタリングノイズの無い発振信号に対
応したパルス出力が得られるようになる。

【０００６】ここで、発振回路からの発振出力とＣＰＵ
からこの発振信号に基づいて発生されたパルス信号とに
基づいて、ＣＰＵの異常判定を行うことを考えると、発
振回路からＣＰＵに入力される信号の一部が無視される
状態となると、ＣＰＵに対する入力信号とＣＰＵから出
力信号との対応関係が不一致となり、ＣＰＵ自体に異常
がないにもかかわらず、ＣＰＵの異常判定をしてしま
う。

【０００７】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、ＣＰＵの異常が確実に検知
され、このＣＰＵを用いた電子的な各種制御が信頼性を
もって実行されるようにするＣＰＵの異常監視装置を提
供しようとするものである。

【０００８】

【課題を解決するための手段】この発明に係るＣＰＵの
異常監視装置は、異常判定用に使用される発振手段、こ
の発振手段の発振信号に対応した判定信号を発生する判
定信号発生手段を有するＣＰＵ、および前記発振手段か
らの発振信号の立上がりエッジと立ち下がりエッジとの
間に前記ＣＰＵから入力される前記判定信号を計数し、
所定の計数値以外で異常判定する判定手段を備え、前記
判定信号発生手段は、前記発振手段からの発振信号のエ
ッジ割り込みに対応して、この発振信号のエッジの立上
がりおよび立ち下がりを判定する手段と、この判定結果
に対応して前記判定信号出力ポートをハイレベルもしく
はローレベルに設定する手段と、この状態で前記エッジ
入力のレベルを判定するレベル判定手段と、このレベル
判定手段で前記エッジ入力の反転を判定した状態で前記
出力ポートのレベルを反転する出力レベル反転手段と、
前記レベル判定手段の判定結果および前記レベル反転手
段で設定されたレベルに基づいて、次のエッジ割り込み
を立上がりもしくは立ち下がりに設定する割り込みエッ
ジ設定手段とを含み構成される。

【０００９】

【作用】この様に構成されるＣＰＵの異常監視装置にあ
っては、判定手段において、発振回路からの発振信号
と、この発振信号に基づいてＣＰＵで発生される判定信
号とを対比することにより、ＣＰＵが正常に動作してい
るか否かを判定する。この場合、ＣＰＵの内部演算処理
により実現される判定信号発生手段においては、エッジ
割り込みのレベルをチェックして、このレベルに対応し
てＣＰＵの出力ポートのレベルを設定するものである
が、この出力ポートのレベルをチェックした後に、さら
にエッジ入力のレベルをチェックして、このエッジ入力
が反転していた場合には、出力ポートのレベルも反転さ
せるようにしている。そして、この出力ポートのレベル
に基づいて、次のエッジ割り込みが立上がりもしくは立
ち下がりエッジであることを設定するようになる。した
がって、例えばＣＰＵの入力発振信号にチャタリングノ
イズ等が存在しても、このノイズに対応した出力が得ら
れて、ＣＰＵの異常監視が確実に実行される。

【００１０】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１は監視装置を含むＣＰＵ11部の構成を示
すもので、この実施例にあっては、このＣＰＵ11によっ
て例えば自動車のホイールスピンを防止するエンジン制
御システムを構成する例を示している。

【００１１】このシステムにおいては、アクセルペダル
によって操作されるスロットル開度情報、バッテリ電源
電圧情報等のアナログデータの入力されるＡＤＣ12、ス
ロットル要求開度情報が入力されるＳＣＩ13、その他ア
イドルスイッチ、作動開始スイッチ等の状態を示すディ
ジタルデータの入力される入力ポート14等を備え、これ
らの入力データがＣＰＵ11に入力されるようにしてい
る。

【００１２】また、このＣＰＵ11にはプログラムデータ
等を記憶したＲＯＭ15、演算データ等を記憶するＲＡＭ
16が設けられ、このＣＰＵ11からの出力は、デューティ
出力回路17、出力ポート18、さらにモータ制御ドライバ
19に供給される。そして、デューティ出力回路17からの
出力は、スロットル作動状況信号として用いられ、モー
タ制御ドライバ19からの出力は、例えばスロットルを駆
動するステッピングモータ制御信号として用いられる。
また出力ポート18からは、例えばダイアグ出力や脱調信
号等が出力される。

【００１３】ＣＰＵ11からは、ウオッチドッククリア信
号ＷＤＣが出力され、この信号ＷＤＣはウオッチドック
タイマ（ＷＤＴ）システムを組み込んだ電源回路20に供
給する。ＷＤＴシステムは、ＣＰＵ11からのＷＤＣ信号
が特定時間入力されない状態でリセット信号を出力する
もので、このリセット信号はＣＰＵ11にリセット指令と
して供給すると共に、フェイル（FAIL) 出力を発生する
ためのアンド回路21に供給する。このアンド回路21から
の出力信号は、デュティ出力回路17、出力ポート18、お
よびモータ制御ドライバ19に対してフェイル指令として
供給される。

【００１４】アンド回路21には、バックアップ判定シス
テム回路22からの出力が供給されるもので、このバック
アップ判定システム回路22にはＣＰＵ11からのＷＤＣ信
号、および異常判定のための発振回路23からの発振信号
が供給されている。

【００１５】この発振回路23では特定される周波数の矩
形波状のクロック信号（ＣＬ）を発振し、このクロック
信号はＣＰＵ11に供給する。そしてＣＰＵ11において
は、この入力クロック信号に基づいて、ソフト処理によ
って判定信号ＷＤ2 を発生するもので、この判定信号Ｗ
Ｄ2 はバックアップ判定システム回路22に供給する。

【００１６】この様に構成されるシステムは自動車の制
御を行うもので、例えばホイールスピンを防止するため
にサブスロットルを電子的に制御する目的で使用され
る。すなわち、発進時においてアクセル操作でメインス
ロットルが開かれ、ホイールが急速に回転起動されてホ
イールスピンをした場合、メインスロットルとは別に設
置されるサブスロットルを閉じてホイールの回転を抑制
し、この操作によって発進時のトラクションを得るよう
にしている。

【００１７】この場合、ＣＰＵ11においては他の制御装
置等から送られてくるデータ類をベースにし、さらに入
力ポート14、ＡＤＣ12、さらにＲＡＭ16の情報を参照し
て、ＲＯＭ15に設定されるプロクラムにしたがって出力
部を制御する。この出力部を構成するモータ制御ドライ
バ19から出力されるステッピンクモータ制御信号は、サ
ブスロットルの弁開度を制御するステッピングモータに
制御指令を与え、精度よくこのサブスロットルの開度を
制御するようにしている。

【００１８】図２はこの図１で示すような制御ユニット
10によって制御されるシステムの構成を示すもので、エ
アクリーナ25を介して外気が吸気管26に導入されるよう
になっているもので、この吸気管26にはアクセルペダル
27に操作に対応して開閉されるメインスロットル28が設
けられる。そして、アクセルペダル27に操作量に応じた
吸気がエンジンに供給され、エンジンが制御されるよう
にしている。

【００１９】この場合、吸気管26にはメインスロットル
28とは別体にしてサブスロットル29が設けられている。
このサブスロットル29は原則として開く状態に設定さ
れ、制御ユニット10からの指令によって駆動されるステ
ッピングモータ30によって閉じるように制御される。こ
のサブスロットル29の実際の開度は、実開度センサ31に
より検出され、制御ユニット10に供給されるもので、こ
の制御ユニット10にはさらに他の制御装置32からの情報
も入力されている。

【００２０】すなわち、定常の走行状態においてはサブ
スロットル19は開かれた状態に設定され、アクセルペダ
ル27の操作に対応して駆動されるメインスロットル28の
開度に応じた量の吸気がエンジンに供給され、その回転
状態が制御される。しかし、ホイールスピンの発生が検
知された状態では、制御ユニット10からの指令によって
ステッピンクモータ30が駆動され、サブスロットル29が
閉じられるもので、アクセルペダル27の操作状態に関係
なく吸気量が減じられて、エンジンの回転の上昇が抑え
られる。したがって、ホイールスピンが抑制されるよう
になる。

【００２１】図１の制御ユニット10において、電源回路
20は図示しないバッテリからの電源より必要電源をＣＰ
Ｕ11に与えているもので、またＣＰＵ11から定期的に送
られてくるＷＤＣパルスをチェックしている。もし、Ｃ
ＰＵ11が例えば暴走状態のような異常状態に陥った時に
は、ＷＤＣ用のパルスが所定時間入力されないものであ
り、電源回路20内蔵のＷＤＴシステムがこれを検知して
リセット信号を出力する。このリセット信号はＣＰＵ11
にリセット指令を与えると共に、アンド回路21に対する
信号をローレベルにして、このアンド回路21からの出力
をフェイル状態を指示するローレベルとする。このフェ
イル出力によって、ＣＰＵ11の出力部は安全側設定状態
に切り換えられる。

【００２２】しかし、ＣＰＵ11が暴走状態となったとき
にこのＣＰＵ11のＷＤＣ用のポートからの出力が異常に
変動し、パルス信号を出力した状態となってしまった場
合、この状態では電源回路20に内蔵されたＷＤＴシステ
ムがＣＰＵ11正常と判断し、ＣＰＵ11が暴走状態にある
にもかかわらず、リセット信号を出力しないようになっ
いしまう恐れがある。

【００２３】ＷＤＴシステムは、ＣＰＵ11が所定時間に
正常あるいは異常のいずれであっても、ＷＤＣポートか
らのパルス入力が存在すれば正常と判断してしまう。こ
のため、この様なＣＰＵ11の暴走状態を、電源回路20部
のＷＤＴシステムで検出することができないことがあ
る。

【００２４】したがって、この制御ユニット10において
は、この様なＷＤＴシステムに加えてさらに別の異常監
視システムを設定しているもので、この異常監視システ
ムは基準発振回路23およびバックアップ判定システム回
路22によって構成される。

【００２５】まず基準発振回路23は、例えば図３の
（Ａ）で示すように、コンデンサＣと抵抗Ｒ1 〜Ｒ6 、
さらにコンパレータCMP によって構成される。

【００２６】この様な回路において、電源が供給される
状態でコンデンサＣは抵抗Ｒ1 並びにＲ2 を介して充電
される。この場合、コンパレータCMP の“Ｈ”（＋５
Ｖ）レベルに設定されているものとする。

【００２７】この様にしてコンデンサＣに対する充電が
進行し、その充電電圧が（Ｂ）図で示すように高電位側
の基準電圧Ｖ1 に達すると、コンパレータCMP の出力が
反転して“Ｌ”レベルとなる。この後、コンデンサＣに
充電された電荷は抵抗Ｒ2 を介して放電される。そし
て、このコンデンサＣの放電が低い側の基準電位Ｖ2 ま
で進むと、コンパレータCMP の出力が“Ｈ”レベルに反
転し、コンデンサＣの充電が再び開始されるもので、こ
の様な動作を繰り返すことによって、発振クロックパル
スが発生される。この実施例では、出力クロックパルス
の周期は４５ｍ秒に設定される。

【００２８】バックアップ判定システム回路22は、電源
回路20と同様のＷＤＴシステムを内蔵しているもので、
このＷＤＴシステムに対してＣＰＵ11からのパルスＷＤ
2 が判定信号として入力される。但し、この内蔵ＷＤＴ
システムにおいてはリセット出力を持たないものであ
り、したがってＷＤＴシステム内蔵の電源回路20との組
み合わせで使用される。

【００２９】このバックアップ判定システム回路22に
は、ＣＰＵ11からのパルスＷＤ2 と共に発振回路23から
のクロックパルスも入力されているもので、この２つの
入力パルスは図４（Ａ）で示すようになる。ＣＰＵ11か
ら出力されるパルスＷＤ2 は、プログラム処理によって
作成される。

【００３０】監視回路を構成するようになるバックアッ
プ判定システム回路22は、ＣＰＵ11から出力されるＷＤ
ＣパルスおよびＷＤ2 パルスに異常がなければ、アンド
回路21に対して“Ｈ”レベルの信号を出力する。もし異
状があれば、このアンド回路21に対する信号レベルが
“Ｌ”とされ、このアンド回路21の出力が“Ｌ”となっ
て、出力部を安全側に切り換える。

【００３１】バックフアップ判定システム回路22におけ
るパルスＷＤ2 による判定は、発振回路23から入力され
るクロックパルスの立下がりエッジと次の立ち下がりエ
ッジとの間に、ＣＰＵ11からのパルスＷＤ2 の立上がり
エッジが１つのみ存在するとき正常とみなすもので、
（Ｂ）図で示すようにこのエッジの数が“０”もしくは
“２”以上の場合に、異常と判定される。

【００３２】次に、発振回路23からの発振クロックパル
スに基づいて、ＣＰＵ11においてパルスＷＤ2 を発生す
る手段について説明する。ＣＰＵ11は発振回路23からの
クロックパルスを、エッジ割り込みによって受け付け
る。図５このエッジ割り込みの処理ルーチンを示すもの
で、まずステップ101 で割り込み発生時のエッジの入力
方向をチェックする。

【００３３】この実施例においては、ＣＰＵ11内のスペ
シャルレジスタの内容を変更することで、エッジ割り込
みを立上がりエッジで発生するか、あるいは立ち下がり
エッジで発生するかを自由に設定できるようにしている
ものであり、したがってこのステップ101 ではスペシャ
ルレジスタ内のエッジ設定状況をチェックすることで対
応している。

【００３４】ステップ101 で立上がりエッジもしくは立
ち下がりエッジであると判定されたならば、その判定内
容にしたがってステップ102 もしくは103 に進む。そし
て、ステップ101 で立上がりエッジであると判定された
ときは、ステップ102 でバックアップ判定システム回路
22に対する出力ポートを“Ｈ”レベルとする。また、ス
テップ101 で立ち下がりエッジと判定されたときは、ス
テップ103 において出力ポートを“Ｌ”レベルとする。

【００３５】このようにしてステップ102 および103 に
おいて出力ポートレベルが設定されたならば、それぞれ
ステップ104 および105 において、現時点におけるＣＰ
Ｕ11の入力ポートのレベルをチェックする。

【００３６】ＣＰＵ11においては、発振回路23からのク
ロックパルスのエッジが入力されても、ＣＰＵ11が例え
ば他の割り込み処理を実行している場合には、この発振
回路23からのエッジ割り込みが待たされる。したがっ
て、この他の割り込み処理が終了するまでの時間が長い
場合には、発振回路23からの入力クロックパルスの極性
が反転し、そのエッジ割り込みを受け付けたときには、
入力クロックパルスとの同期が図６の（Ａ）で示すよう
にずれる可能性がある。この図においてＡは他の処理を
実行している期間であり、Ｂは立上がりエッジ割り込み
によるポート出力処理ルーチン、Ｃは立ち下がりエッジ
割り込みによるポート出力処理ルーチンである。そし
て、ＢおよびＣにおいてはそれぞれ次の割り込みが、立
下がりあるいは立ち上がりエッジで設定されるようにし
ている。

【００３７】ステップ104 および105 において、それぞ
れエッジ入力ポートのレベルをチェックすることで、例
えばクロックパルスの立上がりエッジ割り込みで処理さ
れようとしても、次のクロックパルスの立ち下がりエッ
ジが発生したか否かをチェックすることで、図６の
（Ｂ）で示すようにＣＰＵ11からの出力パルス（ＷＤ2
）に抜けは生じない。

【００３８】ステップ104 でステップ102 の出力ポート
レベル“Ｈ”と異なる“Ｌ”であることが判定されたな
らばステップ106 に進んで、出力ポートレベルを“Ｌ”
に設定する。また、ステップ105 でステップ103 の出力
ポートレベル“Ｌ”と異なる“Ｈ”であることが判定さ
れたならば、ステップ107 に進んで、出力ポートレベル
を“Ｈ”に設定する。そして、入力クロックパルスと同
期させる。

【００３９】そして、このステップ106 および107 にお
いてそれぞれ出力ポートレベルが、それぞれ“Ｌ”およ
び“Ｈ”に設定されたならば、それぞれステップ108 お
よび109 に進んで、次にエッジ割り込みをかける方向を
スペシャルレジスタに設定して、この処理が終了され
る。

【００４０】ステップ104 および105 においてそれぞれ
エッジ入力ポートレベルが、それぞれ“Ｈ”および
“Ｌ”と判定された場合も、それぞれステップ109 およ
び108 に進んで、次のエッジ割り込みをかける方向が設
定される。

【００４１】この様な処理において、発振回路23から出
力される発振クロックパルスに、ノイズ等がチャタリン
グによって発生した場合の対応について説明すると、ス
テップ104 および105 におけるエッジ入力ポートのレベ
ルをチェックしないと、図７の（Ａ）で示すように入力
クロックパルスのＸにおいて立ち下がりが発したにもか
かわらず、出力ポートのレベルがチェックできないた
め、ＣＰＵ11からの出力パルスが抜ける状態となる。

【００４２】これに対して、ステップ104 および105 の
処理を行うことによって、（Ｂ）図で示すようにノイズ
によってチャタリングが発生しても、ＣＰＵ11からこの
入力パルスに対応したパルスを出力するようになる。

【００４３】すなわち、この様な処理を実行することに
より、例えばＣＰＵ11が暴走した場合、ＷＤＣパルスの
出力がなければ、ＷＤＴシステム（電源回路20内蔵）に
よって異常判定が行われ、リセット信号を出力すると同
時に、出力部が安全側に設定される。

【００４４】また、ＣＰＵ11が暴走してＷＤＣパルスの
出力ポートが制御不能となり、このＷＤＣパルス線のレ
ベルが不安定となるとＷＤＴシステムが異常判定を行う
ことができない。この場合にあっては、発振回路23とバ
ックアップ判定システム回路22（監視回路）によって構
成される別のＣＰＵ異常監視システムがこの異常を検出
し、出力部を安全側に設定する。

【００４５】発振回路23から出力されるクロック信号の
クロック線にノイズが乗ってチャタリングを起こした場
合には、ＣＰＵ11がこのチャタリングの発生を検知し
て、監視回路部への出力パルス（ＷＤ2 ）を制御し、パ
ルス抜けが生じないようにしている。したがって、この
チャタリングによる監視回路部の誤動作を防ぐことがで
きる。

【００４６】さらに、ＣＰＵ11のプログラム処理におい
て、他の割り込み処理によって監視回路部へのパルス出
力操作処理が待たされて、結果としてパルス抜けが生じ
て監視回路において異常を誤判定するようなことも、ク
ロックパルス入力のエッジ方向と実際のポートレベルを
チェック（ステップ104 、105 ）し、監視回路部への出
力パルスを制御することで、この監視回路部での誤動作
が防止される。

【００４７】尚、バックアップ判定システム回路22によ
って構成される監視回路において、実施例ではクロック
パルスの１周期に１個のＷＤ2 パルスが入力されるか否
かで異常検出しているが、これは２個あるいは３個等の
パルス入力で異常判定するようにしてもよい。また、５
個以上のパルス入力があったならば異常と判断するよう
にしてもよい。さらにクロック周期も１周期に限らず、
２周期あるいは３周期等で異常判定することもできる。

【００４８】この様に構成される装置において、ウオッ
チドックシステム部と、ＣＰＵ11からのＷＤ2 パルスと
発振回路23からのパルスとに基づいて監視動作を行うバ
ックアップ判定システム回路22部は、適宜１つのシステ
ムとしてＩＣ化等によってまとめることが可能である。

【００４９】その他、発振回路23は、実施例で示したよ
うにＣＲ発振回路によって構成するものに限らず、水晶
発振等を用いることができる。またその発振周波数も、
検出速度を上げたい場合には、１周期１０ｍ秒程度に設
定できるものであり、逆に検出速度が遅くても良い場合
は、を１００ｍ秒程度に設定することもできる。

【００５０】

【発明の効果】以上のようにこの発明に係るＣＰＵの異
常監視装置によれば、ＣＰＵによって発振回路からの入
力パルスに同期して出力パルスを発生する場合に、短時
間に入力パルスに変化があった場合においても、この入
力パルスに対応した出力パルスが確実に発生できるもの
であり、ＣＰＵに対する入力パルスとこのＣＰＵからの
出力パルスを監視してＣＰＵの異常状態が確実に判断で
きるものである。

【図面の簡単な説明】

【図１】この発明の一実施例に係る監視装置を構成する
ＣＰＵシステムを説明する構成図。

【図２】上記システムで制御されるスロットル機構部を
説明する図。

【図３】（Ａ）は上記システムを構成する発振回路の回
路図、（Ｂ）はその発振動作を説明する図。

【図４】ＣＰＵに対する入出力パルスを示す図。

【図５】ＣＰＵのエッジ割り込みルーチンを説明するフ
ローチャート。

【図６】処理遅れによる入出力波形を説明する図で
（Ａ）は従来例、（Ｂ）は実施例の場合を示す。

【図７】入力パルスにチャタリングが乗って場合の入出
力波形を説明する図で（Ａ）は従来例、（Ｂ）は実施例
の場合を示す。

【符号の説明】

11…ＣＰＵ、12…ＡＤＣ、13…ＳＣＩ、14…入力ポー
ト、15…ＲＯＭ、16…ＲＡＭ、17…デュティ出力回路、
18…出力ポート、19…モータ制御ドライバ、20…電源回
路（ＷＤＴシステム内蔵）、21…アンド回路、22…バッ
クアップ判定システム回路（監視回路）、23…発振回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定の周期の矩形波信号を発振する異常
   判定用に使用される発振手段と、 この発振手段で発生された発振信号を入力し、前記発振
   信号に対応した判定信号を発生する判定信号発生手段を
   有するＣＰＵと、 前記発振手段からの発振信号の立上がりエッジと立ち下
   がりエッジとの間に前記ＣＰＵから入力される前記判定
   信号を計数し、所定の計数値以外で前記ＣＰＵの異常を
   判定する判定手段と具備し、 前記判定信号発生手段は、 前記発振手段からの発振信号のエッジ割り込みに対応し
   て、この発振信号のエッジの立上がりおよび立ち下がり
   を判定する手段、 この判定結果に対応して前記判定信号出力ポートをハイ
   レベルもしくはローレベルに設定する手段、 この状態で前記エッジ入力のレベルを判定する入力レベ
   ル判定手段、 このレベル判定手段で前記エッジ入力の反転を判定した
   状態で前記出力ポートのレベルを反転する出力レベル反
   転手段、 前記レベル判定手段の判定結果および前記レベル反転手
   段で設定されたレベルに基づいて、次のエッジ割り込み
   を立上がりもしくは立ち下がりに設定する割り込みエッ
   ジ設定手段、 を含み構成することを特徴とするＣＰＵの異常監視装
   置。