JPH06119210A - マイクロコンピュータのウォッチドッグ相互監視回路 - Google Patents
マイクロコンピュータのウォッチドッグ相互監視回路Info
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- JPH06119210A JPH06119210A JP4270203A JP27020392A JPH06119210A JP H06119210 A JPH06119210 A JP H06119210A JP 4270203 A JP4270203 A JP 4270203A JP 27020392 A JP27020392 A JP 27020392A JP H06119210 A JPH06119210 A JP H06119210A
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Abstract
(57)【要約】 （修正有）
【目的】 マイクロコンピュータのプログラムでの制御
対象物の制御をマイクロコンピュータの誤動作等の影響
を受けずに異常検出し相互監視し得るウォッチドッグ相
互監視回路。 【構成】 マイクロコンピュータ１０、１１のほぼ対称
な構成の異常検出回路２０、２０’は互いに相手方マイ
クロコンピュータのウォッチドッグパルスを相互監視す
る。異常検出回路２０は、エッジ検出部２１でウォッチ
ドッグパルス信号の立上り、立下りエッジを検出し、そ
の時間タイミングを時間幅測定部２３のカウンタで測定
し、所定時間幅より短い、あるいは長い異常状態になる
と異常判定部２４で判定し、異常信号出力部２５から異
常信号を出す。エッジ検出部２１は自己の系のクロック
信号Ｅ0 で動作し、他の系のウォッチドッグパルス信号
ＷＤＰ1 を検出する。検出回路２０、２０’のいずれか
から異常出力信号が出ると異常保持回路３１が一定時間
異常出力状態を保持し、安全性を確保する。
対象物の制御をマイクロコンピュータの誤動作等の影響
を受けずに異常検出し相互監視し得るウォッチドッグ相
互監視回路。 【構成】 マイクロコンピュータ１０、１１のほぼ対称
な構成の異常検出回路２０、２０’は互いに相手方マイ
クロコンピュータのウォッチドッグパルスを相互監視す
る。異常検出回路２０は、エッジ検出部２１でウォッチ
ドッグパルス信号の立上り、立下りエッジを検出し、そ
の時間タイミングを時間幅測定部２３のカウンタで測定
し、所定時間幅より短い、あるいは長い異常状態になる
と異常判定部２４で判定し、異常信号出力部２５から異
常信号を出す。エッジ検出部２１は自己の系のクロック
信号Ｅ0 で動作し、他の系のウォッチドッグパルス信号
ＷＤＰ1 を検出する。検出回路２０、２０’のいずれか
から異常出力信号が出ると異常保持回路３１が一定時間
異常出力状態を保持し、安全性を確保する。
Description
【０００１】
【産業上の利用分野】この発明は、自動車走行車輪のア
ンチロック制御装置等高い安全性や信頼性が要求される
電子制御装置に用いられるマイクロコンピュータの誤動
作又は暴走を検出するマイクロコンピュータのウォッチ
ドッグ相互監視回路に関する。
ンチロック制御装置等高い安全性や信頼性が要求される
電子制御装置に用いられるマイクロコンピュータの誤動
作又は暴走を検出するマイクロコンピュータのウォッチ
ドッグ相互監視回路に関する。
【０００２】
【従来の技術】車載用、特に自動車の走行車輪をアンチ
ロック制御する電子制御回路に用いられるマイクロコン
ピュータ（以下マイコンということもある）は、その性
質上高い安全性及び信頼性が要求されるため、種々の対
策が施されている。その対策の１つしてウォッチドッグ
回路（監視回路）がある。
ロック制御する電子制御回路に用いられるマイクロコン
ピュータ（以下マイコンということもある）は、その性
質上高い安全性及び信頼性が要求されるため、種々の対
策が施されている。その対策の１つしてウォッチドッグ
回路（監視回路）がある。
【０００３】かかるウォッチドッグ回路ではウォッチド
ッグタイマを用いてソフトウェアやハードウェアの暴走
や誤動作が検出される。この検出は、マイコンの動作が
正常であればそのことを示すパルス（ウォッチドッグパ
ルス）を所定の最大周期以下の周期で繰返し出力してウ
ォッチドッグタイマを繰返しリセットし、ウォッチドッ
グパルスが欠落したりあるいは周期が所定の設定時間を
超えると、オーバフロー信号によりマイコンにリセット
信号を出力することによって行なわれ、このリセット信
号によりマイコンをリセット／再起動、あるいは警報出
力等リセット割込みによる所定動作を行なわせる。
ッグタイマを用いてソフトウェアやハードウェアの暴走
や誤動作が検出される。この検出は、マイコンの動作が
正常であればそのことを示すパルス（ウォッチドッグパ
ルス）を所定の最大周期以下の周期で繰返し出力してウ
ォッチドッグタイマを繰返しリセットし、ウォッチドッ
グパルスが欠落したりあるいは周期が所定の設定時間を
超えると、オーバフロー信号によりマイコンにリセット
信号を出力することによって行なわれ、このリセット信
号によりマイコンをリセット／再起動、あるいは警報出
力等リセット割込みによる所定動作を行なわせる。
【０００４】上述したウォッチドッグ回路の一例を図４
に示す。この回路では分周されたクロック信号（ｆCLK
／2 8、ｆCLK ／2 10 、ｆCLK ／2 12 ）をセレクタ１０１
により選択し、このクロック信号により所定周期をウォ
ッチドッグタイマ１０２がカウントする。１０３はウォ
ッチドッグタイマのクリア信号とリセット信号のいずれ
かを通過させるＯＲゲート、１０４はフリップフロッ
プ、１０５はタイマである。
に示す。この回路では分周されたクロック信号（ｆCLK
／2 8、ｆCLK ／2 10 、ｆCLK ／2 12 ）をセレクタ１０１
により選択し、このクロック信号により所定周期をウォ
ッチドッグタイマ１０２がカウントする。１０３はウォ
ッチドッグタイマのクリア信号とリセット信号のいずれ
かを通過させるＯＲゲート、１０４はフリップフロッ
プ、１０５はタイマである。
【０００５】
【発明が解決しようとする課題】ところで、車載用、特
に前述したアンチロック制御用の電子制御回路では走行
車輪の回転を制動するという安全性に直結する制御を行
なう性質上、電子制御回路は十分安全なものでなければ
ならない。かかる従来の電子制御回路は一般に制御信号
を相互監視するため複数（一般に２つ）のマイクロコン
ピュータから成り、それぞれのマイクロコンピュータを
監視するウォッチドッグ回路は同一チップ（ハードウェ
ア）内に構成されている。
に前述したアンチロック制御用の電子制御回路では走行
車輪の回転を制動するという安全性に直結する制御を行
なう性質上、電子制御回路は十分安全なものでなければ
ならない。かかる従来の電子制御回路は一般に制御信号
を相互監視するため複数（一般に２つ）のマイクロコン
ピュータから成り、それぞれのマイクロコンピュータを
監視するウォッチドッグ回路は同一チップ（ハードウェ
ア）内に構成されている。
【０００６】しかし、ウォッチドッグ回路のクロックを
設定するセレクタ、ウォッチドッグ回路の動作指定、割
込み優先順位の設定等は自己の系のソフトウェアで行な
われ、ウォッチドッグ回路による監視機能は相互監視す
るようには構成されていない。
設定するセレクタ、ウォッチドッグ回路の動作指定、割
込み優先順位の設定等は自己の系のソフトウェアで行な
われ、ウォッチドッグ回路による監視機能は相互監視す
るようには構成されていない。
【０００７】このため、同一チップ内での故障等による
影響で自己の系のウォッチドッグ回路が作動しない、あ
るいは異常動作等を監視するためのウォッチドッグ回路
自体は正常であるのにソフトウェアの異常動作に起因し
てウォッチドッグ回路が誤動作する可能性がある。又、
２つのマイクロコンピュータの基準発振周波数（クロッ
ク）がずれた時でも異常を検出できないという問題もあ
る。
影響で自己の系のウォッチドッグ回路が作動しない、あ
るいは異常動作等を監視するためのウォッチドッグ回路
自体は正常であるのにソフトウェアの異常動作に起因し
てウォッチドッグ回路が誤動作する可能性がある。又、
２つのマイクロコンピュータの基準発振周波数（クロッ
ク）がずれた時でも異常を検出できないという問題もあ
る。
【０００８】この発明は、上述した従来のマイクロコン
ピュータにおけるウォッチドッグ回路の問題点に留意し
て、マイクロコンピュータの異常動作を確実に検知する
ため自己の系のマイクロコンピュータとは別個に相互監
視する検知回路を設け、マイクロコンピュータのソフト
プログラムの異常動作による影響を受けずにウォッチド
ッグパルス信号の異常の有無を検知することによってマ
イクロコンピュータの異常動作を相互監視することがで
き、高い安全性、信頼性のあるマイクロコンピュータの
ウォッチドッグ相互監視回路を提供することを課題とす
る。
ピュータにおけるウォッチドッグ回路の問題点に留意し
て、マイクロコンピュータの異常動作を確実に検知する
ため自己の系のマイクロコンピュータとは別個に相互監
視する検知回路を設け、マイクロコンピュータのソフト
プログラムの異常動作による影響を受けずにウォッチド
ッグパルス信号の異常の有無を検知することによってマ
イクロコンピュータの異常動作を相互監視することがで
き、高い安全性、信頼性のあるマイクロコンピュータの
ウォッチドッグ相互監視回路を提供することを課題とす
る。
【０００９】
【課題を解決するための手段】上記課題を解決する手段
としてこの発明は、それぞれ独立した発振源により動作
する２つのマイクロコンピュータを用いる電子制御装置
において、それぞれのマイクロコンピュータは自分の動
作を他方のマイクロコンピュータへ知らせる為の定期的
なＯＮ／ＯＦＦ信号であるウォッチドッグパルス信号を
出力する出力端子を持ち、それぞれのマイクロコンピュ
ータ内に他のマイクロコンピュータの動作を監視するウ
ォッチドッグタイマ回路を内蔵し、他のマイクロコンピ
ュータのウォッチドッグパルス出力信号を相互に監視す
るように構成して成るマイクロコンピュータのウォッチ
ドッグ相互監視回路の構成としたのである。
としてこの発明は、それぞれ独立した発振源により動作
する２つのマイクロコンピュータを用いる電子制御装置
において、それぞれのマイクロコンピュータは自分の動
作を他方のマイクロコンピュータへ知らせる為の定期的
なＯＮ／ＯＦＦ信号であるウォッチドッグパルス信号を
出力する出力端子を持ち、それぞれのマイクロコンピュ
ータ内に他のマイクロコンピュータの動作を監視するウ
ォッチドッグタイマ回路を内蔵し、他のマイクロコンピ
ュータのウォッチドッグパルス出力信号を相互に監視す
るように構成して成るマイクロコンピュータのウォッチ
ドッグ相互監視回路の構成としたのである。
【００１０】この場合、前記相互監視回路としてマイク
ロコンピュータのチップ内に外部から到来するウォッチ
ドッグパルス信号のパルス周期、パルス幅を監視するウ
ォッチドッグタイマ回路を集積したものとすることがで
きる。また、前記ウォッチドッグタイマ回路は、これを
同一チップ内に集積しているマイクロコンピュータのプ
ログラムと独立に構成するとさらに信頼性があがる。
ロコンピュータのチップ内に外部から到来するウォッチ
ドッグパルス信号のパルス周期、パルス幅を監視するウ
ォッチドッグタイマ回路を集積したものとすることがで
きる。また、前記ウォッチドッグタイマ回路は、これを
同一チップ内に集積しているマイクロコンピュータのプ
ログラムと独立に構成するとさらに信頼性があがる。
【００１１】さらに、上記いずれかの相互監視回路の構
成では、前記ウォッチドッグタイマ回路において、同一
チップ内のマイクロコンピュータの外部リセット信号で
ウォッチドッグタイマ回路を初期状態とし、そのマイク
ロコンピュータのクロック信号または被監視マイクロコ
ンピュータのクロックと独立したクロック信号を計数す
るタイマ回路と、外部からのウォッチドッグパルス信号
の立上り、立下りエッジと検出する回路と、上記タイマ
にクリア信号を送る回路とを有し、かつエッジの時間間
隔が正常か否かをタイマの値より判定する異常判定回路
を持つように構成することができる。
成では、前記ウォッチドッグタイマ回路において、同一
チップ内のマイクロコンピュータの外部リセット信号で
ウォッチドッグタイマ回路を初期状態とし、そのマイク
ロコンピュータのクロック信号または被監視マイクロコ
ンピュータのクロックと独立したクロック信号を計数す
るタイマ回路と、外部からのウォッチドッグパルス信号
の立上り、立下りエッジと検出する回路と、上記タイマ
にクリア信号を送る回路とを有し、かつエッジの時間間
隔が正常か否かをタイマの値より判定する異常判定回路
を持つように構成することができる。
【００１２】この場合、前記ウォッチドッグタイマ回路
において、エッジの時間間隔が一定時間よりも長いこ
と、または予め決めた時間よりも短いことをもって異常
判定をする異常判定回路を持つようにするのが好まし
い。又、前記ウォッチドッグタイマ回路において、リセ
ット時または異常判定回路による異常判定時にはただち
に異常信号を外部出力し、かつウォッチドッグパルスが
正常に復帰した時には復帰後ある一定時間だけ外部出力
は異常信号が保持されるようにすることもできる。
において、エッジの時間間隔が一定時間よりも長いこ
と、または予め決めた時間よりも短いことをもって異常
判定をする異常判定回路を持つようにするのが好まし
い。又、前記ウォッチドッグタイマ回路において、リセ
ット時または異常判定回路による異常判定時にはただち
に異常信号を外部出力し、かつウォッチドッグパルスが
正常に復帰した時には復帰後ある一定時間だけ外部出力
は異常信号が保持されるようにすることもできる。
【００１３】
【作用】以上のように構成した第一、第二、第三の発明
では、いずれも他の系のマイクロコンピュータの動作の
異常をそれと独立なウォッチドッグ相互監視回路により
相互監視し、異常を起こしたマイクロコンピュータの動
作を正常なマイクロコンピュータ側の相互監視回路で確
実に検出することができる。
では、いずれも他の系のマイクロコンピュータの動作の
異常をそれと独立なウォッチドッグ相互監視回路により
相互監視し、異常を起こしたマイクロコンピュータの動
作を正常なマイクロコンピュータ側の相互監視回路で確
実に検出することができる。
【００１４】第四の発明のウォッチドッグ相互監視回路
では、マイクロコンピュータのウォッチドッグパルス信
号がエッジ検出部に入力されると、それぞれのパルスの
立上り、立下りの両エッジが検出され、その検出信号を
クリア信号としてマイクロコンピュータからのクロック
信号で動作するカウンタ回路で時間を測定する。
では、マイクロコンピュータのウォッチドッグパルス信
号がエッジ検出部に入力されると、それぞれのパルスの
立上り、立下りの両エッジが検出され、その検出信号を
クリア信号としてマイクロコンピュータからのクロック
信号で動作するカウンタ回路で時間を測定する。
【００１５】測定した時間が所定範囲内であればカウン
タ回路からは何ら出力されないが、所定範囲より短けれ
ば短時間異常として、又長ければ長時間異常として異常
判定部により判定され、その判定信号に基づいて異常出
力信号が出力される。
タ回路からは何ら出力されないが、所定範囲より短けれ
ば短時間異常として、又長ければ長時間異常として異常
判定部により判定され、その判定信号に基づいて異常出
力信号が出力される。
【００１６】この異常出力信号を用いてマイクロコンピ
ュータの制御対象を直ちに動作停止させるようにしても
よいが、第六の発明のように、異常保持回路を介して異
常状態を保持しておき、その間は制御対象を不作動とす
るべく異常出力を出力するようにすればより高い安全性
が確保される。所定時間異常保持されると、その後通常
状態に戻される。
ュータの制御対象を直ちに動作停止させるようにしても
よいが、第六の発明のように、異常保持回路を介して異
常状態を保持しておき、その間は制御対象を不作動とす
るべく異常出力を出力するようにすればより高い安全性
が確保される。所定時間異常保持されると、その後通常
状態に戻される。
【００１７】
【実施例】以下この発明の実施例について図面を参照し
て説明する。図１は実施例のウォッチドッグ相互監視回
路の概略ブロック図である。図示省略しているが、図中
の２つのマイクロコンピュータ１０、１１には、例えば
自動車の走行車輪の速度情報を表す信号が２つに分岐さ
れてそれぞれ入力され、その速度信号に基づいて所定の
プログラムに従って演算が行なわれ、アンチロック制御
などの所要の制御が行なわれる。
て説明する。図１は実施例のウォッチドッグ相互監視回
路の概略ブロック図である。図示省略しているが、図中
の２つのマイクロコンピュータ１０、１１には、例えば
自動車の走行車輪の速度情報を表す信号が２つに分岐さ
れてそれぞれ入力され、その速度信号に基づいて所定の
プログラムに従って演算が行なわれ、アンチロック制御
などの所要の制御が行なわれる。
【００１８】マイクロコンピュータ１０、１１のそれぞ
れは、水晶発振器等の独立した基準発振源によって動作
し、その発振周波数をいくらか分周したクロック信号を
それぞれＥ0 、Ｅ1 （以下クロック信号という）とす
る。この実施例ではＥ0 、Ｅ1は２ＭＨｚである。又、
マイクロコンピュータ１０、１１はマイクロコンピュー
タ自身の動作が正常であることを表す信号として、マイ
クロコンピュータ内のプログラムの演算周期毎にパルス
信号（ウォッチドッグパルス）を発しており、それぞれ
ＷＤＰ0 、ＷＤＰ1 とする。
れは、水晶発振器等の独立した基準発振源によって動作
し、その発振周波数をいくらか分周したクロック信号を
それぞれＥ0 、Ｅ1 （以下クロック信号という）とす
る。この実施例ではＥ0 、Ｅ1は２ＭＨｚである。又、
マイクロコンピュータ１０、１１はマイクロコンピュー
タ自身の動作が正常であることを表す信号として、マイ
クロコンピュータ内のプログラムの演算周期毎にパルス
信号（ウォッチドッグパルス）を発しており、それぞれ
ＷＤＰ0 、ＷＤＰ1 とする。
【００１９】上記クロック信号Ｅ0 、Ｅ1 、ウォッチド
ッグパルス信号ＷＤＰ0 、ＷＤＰ1、及び外部ＲＥＳＥ
Ｔ信号を受けて、それぞれのマイクロコンピュータの異
常を検出する異常検出回路２０、２０’が図示のように
マイクロコンピュータ外にハードブロックとして設けら
れている。
ッグパルス信号ＷＤＰ0 、ＷＤＰ1、及び外部ＲＥＳＥ
Ｔ信号を受けて、それぞれのマイクロコンピュータの異
常を検出する異常検出回路２０、２０’が図示のように
マイクロコンピュータ外にハードブロックとして設けら
れている。
【００２０】異常検出回路２０は、エッジ検出部２１、
分周回路２２、時間幅測定部２３、異常判定部２４、異
常信号出力部２５、ブロック回路２６などを備えてい
る。
分周回路２２、時間幅測定部２３、異常判定部２４、異
常信号出力部２５、ブロック回路２６などを備えてい
る。
【００２１】エッジ検出部２１は、相手系のマイクロコ
ンピュータからクロスして入力されるウォッチドッグパ
ルス信号ＷＤＰ1 の立上り、立下りの両エッジをＥ0 の
クロック信号で動作して検出するカウンタから成り、両
エッジを検出するとそれぞれのエッジで信号を出力し、
これを時間幅測定部２３へクリア信号として送る。
ンピュータからクロスして入力されるウォッチドッグパ
ルス信号ＷＤＰ1 の立上り、立下りの両エッジをＥ0 の
クロック信号で動作して検出するカウンタから成り、両
エッジを検出するとそれぞれのエッジで信号を出力し、
これを時間幅測定部２３へクリア信号として送る。
【００２２】時間幅測定部２３は、クロック信号Ｅ0 を
分周回路２２を介して分周（例えばＥ0 ／２10）したク
ロック信号ＩＲＱ0 によって動作し、エッジ検出部２１
のクリア信号によりＷＤＰ1 の両エッジ間の時間を測定
するカウンタから成る。
分周回路２２を介して分周（例えばＥ0 ／２10）したク
ロック信号ＩＲＱ0 によって動作し、エッジ検出部２１
のクリア信号によりＷＤＰ1 の両エッジ間の時間を測定
するカウンタから成る。
【００２３】異常判定部２４は、上記時間幅測定部２３
で測定された両エッジ間の時間が正常か異常かを判定す
る回路であり、短時間異常判定部２４ａと長時間異常判
定部２４ｂとの組合せ回路から成る。そして短時間異常
判定部２４ａ、長時間異常判定部２４ｂはいずれも図示
のように論理回路から成り、それぞれの異常判定時には
Ｌ0 信号を出力する。
で測定された両エッジ間の時間が正常か異常かを判定す
る回路であり、短時間異常判定部２４ａと長時間異常判
定部２４ｂとの組合せ回路から成る。そして短時間異常
判定部２４ａ、長時間異常判定部２４ｂはいずれも図示
のように論理回路から成り、それぞれの異常判定時には
Ｌ0 信号を出力する。
【００２４】異常信号出力部２５は、Ｄ−フリップフロ
ップから成り、そのＤ−入力端子には上記短時間異常判
定部のＬ0 信号が入力され、かつエッジ検出部２１の出
力をゲート２８ｂを介してクロック信号として入力され
ると共に、長時間異常が検出されるとその信号をゲート
２７を介してクリア信号として入力される。エッジ検出
部２１からのクロック信号はカウンタ２３へのクリア信
号よりわずかに早くＤ−フリップフロップへ入力され
る。
ップから成り、そのＤ−入力端子には上記短時間異常判
定部のＬ0 信号が入力され、かつエッジ検出部２１の出
力をゲート２８ｂを介してクロック信号として入力され
ると共に、長時間異常が検出されるとその信号をゲート
２７を介してクリア信号として入力される。エッジ検出
部２１からのクロック信号はカウンタ２３へのクリア信
号よりわずかに早くＤ−フリップフロップへ入力され
る。
【００２５】長時間異常判定部２４ｂの異常判定信号
は、ブロック回路２６へも送られ、異常判定時にはその
Ｌ0 信号により時間幅測定部２３のカウンタの動作を停
止させる。
は、ブロック回路２６へも送られ、異常判定時にはその
Ｌ0 信号により時間幅測定部２３のカウンタの動作を停
止させる。
【００２６】なお、前記エッジ検出部２１の出力はゲー
ト２８ａ、２９を介して時間幅測定部２３のカウンタへ
クリア信号として送られ、エッジ端を検出する毎にカウ
ンタをクリアする。又、Ａ、Ｂ、Ｃ……Ｅはそれぞれ入
力端子である。外部ＲＥＳＥＴ信号は入力端子Ｂを介し
て入力された後、エッジ検出部２１のカウンタや時間幅
測定部２３、あるいは異常信号出力部２５に対して、直
接にあるいはゲート２９、２７を介してクリア信号とし
て入力される。
ト２８ａ、２９を介して時間幅測定部２３のカウンタへ
クリア信号として送られ、エッジ端を検出する毎にカウ
ンタをクリアする。又、Ａ、Ｂ、Ｃ……Ｅはそれぞれ入
力端子である。外部ＲＥＳＥＴ信号は入力端子Ｂを介し
て入力された後、エッジ検出部２１のカウンタや時間幅
測定部２３、あるいは異常信号出力部２５に対して、直
接にあるいはゲート２９、２７を介してクリア信号とし
て入力される。
【００２７】もう一方の異常検出回路２０’は、図示の
ように、基本的には前記異常検出回路２０と対称に構成
され、同一機能部材には対応する符号にダッシュを付し
て表示し、詳細な説明は省略する。
ように、基本的には前記異常検出回路２０と対称に構成
され、同一機能部材には対応する符号にダッシュを付し
て表示し、詳細な説明は省略する。
【００２８】上記２つの異常検出回路２０、２０’のそ
れぞれの異常信号出力部２５、２５’の出力信号は、Ｏ
Ｒゲート３０を介して次の異常保持回路３１に送られ
る。異常保持回路３１は、前述した分周されたクロック
信号Ｅ1 をブロック回路３２のゲートを介してクロック
信号として入力されて動作するカウンタ３３と、このカ
ウンタの動作を止めるブロック回路３２とから成る。前
記ＯＲゲート３０からの信号はカウンタ３３のクリア信
号として入力される。
れぞれの異常信号出力部２５、２５’の出力信号は、Ｏ
Ｒゲート３０を介して次の異常保持回路３１に送られ
る。異常保持回路３１は、前述した分周されたクロック
信号Ｅ1 をブロック回路３２のゲートを介してクロック
信号として入力されて動作するカウンタ３３と、このカ
ウンタの動作を止めるブロック回路３２とから成る。前
記ＯＲゲート３０からの信号はカウンタ３３のクリア信
号として入力される。
【００２９】カウンタ３３は、前記異常検出回路２０、
２０’のいずれかからの異常出力信号が入力されると、
時間測定を開始しかつ異常出力を出力し、またオーバフ
ローしたときに正常出力に戻す機能を有する。ブロック
回路３２はカウンタ３３の出力がない通常状態ではカウ
ンタ３３へクロック信号Ｅ1 が送られるのを阻止してお
り、前記ＯＲゲート３０から異常出力信号がクリア信号
としてカウンタ３３へ送られてカウンタ３３が時間測定
を開始すると同時にその出力信号でクロック信号Ｅ1 ／
２10を通過させてカウンタ３３が動作し、時間測定が行
なわれる。カウンタ３３による時間測定の間カウンタ３
３からの出力は異常出力信号Ｈとして出力される。
２０’のいずれかからの異常出力信号が入力されると、
時間測定を開始しかつ異常出力を出力し、またオーバフ
ローしたときに正常出力に戻す機能を有する。ブロック
回路３２はカウンタ３３の出力がない通常状態ではカウ
ンタ３３へクロック信号Ｅ1 が送られるのを阻止してお
り、前記ＯＲゲート３０から異常出力信号がクリア信号
としてカウンタ３３へ送られてカウンタ３３が時間測定
を開始すると同時にその出力信号でクロック信号Ｅ1 ／
２10を通過させてカウンタ３３が動作し、時間測定が行
なわれる。カウンタ３３による時間測定の間カウンタ３
３からの出力は異常出力信号Ｈとして出力される。
【００３０】オーバフロー信号がカウンタ３３から出力
されるまで上記異常出力信号は出力され、図示のＦＥＴ
３４へも送られ、異常信号出力端子３５から負荷へと送
られ、負荷の作動を遮断して安全性を確保する。オーバ
フロー信号Ｌ0 が出力されると、ＦＥＴ３４は正常状態
に戻され、ブロック回路３２でクロック信号Ｅ1 を阻止
する。
されるまで上記異常出力信号は出力され、図示のＦＥＴ
３４へも送られ、異常信号出力端子３５から負荷へと送
られ、負荷の作動を遮断して安全性を確保する。オーバ
フロー信号Ｌ0 が出力されると、ＦＥＴ３４は正常状態
に戻され、ブロック回路３２でクロック信号Ｅ1 を阻止
する。
【００３１】以上のように構成したこの実施例のウォッ
チドッグ相互監視回路により互いに相手系のマイクロコ
ンピュータの異常が検出される。異常検出回路２０で
は、自己の系のマイクロコンピュータ１０のクロック信
号Ｅ0 、相手系のマイクロコンピュータ１１のウォッチ
ドッグパルス信号ＷＤＰ1が入力され、自己の系のクロ
ック且つ相手系のマイクロコンピュータ１１が正常であ
る限り異常信号出力部２５から異常出力信号は出力され
ない。
チドッグ相互監視回路により互いに相手系のマイクロコ
ンピュータの異常が検出される。異常検出回路２０で
は、自己の系のマイクロコンピュータ１０のクロック信
号Ｅ0 、相手系のマイクロコンピュータ１１のウォッチ
ドッグパルス信号ＷＤＰ1が入力され、自己の系のクロ
ック且つ相手系のマイクロコンピュータ１１が正常であ
る限り異常信号出力部２５から異常出力信号は出力され
ない。
【００３２】エッジ検出部２１には、マイクロコンピュ
ータ中の制御プログラムの１周期毎にその動作が正常で
あるかどうかを示すウォッチドッグパルス信号ＷＤＰ1
がカウンタのＤ−入力に入力され、クロック信号Ｅ0 に
よってカウンタが動作し、パルス信号の立上り、立下が
りの両エッジを検出している。両エッジの信号は時間幅
測定部２３のカウンタへクリア信号として送られ、その
度毎にカウンタはリセットされてパルスの時間幅を測定
している。
ータ中の制御プログラムの１周期毎にその動作が正常で
あるかどうかを示すウォッチドッグパルス信号ＷＤＰ1
がカウンタのＤ−入力に入力され、クロック信号Ｅ0 に
よってカウンタが動作し、パルス信号の立上り、立下が
りの両エッジを検出している。両エッジの信号は時間幅
測定部２３のカウンタへクリア信号として送られ、その
度毎にカウンタはリセットされてパルスの時間幅を測定
している。
【００３３】時間幅の測定については、図２の異常判定
論理値表に従って行なわれ、表中のＷＤ判定がＯＫ（正
常）である限り、短・長時間異常判定部２４ａ、２４ｂ
から何ら出力信号は出力されない。以上については、他
の異常検出回路２０’に対しても同じである。
論理値表に従って行なわれ、表中のＷＤ判定がＯＫ（正
常）である限り、短・長時間異常判定部２４ａ、２４ｂ
から何ら出力信号は出力されない。以上については、他
の異常検出回路２０’に対しても同じである。
【００３４】しかし、何らかの原因でマイクロコンピュ
ータ１０、１１のいずれかが異常動作を起すと、異常動
作をしているマイクロコンピュータ内の制御プログラム
が異常となり、プログラム周期が短かくなったり長くな
ったり、あるいはパルス信号がなくなったりする。
ータ１０、１１のいずれかが異常動作を起すと、異常動
作をしているマイクロコンピュータ内の制御プログラム
が異常となり、プログラム周期が短かくなったり長くな
ったり、あるいはパルス信号がなくなったりする。
【００３５】このため、エッジ検出部での両エッジ検出
のタイミングが短かくなったり長くなったりする。この
時間幅測定を時間幅測定部２３により測定し、カウンタ
に設定されている所定時間幅以下であれば短時間異常判
定部２４ａが異常出力信号を出力し、カウンタに設定さ
れている時間を越える長時間異常であれば長時間異常判
定部２４ｂが異常出力信号を出力する。
のタイミングが短かくなったり長くなったりする。この
時間幅測定を時間幅測定部２３により測定し、カウンタ
に設定されている所定時間幅以下であれば短時間異常判
定部２４ａが異常出力信号を出力し、カウンタに設定さ
れている時間を越える長時間異常であれば長時間異常判
定部２４ｂが異常出力信号を出力する。
【００３６】この実施例では、例えばマイクロコンピュ
ータのプログラムの１周期を８ｍｓ、デューティ比を５
０％とし、パルスの幅が４ｍｓ±２ｍｓ（片側）を基準
値としている。従って、図２の表中でパルス数５〜１１
の時間２．５６〜５．６３２ｍｓであれば正常と判断さ
れ、それ以下では短時間異常、それ以上では長時間異常
と判断される。以上の作用については基本的に異常検出
回路２０’においてもほぼ同じである。
ータのプログラムの１周期を８ｍｓ、デューティ比を５
０％とし、パルスの幅が４ｍｓ±２ｍｓ（片側）を基準
値としている。従って、図２の表中でパルス数５〜１１
の時間２．５６〜５．６３２ｍｓであれば正常と判断さ
れ、それ以下では短時間異常、それ以上では長時間異常
と判断される。以上の作用については基本的に異常検出
回路２０’においてもほぼ同じである。
【００３７】上記により異常状態が判断され、異常出力
信号が異常検出回路２０又は２０’のいずれかで発生す
ると、その異常出力信号は異常保持回路３１へ送られ、
異常状態が所定時間保持される。これは、たとえ異常状
態が短時間あるいは一瞬であったにせよ、異常状態が検
知された限り、マイクロコンピュータによるプログラム
制御動作に何らかの異常原因が含まれているのであるか
ら、ウォッチドッグ回路としての指令は異常状態が持続
しているものとして異常出力信号により制御対象を不作
動とし、安全性を確保し、一定時間経過すると正常状態
に復帰させるようにするためである。
信号が異常検出回路２０又は２０’のいずれかで発生す
ると、その異常出力信号は異常保持回路３１へ送られ、
異常状態が所定時間保持される。これは、たとえ異常状
態が短時間あるいは一瞬であったにせよ、異常状態が検
知された限り、マイクロコンピュータによるプログラム
制御動作に何らかの異常原因が含まれているのであるか
ら、ウォッチドッグ回路としての指令は異常状態が持続
しているものとして異常出力信号により制御対象を不作
動とし、安全性を確保し、一定時間経過すると正常状態
に復帰させるようにするためである。
【００３８】なお、外部ＲＥＳＥＴ信号は異常状態が生
じた時に、エッジ検出部２１、時間幅測定部２３、異常
信号出力部２５をリセットすると共に異常信号出力部２
５から異常信号を出力して異常状態を保持するのに用い
られる。
じた時に、エッジ検出部２１、時間幅測定部２３、異常
信号出力部２５をリセットすると共に異常信号出力部２
５から異常信号を出力して異常状態を保持するのに用い
られる。
【００３９】図３は、マイクロコンピュータ内に異常検
出回路及び異常保持回路を内蔵した例を示す概略ブロッ
ク図であり、マイクロコンピュータ自身の内部構成は図
示省略している。上記異常検出回路、異常保持回路の構
成及び作用については、基本的に第１実施例と同じであ
る。同一機能部材には同一符号を付して説明は省略す
る。
出回路及び異常保持回路を内蔵した例を示す概略ブロッ
ク図であり、マイクロコンピュータ自身の内部構成は図
示省略している。上記異常検出回路、異常保持回路の構
成及び作用については、基本的に第１実施例と同じであ
る。同一機能部材には同一符号を付して説明は省略す
る。
【００４０】この実施例では、異常検出回路はマイクロ
コンピュータに内蔵して設けられているが、Ａ、Ｃ端子
への入力は互いに相手方マイクロコンピュータの基準ク
ロック信号、ウォッチドッグパルス信号が入力される。
従って、異常検出回路は自己の系のマイクロコンピュー
タ外に設けられているのと同じであり、自己の系のマイ
クロコンピュータの基準クロック信号、ウォッチドッグ
パルス信号が異常であってもそれとは無関係に異常状態
を検知できる。
コンピュータに内蔵して設けられているが、Ａ、Ｃ端子
への入力は互いに相手方マイクロコンピュータの基準ク
ロック信号、ウォッチドッグパルス信号が入力される。
従って、異常検出回路は自己の系のマイクロコンピュー
タ外に設けられているのと同じであり、自己の系のマイ
クロコンピュータの基準クロック信号、ウォッチドッグ
パルス信号が異常であってもそれとは無関係に異常状態
を検知できる。
【００４１】
【効果】以上詳細に説明したように、この出願の第一、
第二及び第三の発明ではウォッチドッグ相互監視回路を
自己の系のマイクロコンピュータとは独立に他の系のマ
イクロコンピュータ内に設けて相互監視するようにした
から、自己の系のマイクロコンピュータが異常動作をし
ても確実にその異常状態を検知でき、さらにウォッチド
ッグタイマ回路がソフトウェアと独立しており、従って
ソフトウェアの異常動作による影響を受けないことよ
り、高い安全性、信頼性が得られる。
第二及び第三の発明ではウォッチドッグ相互監視回路を
自己の系のマイクロコンピュータとは独立に他の系のマ
イクロコンピュータ内に設けて相互監視するようにした
から、自己の系のマイクロコンピュータが異常動作をし
ても確実にその異常状態を検知でき、さらにウォッチド
ッグタイマ回路がソフトウェアと独立しており、従って
ソフトウェアの異常動作による影響を受けないことよ
り、高い安全性、信頼性が得られる。
【００４２】又、第四、第五の発明ではエッジ検出部で
検出されるウォッチドッグパルスの時間幅を時間幅測定
部で測定し、短時間又は長時間異常があると異常判定部
で判定し、異常出力信号を出力する異常検出回路から成
るウォッチドッグ相互監視回路の構成とし、さらにハー
ドウェアのみの回路構成にしたから高い安全性、信頼性
のある相互監視回路が得られる。従って、これを自動車
のアンチロックブレーキ等を制御する電子制御装置など
の分野で利用すると効果的である。
検出されるウォッチドッグパルスの時間幅を時間幅測定
部で測定し、短時間又は長時間異常があると異常判定部
で判定し、異常出力信号を出力する異常検出回路から成
るウォッチドッグ相互監視回路の構成とし、さらにハー
ドウェアのみの回路構成にしたから高い安全性、信頼性
のある相互監視回路が得られる。従って、これを自動車
のアンチロックブレーキ等を制御する電子制御装置など
の分野で利用すると効果的である。
【００４３】第六の発明は、第四の発明の異常検出回路
に異常保持回路を組合せたものとし、異常が発生した後
正常に戻ってもしばらく異常状態を保持するようにした
から、異常保持回路からのウォッチドッグ異常出力信号
によりマイクロコンピュータの本来の制御対象物の動作
をその間停止させるようにしてより高い安全性を確保す
ることができ、第四の発明と同様にアンチロックブレー
キ等の電子制御回路に好適である。
に異常保持回路を組合せたものとし、異常が発生した後
正常に戻ってもしばらく異常状態を保持するようにした
から、異常保持回路からのウォッチドッグ異常出力信号
によりマイクロコンピュータの本来の制御対象物の動作
をその間停止させるようにしてより高い安全性を確保す
ることができ、第四の発明と同様にアンチロックブレー
キ等の電子制御回路に好適である。
【図１】第一実施例のウォッチドッグ相互監視回路の概
略ブロック図
略ブロック図
【図２】同上回路における異常判定論理値表
【図３】第二実施例のウォッチドッグ相互監視回路の概
略ブロック図
略ブロック図
【図４】従来例のウォッチドッグタイマーの概略ブロッ
ク図
ク図
１０、１１ マイクロコンピュータ ２０、２０’ 異常検出回路 ２１、２１’ エッジ検出部 ２２、２２’ 分周回路 ２３、２３’ 時間幅測定部 ２４、２４’ 異常判定部 ２４ａ、２４ａ’ 短時間異常判定部 ２４ｂ、２４ｂ’ 長時間異常判定部 ２５、２５’ 異常信号出力部 ２６、２６’ ブロック回路 ３０ ＯＲゲート ３１ 異常保持回路 ３２ ブロック回路 ３３ カウンタ ３４ ＦＥＴ ３５ 異常信号出力端
Claims (6)
- 【請求項１】 それぞれ独立した発振源により動作する
２つのマイクロコンピュータを用いる電子制御装置にお
いて、それぞれのマイクロコンピュータは自分の動作を
他方のマイクロコンピュータへ知らせるための定期的な
ＯＮ／ＯＦＦ信号であるウォッチドッグパルス信号を出
力する出力端子を持ち、それぞれのマイクロコンピュー
タ内に他のマイクロコンピュータの動作を監視するウォ
ッチドッグタイマ回路を内蔵し、他のマイクロコンピュ
ータのウォッチドッグパルス出力信号を相互に監視する
ことを特徴とするマイクロコンピュータのウォッチドッ
グ相互監視回路。 - 【請求項２】 前記相互監視回路としてマイクロコンピ
ュータのチップ内に外部から到来するウォッチドッグパ
ルス信号のパルス周期、パルス幅を監視するウォッチド
ッグタイマ回路を集積したことを特徴とする請求項１に
記載のマイクロコンピュータのウォッチドッグ相互監視
回路。 - 【請求項３】 前記ウォッチドッグタイマ回路は、これ
を同一チップ内に集積しているマイクロコンピュータの
プログラムと独立に構成にした事を特徴とする請求項１
に記載のマイクロコンピュータのウォッチドッグ相互監
視回路。 - 【請求項４】 前記ウォッチドッグタイマ回路におい
て、同一チップ内のマイクロコンピュータの外部リセッ
ト信号でウォッチドッグタイマ回路を初期状態とし、そ
のマイクロコンピュータのクロック信号または被監視マ
イクロコンピュータのクロックと独立したクロック信号
を計数するタイマ回路と、外部からのウォッチドッグパ
ルス信号の立上り、立下りエッジを検出する回路と、上
記タイマにクリア信号を送る回路とを有し、かつエッジ
の時間間隔が正常か否かをタイマの値より判定する異常
判定回路を持つことを特徴とする請求項１乃至３のいず
れかに記載のマイクロコンピュータのウォッチドッグ相
互監視回路。 - 【請求項５】 前記ウォッチドッグタイマ回路におい
て、エッジの時間間隔が一定時間よりも長いことまたは
予め決めた時間よりも短いことをもって異常判定をする
異常判定回路を持つことを特徴とする請求項４に記載の
マイクロコンピュータのウォッチドッグ相互監視回路。 - 【請求項６】 前記ウォッチドッグタイマ回路におい
て、リセット時または異常判定回路による異常判定時に
はただちに異常信号を外部出力し、かつウォッチドッグ
パルスが正常に復帰した時には復帰後ある一定時間だけ
外部出力は異常信号が保持されることを特徴とする請求
項４に記載のマイクロコンピュータのウォッチドッグ相
互監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270203A JPH06119210A (ja) | 1992-10-08 | 1992-10-08 | マイクロコンピュータのウォッチドッグ相互監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270203A JPH06119210A (ja) | 1992-10-08 | 1992-10-08 | マイクロコンピュータのウォッチドッグ相互監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119210A true JPH06119210A (ja) | 1994-04-28 |
Family
ID=17482970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270203A Pending JPH06119210A (ja) | 1992-10-08 | 1992-10-08 | マイクロコンピュータのウォッチドッグ相互監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119210A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034026A1 (de) * | 1994-06-08 | 1995-12-14 | O & K Orenstein & Koppel Ag | Steuerung für mobile arbeitsmaschinen |
| GB2384868A (en) * | 2001-11-15 | 2003-08-06 | Sumitomo | Method and circuit for monitoring a microcomputer for an onboard electronic control device |
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
| JP2011065402A (ja) * | 2009-09-17 | 2011-03-31 | Keihin Corp | 車両用電子制御装置 |
| JP2013131019A (ja) * | 2011-12-21 | 2013-07-04 | Toyota Motor Corp | 監視回路、マイクロコンピュータ及び通信システム |
| DE102013015447A1 (de) | 2012-09-20 | 2014-03-27 | Fanuc Corporation | Digital gesteuertes Stromversorgungsgerät mit einer Funktion zu Fehlererkennung |
| KR101526874B1 (ko) * | 2013-08-12 | 2015-06-09 | 현대오트론 주식회사 | 양방향 와치독 장치 및 그 제어 방법 |
-
1992
- 1992-10-08 JP JP4270203A patent/JPH06119210A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034026A1 (de) * | 1994-06-08 | 1995-12-14 | O & K Orenstein & Koppel Ag | Steuerung für mobile arbeitsmaschinen |
| GB2384868A (en) * | 2001-11-15 | 2003-08-06 | Sumitomo | Method and circuit for monitoring a microcomputer for an onboard electronic control device |
| JP2010257121A (ja) * | 2009-04-23 | 2010-11-11 | Toshiba Mach Co Ltd | ステータス表示切替 |
| JP2011065402A (ja) * | 2009-09-17 | 2011-03-31 | Keihin Corp | 車両用電子制御装置 |
| JP2013131019A (ja) * | 2011-12-21 | 2013-07-04 | Toyota Motor Corp | 監視回路、マイクロコンピュータ及び通信システム |
| DE102013015447A1 (de) | 2012-09-20 | 2014-03-27 | Fanuc Corporation | Digital gesteuertes Stromversorgungsgerät mit einer Funktion zu Fehlererkennung |
| KR101526874B1 (ko) * | 2013-08-12 | 2015-06-09 | 현대오트론 주식회사 | 양방향 와치독 장치 및 그 제어 방법 |
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