JPH09282024A - 電子コントロールユニットの監視装置 - Google Patents
電子コントロールユニットの監視装置Info
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- JPH09282024A JPH09282024A JP11204796A JP11204796A JPH09282024A JP H09282024 A JPH09282024 A JP H09282024A JP 11204796 A JP11204796 A JP 11204796A JP 11204796 A JP11204796 A JP 11204796A JP H09282024 A JPH09282024 A JP H09282024A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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Abstract
(57)【要約】
【課題】 初期診断時にフェイル判定回路の診断を行
う。 【解決手段】 フェイル判定回路４はパワーオンリセッ
ト発生回路５からのパワーオンリセット信号を受ける
と、フェイル検出信号を出力する。一方、ＣＰＵ１はパ
ワーオンリセット後のイニシャライズ時にＰＲＵＮ（プ
ログラムラン）信号を一度停止させる。ＷＤＴ（ウオッ
チドッグタイマ）２はＰＲＵＮ異常信号をリセット発生
回路３へ出力する。リセット発生回路３はパワーオンリ
セット後の１番目のリセットパルスをＣＰＵ１およびフ
ェイル判定回路４へ出力する。フェイル判定回路４は１
番目のリセットパルスで正常状態を示す信号へ復帰す
る。ＣＰＵ１はフェイル判定回路４の出力を監視しフェ
イル検出信号から正常状態を示す信号に復帰することを
チェックしてフェイル判定回路の正常動作を確認する。
う。 【解決手段】 フェイル判定回路４はパワーオンリセッ
ト発生回路５からのパワーオンリセット信号を受ける
と、フェイル検出信号を出力する。一方、ＣＰＵ１はパ
ワーオンリセット後のイニシャライズ時にＰＲＵＮ（プ
ログラムラン）信号を一度停止させる。ＷＤＴ（ウオッ
チドッグタイマ）２はＰＲＵＮ異常信号をリセット発生
回路３へ出力する。リセット発生回路３はパワーオンリ
セット後の１番目のリセットパルスをＣＰＵ１およびフ
ェイル判定回路４へ出力する。フェイル判定回路４は１
番目のリセットパルスで正常状態を示す信号へ復帰す
る。ＣＰＵ１はフェイル判定回路４の出力を監視しフェ
イル検出信号から正常状態を示す信号に復帰することを
チェックしてフェイル判定回路の正常動作を確認する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを備える電子コントロールユニットの監視装置に関
する。
ータを備える電子コントロールユニットの監視装置に関
する。
【０００２】
【従来の技術】従来、たとえば自動車用の電子コントロ
ールユニットの監視装置として、図６、図７に示すよう
なものがある（その他、同様なものとして、特開昭５４
−５６７４０号公報あるいは特開平４−２９１６３４号
公報参照）。図６は監視装置の構成を示し、図７はその
作動時の各信号のタイムチャートである。マイクロコン
ピュータ（以下、ＣＰＵと称する）１０１は、ウォッチ
ドッグタイマ（以下、ＷＤＴと称する）２に向かって一
定周期のプログラムラン信号（以下、ＰＲＵＮ信号と称
する）（Ｂ）を出力し、ＷＤＴ２は、ＰＲＵＮ信号が正
常に出力されていること、すなわちデューティ比、周
期、パルス幅、あるいはＰＲＵＮ停止の過程等が正常で
あることを監視する。なお、図７中、（Ａ）はＣＰＵ１
０１の初期化のためのパワーオンリセット発生回路６の
出力を示し、装置の稼動中ハイ（Ｈ）の状態にある。
ールユニットの監視装置として、図６、図７に示すよう
なものがある（その他、同様なものとして、特開昭５４
−５６７４０号公報あるいは特開平４−２９１６３４号
公報参照）。図６は監視装置の構成を示し、図７はその
作動時の各信号のタイムチャートである。マイクロコン
ピュータ（以下、ＣＰＵと称する）１０１は、ウォッチ
ドッグタイマ（以下、ＷＤＴと称する）２に向かって一
定周期のプログラムラン信号（以下、ＰＲＵＮ信号と称
する）（Ｂ）を出力し、ＷＤＴ２は、ＰＲＵＮ信号が正
常に出力されていること、すなわちデューティ比、周
期、パルス幅、あるいはＰＲＵＮ停止の過程等が正常で
あることを監視する。なお、図７中、（Ａ）はＣＰＵ１
０１の初期化のためのパワーオンリセット発生回路６の
出力を示し、装置の稼動中ハイ（Ｈ）の状態にある。
【０００３】ＣＰＵ１０１がプログラム暴走すると、Ｗ
ＤＴ２がＰＲＵＮ異常を検出してＰＲＵＮ異常検出信号
（Ｃ）をリセット発生回路３へ出力する。リセット発生
回路３は一定周期のリセットパルス（Ｄ）を発生し、該
リセットパルスはアンドゲート７を介してＣＰＵ１０１
のリセット入力端子へ入力され、該リセットパルスによ
ってＣＰＵが初期化され、プログラムが再スタートする
ことで正常状態に復帰させるようになっている。また、
ＣＰＵ１０１の故障により、リセットパルスが入力され
てもＣＰＵ１０１が正常状態に復帰できない場合には、
システムを安全側に保持させるフェイルセーフ状態にす
る必要がある。このため、リセットパルスが例えば３回
以上出力された場合には、フェイル判定回路１０４がフ
ェイル検出信号Ｅ’をフェイルセーフ装置５へ出力し
て、システムをフェイルセーフ状態とする。
ＤＴ２がＰＲＵＮ異常を検出してＰＲＵＮ異常検出信号
（Ｃ）をリセット発生回路３へ出力する。リセット発生
回路３は一定周期のリセットパルス（Ｄ）を発生し、該
リセットパルスはアンドゲート７を介してＣＰＵ１０１
のリセット入力端子へ入力され、該リセットパルスによ
ってＣＰＵが初期化され、プログラムが再スタートする
ことで正常状態に復帰させるようになっている。また、
ＣＰＵ１０１の故障により、リセットパルスが入力され
てもＣＰＵ１０１が正常状態に復帰できない場合には、
システムを安全側に保持させるフェイルセーフ状態にす
る必要がある。このため、リセットパルスが例えば３回
以上出力された場合には、フェイル判定回路１０４がフ
ェイル検出信号Ｅ’をフェイルセーフ装置５へ出力し
て、システムをフェイルセーフ状態とする。
【０００４】ここで、ＷＤＴ２が故障しても故障してい
る旨の出力を出さない側に固定されるような故障があっ
た場合には、リセットパルスが出力されずＣＰＵ１０１
が暴走したままとなる。これを防ぐため、ＣＰＵ１０１
がＰＲＵＮ信号の出力を停止することでＷＤＴ２を動作
させ、リセット発生回路３にリセットパルスを発生させ
ることによってＷＤＴ２とリセット発生回路３を診断す
るよう構成される。
る旨の出力を出さない側に固定されるような故障があっ
た場合には、リセットパルスが出力されずＣＰＵ１０１
が暴走したままとなる。これを防ぐため、ＣＰＵ１０１
がＰＲＵＮ信号の出力を停止することでＷＤＴ２を動作
させ、リセット発生回路３にリセットパルスを発生させ
ることによってＷＤＴ２とリセット発生回路３を診断す
るよう構成される。
【０００５】そして、このような診断を行う場合、リセ
ットが故障によるものなのか、診断のためにＰＲＵＮ信
号の発生を停止したことによるものであるかの判別がで
きないので、診断を行う前にＣＰＵ１０１内のメモリの
特定アドレスに予め決められたデータを書き込んでから
ＰＲＵＮを停止し、リセットパルスによりＣＰＵ１０１
が再起動した際に、特定アドレスのメモリ内容を読みだ
し、診断によるリセットか、それ以外のリセットかを識
別する。
ットが故障によるものなのか、診断のためにＰＲＵＮ信
号の発生を停止したことによるものであるかの判別がで
きないので、診断を行う前にＣＰＵ１０１内のメモリの
特定アドレスに予め決められたデータを書き込んでから
ＰＲＵＮを停止し、リセットパルスによりＣＰＵ１０１
が再起動した際に、特定アドレスのメモリ内容を読みだ
し、診断によるリセットか、それ以外のリセットかを識
別する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の監視装置にあっては、フェイル判定回路が故
障した旨の信号を出力したときにのみフェイルセーフ装
置を動作させており、また、ＷＤＴおよびリセット発生
回路の診断のみに終わっていた。このため、フェイル判
定回路が、ＣＰＵが故障していても故障信号を出力しな
い側、すなわち、フェイル判定回路の出力がマイコン故
障ではない側に固定されるような故障を起こした場合に
は、フェイル判定回路が故障しているか否かの判定はで
きず、またそのためフェイルセーフ装置を起動できない
という問題があった。したがって本発明は、上記従来の
問題点に鑑み、ウォッチドッグタイマおよびリセット発
生回路の診断に加え、フェイル判定回路まで診断でき
て、信頼性の向上したマイコンを備える電子コントロー
ルユニットの監視装置を提供することを目的とする。
うな従来の監視装置にあっては、フェイル判定回路が故
障した旨の信号を出力したときにのみフェイルセーフ装
置を動作させており、また、ＷＤＴおよびリセット発生
回路の診断のみに終わっていた。このため、フェイル判
定回路が、ＣＰＵが故障していても故障信号を出力しな
い側、すなわち、フェイル判定回路の出力がマイコン故
障ではない側に固定されるような故障を起こした場合に
は、フェイル判定回路が故障しているか否かの判定はで
きず、またそのためフェイルセーフ装置を起動できない
という問題があった。したがって本発明は、上記従来の
問題点に鑑み、ウォッチドッグタイマおよびリセット発
生回路の診断に加え、フェイル判定回路まで診断でき
て、信頼性の向上したマイコンを備える電子コントロー
ルユニットの監視装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】このため、本発明は、マ
イクロコンピュータと、マイクロコンピュータの動作を
監視する手段と、マイクロコンピュータの動作異常時に
マイクロコンピュータをリセットする信号を発するリセ
ット発生回路と、リセット発生回路の出力をもとにフェ
イル状態を判定するフェイル判定手段とを備える電子コ
ントロールユニットの監視装置において、上記マイクロ
コンピュータは、パワーオンリセット後のイニシャライ
ズ時に診断のため一度動作異常状態を発生する機能を有
し、フェイル判定手段は、パワーオンリセット時にフェ
イル状態を示すフェイル検出信号を出力するとともに、
パワーオンリセット直後のリセット発生回路の出力によ
りそのフェイル検出信号をキャンセルするよう構成され
たものとした。
イクロコンピュータと、マイクロコンピュータの動作を
監視する手段と、マイクロコンピュータの動作異常時に
マイクロコンピュータをリセットする信号を発するリセ
ット発生回路と、リセット発生回路の出力をもとにフェ
イル状態を判定するフェイル判定手段とを備える電子コ
ントロールユニットの監視装置において、上記マイクロ
コンピュータは、パワーオンリセット後のイニシャライ
ズ時に診断のため一度動作異常状態を発生する機能を有
し、フェイル判定手段は、パワーオンリセット時にフェ
イル状態を示すフェイル検出信号を出力するとともに、
パワーオンリセット直後のリセット発生回路の出力によ
りそのフェイル検出信号をキャンセルするよう構成され
たものとした。
【０００８】より具体的には、上記のマイクロコンピュ
ータは所定周期のプログラムラン信号を出力し、診断の
ための動作異常状態としてプログラムラン信号を停止す
るものであり、マイクロコンピュータの動作を監視する
手段はプログラムラン信号の停止に基づいてマイコン異
常信号を出力するウォッチドッグタイマであり、リセッ
ト発生回路はマイコン異常信号に基づいてリセットパル
スを出力するものであり、フェイル判定手段は、リセッ
ト発生回路からのリセットパルスをカウントし、所定回
数を越えてリセット動作が行われたときフェイル検出信
号を出力し、パワーオンリセット時にフェイル検出信号
を出力するとともにパワーオンリセット直後のリセット
発生回路からのリセットパルスを受けてフェイル検出信
号をキャンセルするものである。
ータは所定周期のプログラムラン信号を出力し、診断の
ための動作異常状態としてプログラムラン信号を停止す
るものであり、マイクロコンピュータの動作を監視する
手段はプログラムラン信号の停止に基づいてマイコン異
常信号を出力するウォッチドッグタイマであり、リセッ
ト発生回路はマイコン異常信号に基づいてリセットパル
スを出力するものであり、フェイル判定手段は、リセッ
ト発生回路からのリセットパルスをカウントし、所定回
数を越えてリセット動作が行われたときフェイル検出信
号を出力し、パワーオンリセット時にフェイル検出信号
を出力するとともにパワーオンリセット直後のリセット
発生回路からのリセットパルスを受けてフェイル検出信
号をキャンセルするものである。
【０００９】また、上記マイクロコンピュータは、フェ
イル判定手段の出力を入力し、パワーオンリセット時に
フェイル検出信号が出力されその後フェイル検出信号が
キャンセルされる状態変化に基づいて、フェイル判定手
段の正常作動状態を確認するものとするのが好ましい。
イル判定手段の出力を入力し、パワーオンリセット時に
フェイル検出信号が出力されその後フェイル検出信号が
キャンセルされる状態変化に基づいて、フェイル判定手
段の正常作動状態を確認するものとするのが好ましい。
【００１０】またとくに、フェイル判定手段は、リセッ
トパルスをカウントするレジスタと、レジスタに接続さ
れるとともに、パワーオンリセットによりロウ出力とな
り、レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、出力段
フリップフロップの出力がハイのときマイコン異常信号
をレジスタに入力して該レジスタをリセットするアンド
ゲートと、出力段フリップフロップのロウ出力を反転し
てフェイル検出信号として出力するインバータとを備
え、一度フェイル検出信号が出力された後はレジスタが
リセットされず、フェイル検出信号が維持されるよう構
成されているのが好ましい。
トパルスをカウントするレジスタと、レジスタに接続さ
れるとともに、パワーオンリセットによりロウ出力とな
り、レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、出力段
フリップフロップの出力がハイのときマイコン異常信号
をレジスタに入力して該レジスタをリセットするアンド
ゲートと、出力段フリップフロップのロウ出力を反転し
てフェイル検出信号として出力するインバータとを備
え、一度フェイル検出信号が出力された後はレジスタが
リセットされず、フェイル検出信号が維持されるよう構
成されているのが好ましい。
【００１１】
【作用】電子コントロールユニットの電源が入れられる
と、まずフェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力する。一方、マイクロコンピュ
ータは、イニシャライズ時に診断のための動作異常状態
としてたとえば通常所定周期で出力するプログラムラン
信号を停止する。 マイクロコンピュータの動作を監視
する手段がこの動作異常状態を検出すると、リセット発
生回路が例えばリセットパルスをマイクロコンピュータ
とフェイル判定手段へ出力する。フェイル判定手段はこ
のリセットパルスを入力すると、上記パワーオンリセッ
トで出力したフェイル検出信号をキャンセルする。これ
により、フェイル判定手段が正常に作動することを知る
ことができる。また、マイクロコンピュータは上記リセ
ットパルスによりリセットされ再スタートする。
と、まずフェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力する。一方、マイクロコンピュ
ータは、イニシャライズ時に診断のための動作異常状態
としてたとえば通常所定周期で出力するプログラムラン
信号を停止する。 マイクロコンピュータの動作を監視
する手段がこの動作異常状態を検出すると、リセット発
生回路が例えばリセットパルスをマイクロコンピュータ
とフェイル判定手段へ出力する。フェイル判定手段はこ
のリセットパルスを入力すると、上記パワーオンリセッ
トで出力したフェイル検出信号をキャンセルする。これ
により、フェイル判定手段が正常に作動することを知る
ことができる。また、マイクロコンピュータは上記リセ
ットパルスによりリセットされ再スタートする。
【００１２】また、マイクロコンピュータにフェイル判
定手段の出力を入力することにより、パワーオンリセッ
ト時にフェイル検出信号が出力されその後フェイル検出
信号がキャンセルされる状態変化に基づいて、電子コン
トロールユニットとして自動的にフェイル判定手段の診
断ができる。
定手段の出力を入力することにより、パワーオンリセッ
ト時にフェイル検出信号が出力されその後フェイル検出
信号がキャンセルされる状態変化に基づいて、電子コン
トロールユニットとして自動的にフェイル判定手段の診
断ができる。
【００１３】さらに、フェイル判定手段を、リセットパ
ルスをカウントするレジスタと、出力段フリップフロッ
プと、出力段フリップフロップの出力がハイのときマイ
コン異常信号をレジスタに入力してこれをリセットする
アンドゲートと、出力段フリップフロップのロウ出力を
反転してフェイル検出信号とするインバータとで構成す
ると、一度フェイル検出信号が出力された後はレジスタ
がリセットされず、次の電源投入までフェイル検出信号
が保持されるので、例えばこのフェイル検出信号により
作動されるフェイルセーフ装置などを確実にフェイルセ
ーフ状態に保持することができる。
ルスをカウントするレジスタと、出力段フリップフロッ
プと、出力段フリップフロップの出力がハイのときマイ
コン異常信号をレジスタに入力してこれをリセットする
アンドゲートと、出力段フリップフロップのロウ出力を
反転してフェイル検出信号とするインバータとで構成す
ると、一度フェイル検出信号が出力された後はレジスタ
がリセットされず、次の電源投入までフェイル検出信号
が保持されるので、例えばこのフェイル検出信号により
作動されるフェイルセーフ装置などを確実にフェイルセ
ーフ状態に保持することができる。
【００１４】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。図１は、本発明の実施例の構成を示す機能ブロ
ック図である。ＣＰＵ（マイクロコンピュータ）１は、
一定周期のＰＲＵＮ（プログラムラン）信号を出力し、
ＷＤＴ（ウォッチドッグタイマ）２は、ＰＲＵＮ信号の
デューティ比、周期、パルス幅、ＰＲＵＮ停止等が正常
であるか否かを監視している。ＷＤＴ２はＣＰＵ１が暴
走すると、ＰＲＵＮ信号の異常を検出し、マイコン異常
信号としてＰＲＵＮ異常信号をリセット発生回路３およ
びフェイル判定回路４へ出力する。
明する。図１は、本発明の実施例の構成を示す機能ブロ
ック図である。ＣＰＵ（マイクロコンピュータ）１は、
一定周期のＰＲＵＮ（プログラムラン）信号を出力し、
ＷＤＴ（ウォッチドッグタイマ）２は、ＰＲＵＮ信号の
デューティ比、周期、パルス幅、ＰＲＵＮ停止等が正常
であるか否かを監視している。ＷＤＴ２はＣＰＵ１が暴
走すると、ＰＲＵＮ信号の異常を検出し、マイコン異常
信号としてＰＲＵＮ異常信号をリセット発生回路３およ
びフェイル判定回路４へ出力する。
【００１５】リセット発生回路３は、一定周期のリセッ
トパルスを発生する。このリセットパルスは、フェイル
判定回路４へ入力されるとともに、アンドゲート７を介
してＣＰＵ１へ入力される。ＣＰＵ１は、リセットパル
スによって初期化されて正常状態に復帰し、プログラム
が再スタートするように構成されている。
トパルスを発生する。このリセットパルスは、フェイル
判定回路４へ入力されるとともに、アンドゲート７を介
してＣＰＵ１へ入力される。ＣＰＵ１は、リセットパル
スによって初期化されて正常状態に復帰し、プログラム
が再スタートするように構成されている。
【００１６】一方、フェイル判定回路４は、所定の設定
回数、例えば３回以上のリセットパルスが入力されたと
きにフェイル状態と判定して、ＣＰＵフェイル検出信号
をフェイルセーフ装置５へ出力し、フェイルセーフ装置
５はシステムをフェイルセーフ状態とする。これにより
システムは安全側に保持される。
回数、例えば３回以上のリセットパルスが入力されたと
きにフェイル状態と判定して、ＣＰＵフェイル検出信号
をフェイルセーフ装置５へ出力し、フェイルセーフ装置
５はシステムをフェイルセーフ状態とする。これにより
システムは安全側に保持される。
【００１７】電源投入時にのみパワーオンリセット信号
を出力するパワーオンリセット発生回路６の出力が、ア
ンドゲート７を介してＣＰＵ１に入力されるとともに、
フェイル判定回路４へ入力されるようになっている。ま
た、フェイル判定回路４のフェイル判定出力はフェイル
セーフ装置５へ入力されるとともに、ＣＰＵ１へも入力
されている。
を出力するパワーオンリセット発生回路６の出力が、ア
ンドゲート７を介してＣＰＵ１に入力されるとともに、
フェイル判定回路４へ入力されるようになっている。ま
た、フェイル判定回路４のフェイル判定出力はフェイル
セーフ装置５へ入力されるとともに、ＣＰＵ１へも入力
されている。
【００１８】そして、フェイル判定回路４は、パワーオ
ンリセット発生回路６よりのパワーオンリセット信号を
受けると、フェイル状態を示すフェイル検出信号を出力
し、さらにパワーオンリセット直後にリセット発生回路
より入力されるリセットパルス（１番目のリセットパル
ス）によりそのフェイル検出信号をシステム正常状態の
信号に復帰させる。
ンリセット発生回路６よりのパワーオンリセット信号を
受けると、フェイル状態を示すフェイル検出信号を出力
し、さらにパワーオンリセット直後にリセット発生回路
より入力されるリセットパルス（１番目のリセットパル
ス）によりそのフェイル検出信号をシステム正常状態の
信号に復帰させる。
【００１９】ＣＰＵ１は、フェイル判定回路４のフェイ
ル判定出力を監視し、また、パワーオンリセット後のイ
ニシャライズ時にＰＲＵＮ信号を一度停止させてＷＤＴ
２とリセット発生回路３とを動作させる。そして、フェ
イル判定回路４が、パワーオンリセット信号を受けてフ
ェイル検出信号を出力し、次いで、パワーオンリセット
直後のリセットパルスによりフェイル検出信号がシステ
ム正常状態の信号に復帰することを確認して、フェイル
判定回路４は正常に動作するものと診断する。ここで、
リセットパルスとリセットパルスとの時間間隔は、ＣＰ
Ｕ１にリセットパルスが入力して、プログラムが再起動
してＰＲＵＮ信号を出力できる時間に対して充分に余裕
があるように設定される。また、フェイルセーフ装置５
は、システムフェイル時にシステム負荷が動作しない方
向に固定するものである。
ル判定出力を監視し、また、パワーオンリセット後のイ
ニシャライズ時にＰＲＵＮ信号を一度停止させてＷＤＴ
２とリセット発生回路３とを動作させる。そして、フェ
イル判定回路４が、パワーオンリセット信号を受けてフ
ェイル検出信号を出力し、次いで、パワーオンリセット
直後のリセットパルスによりフェイル検出信号がシステ
ム正常状態の信号に復帰することを確認して、フェイル
判定回路４は正常に動作するものと診断する。ここで、
リセットパルスとリセットパルスとの時間間隔は、ＣＰ
Ｕ１にリセットパルスが入力して、プログラムが再起動
してＰＲＵＮ信号を出力できる時間に対して充分に余裕
があるように設定される。また、フェイルセーフ装置５
は、システムフェイル時にシステム負荷が動作しない方
向に固定するものである。
【００２０】図２は、初期診断時の動作のタイミングを
示すタイミング図である。図中、（Ａ）はパワーオンリ
セット信号、（Ｂ）はＰＲＵＮ信号、（Ｃ）はＰＲＵＮ
異常信号、（Ｄ）はリセットパルス、（Ｅ）はフェイル
判定出力を示している。時刻ｔ１でシステム電源が投入
されると、パワーオンリセット発生回路６はハイ（Ｈ）
のパワーオンリセット信号（Ａ）を出力する。フェイル
判定回路４は、パワーオンリセット信号（Ａ）を受ける
とＣＰＵフェイル判定出力（Ｅ）をハイ（Ｈ）とする、
すなわちフェイル検出信号を出力する。
示すタイミング図である。図中、（Ａ）はパワーオンリ
セット信号、（Ｂ）はＰＲＵＮ信号、（Ｃ）はＰＲＵＮ
異常信号、（Ｄ）はリセットパルス、（Ｅ）はフェイル
判定出力を示している。時刻ｔ１でシステム電源が投入
されると、パワーオンリセット発生回路６はハイ（Ｈ）
のパワーオンリセット信号（Ａ）を出力する。フェイル
判定回路４は、パワーオンリセット信号（Ａ）を受ける
とＣＰＵフェイル判定出力（Ｅ）をハイ（Ｈ）とする、
すなわちフェイル検出信号を出力する。
【００２１】また、ＣＰＵ１は、アンドゲート７を介し
てパワーオンリセット信号（Ａ）を受けると、パワーオ
ンリセットとして動作を開始（プログラムスタート）す
る。イニシャライズが完了すると、プログラムはＷＤＴ
診断ルーチンに入る。ＷＤＴ診断では、ＣＰＵ１はメモ
リにＷＤＴ診断であることを示すフラグをセットし、Ｃ
ＰＵフェイル判定出力（Ｅ）がフェイル状態を示すフェ
イル検出信号ハイ（Ｈ）であることを確認し、ＰＲＵＮ
信号（Ｂ）の出力を停止させる。
てパワーオンリセット信号（Ａ）を受けると、パワーオ
ンリセットとして動作を開始（プログラムスタート）す
る。イニシャライズが完了すると、プログラムはＷＤＴ
診断ルーチンに入る。ＷＤＴ診断では、ＣＰＵ１はメモ
リにＷＤＴ診断であることを示すフラグをセットし、Ｃ
ＰＵフェイル判定出力（Ｅ）がフェイル状態を示すフェ
イル検出信号ハイ（Ｈ）であることを確認し、ＰＲＵＮ
信号（Ｂ）の出力を停止させる。
【００２２】次いで、ＷＤＴ２は検出時間Ｔを越えて、
ＰＲＵＮ信号（Ｂ）が停止していることを検出すると、
リセット発生回路３およびフェイル判定回路４にＰＲＵ
Ｎ異常信号（Ｃ）ハイ（Ｈ）を出力する。リセット発生
回路３は、ＰＲＵＮ異常信号を受けるとパワーオンリセ
ット直後の第１番目のリセットパルスｄ１を出力する。
リセットパルスはハイ（Ｈ）からロウ（Ｌ）へのパルス
である。該パワーオンリセット直後の一番目のリセット
パルスｄ１により、ＣＰＵ１はリセットされ、再度イニ
シャライズが行われて正常状態となる。
ＰＲＵＮ信号（Ｂ）が停止していることを検出すると、
リセット発生回路３およびフェイル判定回路４にＰＲＵ
Ｎ異常信号（Ｃ）ハイ（Ｈ）を出力する。リセット発生
回路３は、ＰＲＵＮ異常信号を受けるとパワーオンリセ
ット直後の第１番目のリセットパルスｄ１を出力する。
リセットパルスはハイ（Ｈ）からロウ（Ｌ）へのパルス
である。該パワーオンリセット直後の一番目のリセット
パルスｄ１により、ＣＰＵ１はリセットされ、再度イニ
シャライズが行われて正常状態となる。
【００２３】ＣＰＵ１は再度ＷＤＴ診断が行われるとき
に、メモリにＷＤＴ診断を示すフラグがセットされてい
ることをチェックし、ＣＰＵフェイル判定回路４のＣＰ
Ｕフェイル判定出力（Ｅ）がシステム正常状態を示すロ
ウ（Ｌ）レベルであることをチェックする。ＣＰＵはフ
ェイル判定出力（Ｅ）がハイレベルからロウレベルに変
化したことが確認されると、ＷＤＴ２、リセット発生回
路３、およびフェイル判定回路４が正常に動作している
ものと診断する。そして、ＣＰＵ１は診断後ＷＤＴ診断
を示すフラグをリセットする。
に、メモリにＷＤＴ診断を示すフラグがセットされてい
ることをチェックし、ＣＰＵフェイル判定回路４のＣＰ
Ｕフェイル判定出力（Ｅ）がシステム正常状態を示すロ
ウ（Ｌ）レベルであることをチェックする。ＣＰＵはフ
ェイル判定出力（Ｅ）がハイレベルからロウレベルに変
化したことが確認されると、ＷＤＴ２、リセット発生回
路３、およびフェイル判定回路４が正常に動作している
ものと診断する。そして、ＣＰＵ１は診断後ＷＤＴ診断
を示すフラグをリセットする。
【００２４】図３には、フェイル判定回路４の一具体例
を示す。フェイル判定回路４は、第１、第２、第３、第
４のＤフリップフロップ（以下、それぞれＤＦＦと称す
る）９、１０、１１、１３を備えるとともに、リセット
発生回路３からのリセットパルスを受けるインバータ１
４、ＷＤＴ２からのＰＲＵＮ異常信号を受けるアンドゲ
ート１５、ならびに第４ＤＦＦ１３の出力を反転させる
インバータ１８を備え、また第１ＤＦＦ９は常にハイレ
ベルを出力する素子１７に接続されている。
を示す。フェイル判定回路４は、第１、第２、第３、第
４のＤフリップフロップ（以下、それぞれＤＦＦと称す
る）９、１０、１１、１３を備えるとともに、リセット
発生回路３からのリセットパルスを受けるインバータ１
４、ＷＤＴ２からのＰＲＵＮ異常信号を受けるアンドゲ
ート１５、ならびに第４ＤＦＦ１３の出力を反転させる
インバータ１８を備え、また第１ＤＦＦ９は常にハイレ
ベルを出力する素子１７に接続されている。
【００２５】第４ＤＦＦ１３は、フェイル判定結果を記
憶するレジスタであり、電源投入時にパワーオンリセッ
ト発生回路６の出力したパワーオンリセット信号（Ａ）
がリセット端子に入力されると、リセット時にロウレベ
ル信号を出力する。この第４ＤＦＦ１３の出力はインバ
ータ１８で反転され、フェイル判定出力（Ｅ）はフェイ
ル検出状態を示す（ハイ）となる。第４ＤＦＦ１３の出
力は、さらにＰＲＵＮ異常信号（Ｃ）とともにアンドゲ
ート１５に導かれる。
憶するレジスタであり、電源投入時にパワーオンリセッ
ト発生回路６の出力したパワーオンリセット信号（Ａ）
がリセット端子に入力されると、リセット時にロウレベ
ル信号を出力する。この第４ＤＦＦ１３の出力はインバ
ータ１８で反転され、フェイル判定出力（Ｅ）はフェイ
ル検出状態を示す（ハイ）となる。第４ＤＦＦ１３の出
力は、さらにＰＲＵＮ異常信号（Ｃ）とともにアンドゲ
ート１５に導かれる。
【００２６】アンドゲート１５の出力は、第１、第２、
第３ＤＦＦ９、１０、１１のリセット端子に入力される
ように構成されている。第１、第２、第３ＤＦＦ９、１
０、１１は、リセットパルスをカウントするレジスタを
形成している。そして、リセット発生回路３のリセット
パルス（Ｄ）は、インバータ１４を介して第１、第２、
第３ＤＦＦ９、１０、１１のクロック入力端子に入力さ
れている。
第３ＤＦＦ９、１０、１１のリセット端子に入力される
ように構成されている。第１、第２、第３ＤＦＦ９、１
０、１１は、リセットパルスをカウントするレジスタを
形成している。そして、リセット発生回路３のリセット
パルス（Ｄ）は、インバータ１４を介して第１、第２、
第３ＤＦＦ９、１０、１１のクロック入力端子に入力さ
れている。
【００２７】つぎに、上記フェイル判定回路４の初期診
断時の動作について、図４の動作タイミング図を参照し
て説明する。図中、（Ａ）はパワーオンリセット信号、
（Ｂ）はＰＲＵＮ信号、（Ｃ）はＰＲＵＮ異常信号、
（Ｄ）はリセットパルス、（Ｅ）はフェイル判定出力、
（ｆ）はアンドゲート１５の出力、（ｇ）、（ｈ）、
（ｊ）、（ｋ）はそれぞれ第１、第２、第３、第４ＤＦ
ＦのＱ出力を示している。まず、電源投入時にパワーオ
ンリセット発生回路６はパワーオンリセット信号（Ａ）
を出力する。このパワーオンリセット信号（Ａ）はフェ
イル判定回路４の第４ＤＦＦ１３のリセット端子に入力
され、第４ＤＦＦはこのリセット時にロウ出力となる。
そして、このロウ出力はインバータ１８で反転され、フ
ェイル判定出力（Ｅ）はハイ、すなわち故障検出状態を
示すフェイル検出信号となる。
断時の動作について、図４の動作タイミング図を参照し
て説明する。図中、（Ａ）はパワーオンリセット信号、
（Ｂ）はＰＲＵＮ信号、（Ｃ）はＰＲＵＮ異常信号、
（Ｄ）はリセットパルス、（Ｅ）はフェイル判定出力、
（ｆ）はアンドゲート１５の出力、（ｇ）、（ｈ）、
（ｊ）、（ｋ）はそれぞれ第１、第２、第３、第４ＤＦ
ＦのＱ出力を示している。まず、電源投入時にパワーオ
ンリセット発生回路６はパワーオンリセット信号（Ａ）
を出力する。このパワーオンリセット信号（Ａ）はフェ
イル判定回路４の第４ＤＦＦ１３のリセット端子に入力
され、第４ＤＦＦはこのリセット時にロウ出力となる。
そして、このロウ出力はインバータ１８で反転され、フ
ェイル判定出力（Ｅ）はハイ、すなわち故障検出状態を
示すフェイル検出信号となる。
【００２８】また、第４ＤＦＦ１３のロウ出力はアンド
ゲート１５を介し、ロウ信号として第１、第２、第３Ｄ
ＦＦ９、１０、１１のリセット端子に入力され、第１、
第２、第３ＤＦＦ９、１０、１１はリセットする。ま
た、パワーオンリセット発生回路６のパワーオンリセッ
ト信号（Ａ）はアンドゲート１５を介してＣＰＵ１に入
力され、ＣＰＵ１はパワーオンリセットする。次いでＣ
ＰＵ１はパワーオンリセット後のイニシャライズ時にＰ
ＲＵＮ信号（Ｂ）の出力を一度停止する。ＷＤＴ２は、
検出時間Ｔを越えてＰＲＵＮ信号（Ｂ）が停止している
ことを検出すると、ＰＲＵＮ異常信号（Ｃ）をリセット
発生回路３およびフェイル判定回路４へ出力する。
ゲート１５を介し、ロウ信号として第１、第２、第３Ｄ
ＦＦ９、１０、１１のリセット端子に入力され、第１、
第２、第３ＤＦＦ９、１０、１１はリセットする。ま
た、パワーオンリセット発生回路６のパワーオンリセッ
ト信号（Ａ）はアンドゲート１５を介してＣＰＵ１に入
力され、ＣＰＵ１はパワーオンリセットする。次いでＣ
ＰＵ１はパワーオンリセット後のイニシャライズ時にＰ
ＲＵＮ信号（Ｂ）の出力を一度停止する。ＷＤＴ２は、
検出時間Ｔを越えてＰＲＵＮ信号（Ｂ）が停止している
ことを検出すると、ＰＲＵＮ異常信号（Ｃ）をリセット
発生回路３およびフェイル判定回路４へ出力する。
【００２９】リセット発生回路３は、ＰＲＵＮ異常信号
（Ｃ）を受けると、リセットパルス（Ｄ）としてパワー
オンリセット後の第１番目のリセットパルスｄ１を出力
する。この第１番目のリセットパルスｄ１はアンドゲー
ト７を介してＣＰＵ１に入力され、また、フェイル判定
回路４に入力される。フェイル判定回路に入力された第
１番目のリセットパルスｄ１は、インバータ１４で反転
され、ハイ入力として第１、第２、第３、第４ＤＦＦ
９、１０、１１、１３のクロック入力端子に入力する。
（Ｃ）を受けると、リセットパルス（Ｄ）としてパワー
オンリセット後の第１番目のリセットパルスｄ１を出力
する。この第１番目のリセットパルスｄ１はアンドゲー
ト７を介してＣＰＵ１に入力され、また、フェイル判定
回路４に入力される。フェイル判定回路に入力された第
１番目のリセットパルスｄ１は、インバータ１４で反転
され、ハイ入力として第１、第２、第３、第４ＤＦＦ
９、１０、１１、１３のクロック入力端子に入力する。
【００３０】このとき、前述のように、第３ＤＦＦ１１
はリセット後でＱ反転出力はハイであるので、第４ＤＦ
Ｆ１３のＤ入力端子にはハイレベルの信号が供給されて
いる。したがって、第１番目のリセットパルスｄ１によ
り第４ＤＦＦ１３のＱ出力はハイに反転し、インバータ
１８で反転されてフェイル判定出力（Ｅ）はロウ、すな
わち正常状態を示す信号に復帰する。また、第４ＤＦＦ
１３のハイレベルのＱ出力はアンドゲート１５に入力さ
れるので、アンドゲート１５は、ＰＲＵＮ異常時にＰＲ
ＵＮ異常信号（Ｃ）を受け付け、ハイレベルを出力でき
る状態となる。
はリセット後でＱ反転出力はハイであるので、第４ＤＦ
Ｆ１３のＤ入力端子にはハイレベルの信号が供給されて
いる。したがって、第１番目のリセットパルスｄ１によ
り第４ＤＦＦ１３のＱ出力はハイに反転し、インバータ
１８で反転されてフェイル判定出力（Ｅ）はロウ、すな
わち正常状態を示す信号に復帰する。また、第４ＤＦＦ
１３のハイレベルのＱ出力はアンドゲート１５に入力さ
れるので、アンドゲート１５は、ＰＲＵＮ異常時にＰＲ
ＵＮ異常信号（Ｃ）を受け付け、ハイレベルを出力でき
る状態となる。
【００３１】ＣＰＵ１は、フェイル判定出力（Ｅ）を監
視し、フェイル判定回路４がパワーオンリセット後のイ
ニシャライズ時にフェイル検出信号を出力し、パワーオ
ンリセット後のリセット発生回路３の出力する第１番目
のリセットパルスｄ１により、フェイル判定出力（Ｅ）
がフェイル検出信号から正常状態を示す信号に復帰する
ことを監視する。フェイル検出信号が正常状態を示す信
号に復帰していることを確認すると、フェイル判定回路
は正常に動作しているものと診断する。
視し、フェイル判定回路４がパワーオンリセット後のイ
ニシャライズ時にフェイル検出信号を出力し、パワーオ
ンリセット後のリセット発生回路３の出力する第１番目
のリセットパルスｄ１により、フェイル判定出力（Ｅ）
がフェイル検出信号から正常状態を示す信号に復帰する
ことを監視する。フェイル検出信号が正常状態を示す信
号に復帰していることを確認すると、フェイル判定回路
は正常に動作しているものと診断する。
【００３２】次に、稼働中に異常が発生したときの動作
について、図５の動作タイミング図を参照して説明す
る。ＰＲＵＮの停止、または周期異常が発生してＰＲＵ
Ｎ信号（Ｂ）が検出時間Ｔを越えて停止または周期異常
状態（図５は停止の場合を示す）にあることをＷＤＴ２
が検出すると、ＷＤＴ２はＰＲＵＮ異常信号（Ｃ）を出
力して、リセット発生回路３およびフェイル判定回路４
へ送信する。
について、図５の動作タイミング図を参照して説明す
る。ＰＲＵＮの停止、または周期異常が発生してＰＲＵ
Ｎ信号（Ｂ）が検出時間Ｔを越えて停止または周期異常
状態（図５は停止の場合を示す）にあることをＷＤＴ２
が検出すると、ＷＤＴ２はＰＲＵＮ異常信号（Ｃ）を出
力して、リセット発生回路３およびフェイル判定回路４
へ送信する。
【００３３】フェイル判定回路４は、ＰＲＵＮ異常信号
（Ｃ）がアンドゲート１５に入力されると、アンドゲー
ト１５には第４ＤＦＦ１３のハイレベル信号が入力され
ているので、アンドゲート１５の出力（ｆ）はロウから
ハイに反転し、ハイ出力が第１、第２、第３ＤＦＦ９、
１０、１１のリセット端子に入力され、第１、第２、第
３ＤＦＦ９、１０、１１はリセット解除される。リセッ
ト解除されると、リセット発生回路３が動作してリセッ
トパルス（Ｄ）が第１、第２、第３ＤＦＦ９、１０、１
１に入力される。
（Ｃ）がアンドゲート１５に入力されると、アンドゲー
ト１５には第４ＤＦＦ１３のハイレベル信号が入力され
ているので、アンドゲート１５の出力（ｆ）はロウから
ハイに反転し、ハイ出力が第１、第２、第３ＤＦＦ９、
１０、１１のリセット端子に入力され、第１、第２、第
３ＤＦＦ９、１０、１１はリセット解除される。リセッ
ト解除されると、リセット発生回路３が動作してリセッ
トパルス（Ｄ）が第１、第２、第３ＤＦＦ９、１０、１
１に入力される。
【００３４】第１ＤＦＦ９のＤ入力端子は、ハイレベル
を出力する素子１７に接続され常にハイレベルが入力さ
れているので、順次ハイレベルがシフトする。すなわ
ち、第１リセットパルスｄ１の立ち下がりにより、第１
ＤＦＦ９の出力（ｇ）がロウよりハイに反転し、第２リ
セットパルスｄ２の立ち下がりにより第２ＤＦＦ１０の
出力（ｈ）がロウからハイに反転し、第３リセットパル
スｄ３の立ち下がりにより第３ＤＦＦ１１の出力（ｊ）
がロウからハイに反転する。
を出力する素子１７に接続され常にハイレベルが入力さ
れているので、順次ハイレベルがシフトする。すなわ
ち、第１リセットパルスｄ１の立ち下がりにより、第１
ＤＦＦ９の出力（ｇ）がロウよりハイに反転し、第２リ
セットパルスｄ２の立ち下がりにより第２ＤＦＦ１０の
出力（ｈ）がロウからハイに反転し、第３リセットパル
スｄ３の立ち下がりにより第３ＤＦＦ１１の出力（ｊ）
がロウからハイに反転する。
【００３５】そして、第４ＤＦＦ１３のＤ入力端子に
は、第３ＤＦＦ１１のロウのＱ反転出力が入力されてい
るので、第４リセットパルスｄ４の立ち下がりにより第
４ＤＦＦ１３の出力（ｋ）がハイからロウに反転する。
このロウ出力はインバータ１８で反転されてフェイル判
定出力（Ｅ）がロウからハイになり、このフェイル検出
信号により次段のフェイルセーフ装置５が起動される。
このように、本実施例では、リセットパルスが３回出力
された場合に故障状態と判断して、装置をフェイルセー
フ状態とする。
は、第３ＤＦＦ１１のロウのＱ反転出力が入力されてい
るので、第４リセットパルスｄ４の立ち下がりにより第
４ＤＦＦ１３の出力（ｋ）がハイからロウに反転する。
このロウ出力はインバータ１８で反転されてフェイル判
定出力（Ｅ）がロウからハイになり、このフェイル検出
信号により次段のフェイルセーフ装置５が起動される。
このように、本実施例では、リセットパルスが３回出力
された場合に故障状態と判断して、装置をフェイルセー
フ状態とする。
【００３６】同時に、第４ＤＦＦ１３出力がロウである
のでアンドゲート１５の出力（ｆ）がロウになり、第
１、第２、第３ＤＦＦ９、１０、１１はリセットされ
る。これにより、その後のＰＲＵＮ異常信号（Ｃ）は受
け付けられず、第４ＤＦＦ１３の出力（ｋ）は次のパワ
ーオンまで保持されるので、フェイルセーフ装置５はフ
ェイルセーフ状態を保持する。以上のように、本実施例
によれば、従来のＷＤＴ２およびリセット発生回路４の
診断に加えて、初期診断時にフェイル判定回路４を効率
良く診断することができる。
のでアンドゲート１５の出力（ｆ）がロウになり、第
１、第２、第３ＤＦＦ９、１０、１１はリセットされ
る。これにより、その後のＰＲＵＮ異常信号（Ｃ）は受
け付けられず、第４ＤＦＦ１３の出力（ｋ）は次のパワ
ーオンまで保持されるので、フェイルセーフ装置５はフ
ェイルセーフ状態を保持する。以上のように、本実施例
によれば、従来のＷＤＴ２およびリセット発生回路４の
診断に加えて、初期診断時にフェイル判定回路４を効率
良く診断することができる。
【００３７】
【発明の効果】以上のとおり、本発明は、マイクロコン
ピュータの動作異常時にリセットして再スタートさせる
リセット発生回路とマイクロコンピュータのフェイル判
定手段を備える電子コントロールユニットにおいて、マ
イクロコンピュータがパワーオンリセット後のイニシャ
ライズ時に一度動作異常状態を発生する機能を有すると
ともに、フェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力するとともに、その後のリセッ
ト発生回路の出力によりフェイル検出信号をキャンセル
するように構成したので、従来から電子コントロールユ
ニットに備えられていたウォッチドッグタイマやリセッ
ト発生回路の診断に加えて、初期診断時にフェイル判定
手段の診断までを効率良く行なうことができる。
ピュータの動作異常時にリセットして再スタートさせる
リセット発生回路とマイクロコンピュータのフェイル判
定手段を備える電子コントロールユニットにおいて、マ
イクロコンピュータがパワーオンリセット後のイニシャ
ライズ時に一度動作異常状態を発生する機能を有すると
ともに、フェイル判定手段がパワーオンリセットにより
フェイル検出信号を出力するとともに、その後のリセッ
ト発生回路の出力によりフェイル検出信号をキャンセル
するように構成したので、従来から電子コントロールユ
ニットに備えられていたウォッチドッグタイマやリセッ
ト発生回路の診断に加えて、初期診断時にフェイル判定
手段の診断までを効率良く行なうことができる。
【００３８】さらに、マイクロコンピュータにフェイル
判定手段の出力を入力することにより、パワーオンリセ
ット時にフェイル検出信号が出力されその後フェイル検
出信号がキャンセルされる状態変化に基づいて、マイク
ロコンピュータにおいて自動的にフェイル判定手段の診
断ができる。
判定手段の出力を入力することにより、パワーオンリセ
ット時にフェイル検出信号が出力されその後フェイル検
出信号がキャンセルされる状態変化に基づいて、マイク
ロコンピュータにおいて自動的にフェイル判定手段の診
断ができる。
【００３９】また、とくに上記フェイル判定手段が、リ
セットパルスをカウントするレジスタと、パワーオンリ
セットによりロウ出力となり、レジスタのリセット状態
においてリセットパルスによりハイ出力となる出力段フ
リップフロップと、このフリップフロップの出力がハイ
のときマイコン異常信号を上記レジスタに入力して該レ
ジスタをリセットするアンドゲートと、フリップフロッ
プのロウ出力を反転してフェイル検出信号として出力す
るインバータとを備え、一度フェイル検出信号が出力さ
れた後はレジスタがリセットされないようにすることに
より、フェイル検出信号が維持され、これを用いて例え
ばフェイルセーフ状態を確実に保持することができると
いう効果が得られる。
セットパルスをカウントするレジスタと、パワーオンリ
セットによりロウ出力となり、レジスタのリセット状態
においてリセットパルスによりハイ出力となる出力段フ
リップフロップと、このフリップフロップの出力がハイ
のときマイコン異常信号を上記レジスタに入力して該レ
ジスタをリセットするアンドゲートと、フリップフロッ
プのロウ出力を反転してフェイル検出信号として出力す
るインバータとを備え、一度フェイル検出信号が出力さ
れた後はレジスタがリセットされないようにすることに
より、フェイル検出信号が維持され、これを用いて例え
ばフェイルセーフ状態を確実に保持することができると
いう効果が得られる。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例における動作を説明するタイミング図で
ある。
ある。
【図３】フェイル判定回路の構成を示す回路図である。
【図４】フェイル判定回路の動作を含んで示す初期診断
時のタイミング図である。
時のタイミング図である。
【図５】フェイル判定回路の動作を含んで示す稼動中の
タイミング図である。
タイミング図である。
【図６】従来例の構成を示すブロック図である。
【図７】従来例における動作を説明するタイミング図で
ある。
ある。
１ マイコン（ＣＰＵ） ２ ウオッチドッグタイマ（ＷＤＴ） ３ リセット発生回路 ４ フェイル判定回路（フェイル判定手段） ５ フェイルセーフ装置 ６ パワーオンリセット発生回路 ７ アンドゲート ９ 第１Ｄフリップフロップ（ＤＦＦ） １０ 第２Ｄフリップフロップ １１ 第３Ｄフリップフロップ １３ 第４Ｄフリップフロップ １４、１８ インバータ １５ アンドゲート １７ 常にハイレベルを出力する素子
Claims (4)
- 【請求項１】 マイクロコンピュータと、該マイクロコ
ンピュータの動作を監視する手段と、マイクロコンピュ
ータの動作異常時にマイクロコンピュータをリセットす
る信号を発するリセット発生回路と、リセット発生回路
の出力をもとにフェイル状態を判定するフェイル判定手
段とを備える電子コントロールユニットの監視装置にお
いて、前記マイクロコンピュータは、パワーオンリセッ
ト後のイニシャライズ時に診断のため一度動作異常状態
を発生する機能を有し、前記フェイル判定手段は、パワ
ーオンリセット時にフェイル状態を示すフェイル検出信
号を出力するとともに、パワーオンリセット直後のリセ
ット発生回路の出力により前記フェイル検出信号をキャ
ンセルすることを特徴とする電子コントロールユニット
の監視装置。 - 【請求項２】 前記マイクロコンピュータは所定周期の
プログラムラン信号を出力し、前記診断のための動作異
常状態としてプログラムラン信号を停止するものであ
り、前記マイクロコンピュータの動作を監視する手段は
プログラムラン信号の停止に基づいてマイコン異常信号
を出力するウォッチドッグタイマであり、前記リセット
発生回路はマイコン異常信号に基づいてリセットパルス
を出力するものであり、前記フェイル判定手段は、リセ
ット発生回路からのリセットパルスをカウントし、所定
回数を越えてリセット動作が行われたときフェイル検出
信号を出力し、前記パワーオンリセット時にフェイル検
出信号を出力するとともにパワーオンリセット直後のリ
セット発生回路からのリセットパルスを受けて前記フェ
イル検出信号をキャンセルするものであることを特徴と
する請求項１記載の電子コントロールユニットの監視装
置。 - 【請求項３】 前記マイクロコンピュータは、フェイル
判定手段の出力を入力し、パワーオンリセット時にフェ
イル検出信号が出力されその後該フェイル検出信号がキ
ャンセルされる状態変化に基づいて、フェイル判定手段
の正常作動状態を確認するものであることを特徴とする
請求項１または２記載の電子コントロールユニットの監
視装置。 - 【請求項４】 前記フェイル判定手段は、リセットパル
スをカウントするレジスタと、該レジスタに接続される
とともに、パワーオンリセットによりロウ出力となり、
前記レジスタのリセット状態においてリセットパルスに
よりハイ出力となる出力段フリップフロップと、該出力
段フリップフロップの出力がハイのときマイコン異常信
号を前記レジスタに入力して該レジスタをリセットする
アンドゲートと、前記出力段フリップフロップのロウ出
力を反転してフェイル検出信号として出力するインバー
タとを備え、一度フェイル検出信号が出力された後はレ
ジスタがリセットされず、当該フェイル検出信号が維持
されるよう構成されていることを特徴とする請求項２ま
たは３記載の電子コントロールユニットの監視装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204796A JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
| US08/831,793 US6076172A (en) | 1996-04-09 | 1997-04-09 | Monitoting system for electronic control unit |
| KR1019970013095A KR100296984B1 (ko) | 1996-04-09 | 1997-04-09 | 전자제어장치용감시시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204796A JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282024A true JPH09282024A (ja) | 1997-10-31 |
| JP3520662B2 JP3520662B2 (ja) | 2004-04-19 |
Family
ID=14576699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204796A Expired - Fee Related JP3520662B2 (ja) | 1996-04-09 | 1996-04-09 | 電子コントロールユニットの監視装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6076172A (ja) |
| JP (1) | JP3520662B2 (ja) |
| KR (1) | KR100296984B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003167601A (ja) * | 2001-11-30 | 2003-06-13 | Denso Corp | 車両用電子制御装置 |
| US6979973B2 (en) | 2003-12-09 | 2005-12-27 | Samsung Electronics Co., Ltd. | Apparatus to and method of controlling step motor |
| JP2020156222A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040117631A1 (en) * | 1998-06-04 | 2004-06-17 | Z4 Technologies, Inc. | Method for digital rights management including user/publisher connectivity interface |
| US6629265B1 (en) * | 2000-04-18 | 2003-09-30 | Cypress Semiconductor Corp. | Reset scheme for microcontrollers |
| US6345002B1 (en) * | 2000-09-22 | 2002-02-05 | Oki Electric Industry Co., Ltd. | RAS monitor circuit and field memory using the same |
| DE10049441B4 (de) * | 2000-10-06 | 2008-07-10 | Conti Temic Microelectronic Gmbh | Verfahren zum Betrieb eines von einem Prozessor gesteuerten Systems |
| US6792527B1 (en) * | 2000-12-22 | 2004-09-14 | Xilinx, Inc. | Method to provide hierarchical reset capabilities for a configurable system on a chip |
| JP4194748B2 (ja) * | 2000-12-26 | 2008-12-10 | 株式会社ホンダエレシス | 演算制御装置 |
| ITRM20010522A1 (it) * | 2001-08-30 | 2003-02-28 | Micron Technology Inc | Sequenziale di "power-on-reset" condizionato e robusto a potenza ultrabassa per circuiti integrati. |
| JP2003248598A (ja) * | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
| JP4353081B2 (ja) * | 2004-11-29 | 2009-10-28 | セイコーエプソン株式会社 | 電子機器及びその制御方法 |
| FR2894548B1 (fr) * | 2005-12-13 | 2008-02-01 | Renault Sas | Procede de controle du fonctionnement d'un vehicule base sur une strategie de diagnostic embarque definissant differents types de pannes |
| JP4750564B2 (ja) * | 2006-01-26 | 2011-08-17 | 富士通セミコンダクター株式会社 | リセット信号生成回路 |
| DE102007010886B3 (de) * | 2007-03-06 | 2008-06-26 | Siemens Ag | Steuergerät für ein Fahrzeug |
| JP2008234280A (ja) * | 2007-03-20 | 2008-10-02 | Matsushita Electric Ind Co Ltd | 電子機器 |
| CN101465635B (zh) * | 2009-01-06 | 2012-07-04 | 苏州达方电子有限公司 | 重置方法及应用其的电子系统 |
| JP5739290B2 (ja) * | 2011-09-14 | 2015-06-24 | 株式会社ケーヒン | 電子制御装置 |
| KR101332022B1 (ko) * | 2011-12-29 | 2013-11-25 | 전자부품연구원 | Ｅｃｕ 모니터링 시스템 및 방법 |
| JP5549685B2 (ja) * | 2012-01-10 | 2014-07-16 | 株式会社デンソー | スイッチング素子の駆動装置 |
| KR101352149B1 (ko) * | 2013-01-31 | 2014-01-15 | 부산대학교 산학협력단 | 리셋 신호 경로상의 버퍼를 이용한 광학 오류 주입 탐지 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5456740A (en) * | 1977-10-14 | 1979-05-08 | Toyota Motor Co Ltd | Method of monitoring malfunction of control system using computer |
| JPS58201108A (ja) * | 1982-05-19 | 1983-11-22 | Nissan Motor Co Ltd | マイクロコンピユ−タを用いた車両用電子制御システムの監視装置 |
| JPS60212028A (ja) * | 1984-04-05 | 1985-10-24 | Mitsubishi Electric Corp | リセツト回路 |
| EP0410030A1 (en) * | 1989-07-25 | 1991-01-30 | Unisia Jecs Corporation | Method and apparatus for preventing failure of a CPU |
| US5247163A (en) * | 1990-04-20 | 1993-09-21 | Mitsubishi Denki Kabushiki Kaisha | IC card having a monitor timer and a reset signal discrimination circuit |
| JPH04291634A (ja) * | 1991-03-20 | 1992-10-15 | Matsushita Electric Works Ltd | マイコンの故障検知回路 |
| JP3684590B2 (ja) * | 1994-04-25 | 2005-08-17 | カシオ計算機株式会社 | リセット制御装置及びリセット制御方法 |
-
1996
- 1996-04-09 JP JP11204796A patent/JP3520662B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-09 KR KR1019970013095A patent/KR100296984B1/ko not_active IP Right Cessation
- 1997-04-09 US US08/831,793 patent/US6076172A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003167601A (ja) * | 2001-11-30 | 2003-06-13 | Denso Corp | 車両用電子制御装置 |
| US6979973B2 (en) | 2003-12-09 | 2005-12-27 | Samsung Electronics Co., Ltd. | Apparatus to and method of controlling step motor |
| JP2020156222A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
| CN116880153B (zh) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
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