JP2003167601A - 車両用電子制御装置 - Google Patents
車両用電子制御装置Info
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- JP2003167601A JP2003167601A JP2001366974A JP2001366974A JP2003167601A JP 2003167601 A JP2003167601 A JP 2003167601A JP 2001366974 A JP2001366974 A JP 2001366974A JP 2001366974 A JP2001366974 A JP 2001366974A JP 2003167601 A JP2003167601 A JP 2003167601A
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- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
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- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/40—Engine management systems
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- Testing And Monitoring For Control Systems (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Safety Devices In Control Systems (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】
【課題】ＣＰＵに関する過去の異常情報を適正に記憶保
持すること。 【解決手段】エンジンＥＣＵ１０は、制御ＣＰＵ１１、
監視ＣＰＵ１２及びＷＤ回路１３を備える。制御ＣＰＵ
１１は、エンジンの噴射制御、点火制御、電子スロット
ル制御を実施する。ＷＤ回路１３は、制御ＣＰＵ１１よ
り所定周期で反転するＷＤパルスを入力し、その周期性
が崩れると制御ＣＰＵ１１に対してリセット信号を出力
する。監視ＣＰＵ１２は、制御ＣＰＵ１１からＷＤ回路
１３に出力されるＷＤパルスをモニタし、その周期性が
崩れた際、遅くともＷＤ回路１３からリセット信号が出
力されるまでに制御ＣＰＵ１１のリセット履歴をメモリ
１２ａに記憶する。
持すること。 【解決手段】エンジンＥＣＵ１０は、制御ＣＰＵ１１、
監視ＣＰＵ１２及びＷＤ回路１３を備える。制御ＣＰＵ
１１は、エンジンの噴射制御、点火制御、電子スロット
ル制御を実施する。ＷＤ回路１３は、制御ＣＰＵ１１よ
り所定周期で反転するＷＤパルスを入力し、その周期性
が崩れると制御ＣＰＵ１１に対してリセット信号を出力
する。監視ＣＰＵ１２は、制御ＣＰＵ１１からＷＤ回路
１３に出力されるＷＤパルスをモニタし、その周期性が
崩れた際、遅くともＷＤ回路１３からリセット信号が出
力されるまでに制御ＣＰＵ１１のリセット履歴をメモリ
１２ａに記憶する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、車両用電子制御装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】車載エンジンの制御を司る車両用電子制
御装置（エンジンＥＣＵ）として、例えば図７に示す構
成が知られている。図７において、エンジンＥＣＵ２０
はメイン及びサブの２つのＣＰＵを有しており、メイン
ＣＰＵ２１は噴射制御及び点火制御を実施し、サブＣＰ
Ｕ２２は電子スロットル制御を実施する。ＷＤ回路２３
はメインＣＰＵ２１の動作を監視するものであり、メイ
ンＣＰＵ２１から出力されるウオッチドッグパルス（Ｗ
Ｄパルス）を入力し、該ＷＤパルスの周期性が崩れると
メインＣＰＵ２１にリセットをかける。
御装置（エンジンＥＣＵ）として、例えば図７に示す構
成が知られている。図７において、エンジンＥＣＵ２０
はメイン及びサブの２つのＣＰＵを有しており、メイン
ＣＰＵ２１は噴射制御及び点火制御を実施し、サブＣＰ
Ｕ２２は電子スロットル制御を実施する。ＷＤ回路２３
はメインＣＰＵ２１の動作を監視するものであり、メイ
ンＣＰＵ２１から出力されるウオッチドッグパルス（Ｗ
Ｄパルス）を入力し、該ＷＤパルスの周期性が崩れると
メインＣＰＵ２１にリセットをかける。
【０００３】また、メインＣＰＵ２１は、サブＣＰＵ２
２の動作（すなわち、スロットル制御の状態）を監視す
る。つまり、メインＣＰＵ２１は、サブＣＰＵ２２から
出力されるＷＤパルスを入力し、このＷＤパルスの周期
性が崩れるとサブＣＰＵ２２にリセットをかける。サブ
ＣＰＵ２２がリセットされる時、メインＣＰＵ２１は所
定のフェイルセーフ処理を実施する。フェイルセーフ処
理として具体的には、車両の退避走行（リンプホーム）
を実現すべく、一部の気筒の燃料噴射を休止させる減筒
制御や点火時期を遅らせる点火遅角制御等を実施する。
２の動作（すなわち、スロットル制御の状態）を監視す
る。つまり、メインＣＰＵ２１は、サブＣＰＵ２２から
出力されるＷＤパルスを入力し、このＷＤパルスの周期
性が崩れるとサブＣＰＵ２２にリセットをかける。サブ
ＣＰＵ２２がリセットされる時、メインＣＰＵ２１は所
定のフェイルセーフ処理を実施する。フェイルセーフ処
理として具体的には、車両の退避走行（リンプホーム）
を実現すべく、一部の気筒の燃料噴射を休止させる減筒
制御や点火時期を遅らせる点火遅角制御等を実施する。
【０００４】要するに、メインＣＰＵ２１はＷＤ回路２
３によりリセットされ、サブＣＰＵ２２はメインＣＰＵ
２１によりリセットされる構成となっている。また、Ｗ
Ｄ回路２３がメインＣＰＵ２１にリセットをかける時、
それに引き続きメインＣＰＵ２１がサブＣＰＵ２２にリ
セットをかけるようになっている。しかしながら、ＷＤ
回路２３によるリセット後、メインＣＰＵ２１が正常復
帰すると、過去にリセットがかかったこと（すなわち、
異常が発生したこと）に関係なく通常制御が実施され
る。そのため、リセット復帰後にも所定のフェイルセー
フ処理を継続させたい場合等において、本来行うべきフ
ェイルセーフ処理が実施されないという不都合を招く。
３によりリセットされ、サブＣＰＵ２２はメインＣＰＵ
２１によりリセットされる構成となっている。また、Ｗ
Ｄ回路２３がメインＣＰＵ２１にリセットをかける時、
それに引き続きメインＣＰＵ２１がサブＣＰＵ２２にリ
セットをかけるようになっている。しかしながら、ＷＤ
回路２３によるリセット後、メインＣＰＵ２１が正常復
帰すると、過去にリセットがかかったこと（すなわち、
異常が発生したこと）に関係なく通常制御が実施され
る。そのため、リセット復帰後にも所定のフェイルセー
フ処理を継続させたい場合等において、本来行うべきフ
ェイルセーフ処理が実施されないという不都合を招く。
【０００５】ところで近年では、ＣＰＵの高機能・大容
量化に伴い、従来２つのＣＰＵを使用して実現してきた
エンジン制御（噴射・点火制御）と電子スロットル制御
とを１つの制御ＣＰＵに集約し、エンジンＥＣＵのコス
トダウンを図ることが考えられる。このような１ＣＰＵ
構成のエンジンＥＣＵでは、やはりＷＤ回路により制御
ＣＰＵがリセットされる。しかしながら、前述の通りＷ
Ｄ回路によるリセット後、制御ＣＰＵが正常復帰する
と、本来行うべきフェイルセーフ処理が実施されないと
いう不都合を招く。
量化に伴い、従来２つのＣＰＵを使用して実現してきた
エンジン制御（噴射・点火制御）と電子スロットル制御
とを１つの制御ＣＰＵに集約し、エンジンＥＣＵのコス
トダウンを図ることが考えられる。このような１ＣＰＵ
構成のエンジンＥＣＵでは、やはりＷＤ回路により制御
ＣＰＵがリセットされる。しかしながら、前述の通りＷ
Ｄ回路によるリセット後、制御ＣＰＵが正常復帰する
と、本来行うべきフェイルセーフ処理が実施されないと
いう不都合を招く。
【０００６】
【発明が解決しようとする課題】本発明は、上記問題に
着目してなされたものであって、その目的とするところ
は、ＣＰＵに関する過去の異常情報を適正に記憶保持す
ることができる車両用電子制御装置を提供することであ
る。
着目してなされたものであって、その目的とするところ
は、ＣＰＵに関する過去の異常情報を適正に記憶保持す
ることができる車両用電子制御装置を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明の車両用電子制御
装置では、互いに通信可能に接続されたメインＣＰＵ及
びサブＣＰＵと、メインＣＰＵの動作を監視する監視回
路とを備えることを前提としている。すなわち、監視回
路は、メインＣＰＵより所定周期で反転するウオッチド
ッグパルスを入力し、その周期性が崩れるとメインＣＰ
Ｕに対してリセット信号を出力する。そして特に、請求
項１に記載の発明では、サブＣＰＵは、メインＣＰＵか
ら監視回路に出力されるウオッチドッグパルスをモニタ
し、その周期性が崩れた際、遅くとも監視回路からリセ
ット信号が出力されるまでにメインＣＰＵのリセット履
歴をメモリに記憶する。
装置では、互いに通信可能に接続されたメインＣＰＵ及
びサブＣＰＵと、メインＣＰＵの動作を監視する監視回
路とを備えることを前提としている。すなわち、監視回
路は、メインＣＰＵより所定周期で反転するウオッチド
ッグパルスを入力し、その周期性が崩れるとメインＣＰ
Ｕに対してリセット信号を出力する。そして特に、請求
項１に記載の発明では、サブＣＰＵは、メインＣＰＵか
ら監視回路に出力されるウオッチドッグパルスをモニタ
し、その周期性が崩れた際、遅くとも監視回路からリセ
ット信号が出力されるまでにメインＣＰＵのリセット履
歴をメモリに記憶する。
【０００８】本請求項１の構成によれば、サブＣＰＵに
おいて、メインＣＰＵがリセットされたこと、すなわち
メインＣＰＵに異常が発生したことが確実に判断でき
る。また本発明では、メインＣＰＵのリセット時にはサ
ブＣＰＵが引き続きリセットされる構成となっている
が、監視回路によるメインＣＰＵのリセットと同時又は
それよりも早くサブＣＰＵがリセット履歴を記憶するた
め、リセット履歴が確実に記憶保持できる。その結果、
ＣＰＵに関する過去の異常情報を適正に記憶保持するこ
とができるようになる。
おいて、メインＣＰＵがリセットされたこと、すなわち
メインＣＰＵに異常が発生したことが確実に判断でき
る。また本発明では、メインＣＰＵのリセット時にはサ
ブＣＰＵが引き続きリセットされる構成となっている
が、監視回路によるメインＣＰＵのリセットと同時又は
それよりも早くサブＣＰＵがリセット履歴を記憶するた
め、リセット履歴が確実に記憶保持できる。その結果、
ＣＰＵに関する過去の異常情報を適正に記憶保持するこ
とができるようになる。
【０００９】請求項２に記載の発明では、サブＣＰＵ
は、ウオッチドッグパルスの所定エッジの有無を確認
し、ウオッチドッグパルスの所定エッジが無いとメイン
ＣＰＵにリセットがかかる旨予測してリセット履歴をメ
モリに記憶し、その後、監視回路によるリセット信号の
出力前にウオッチドッグパルスの所定エッジが確認され
ると、前記記憶したリセット履歴を消去する。
は、ウオッチドッグパルスの所定エッジの有無を確認
し、ウオッチドッグパルスの所定エッジが無いとメイン
ＣＰＵにリセットがかかる旨予測してリセット履歴をメ
モリに記憶し、その後、監視回路によるリセット信号の
出力前にウオッチドッグパルスの所定エッジが確認され
ると、前記記憶したリセット履歴を消去する。
【００１０】つまり、ウオッチドッグパルスの出力停止
時において、サブＣＰＵによるメインＣＰＵの異常判定
が先に行われ、監視回路によるメインＣＰＵの異常判定
（リセット出力）が後に行われる場合、先にサブＣＰＵ
で異常時と判定されても、その直後に異常状態が解消さ
れ、監視回路では異常時と判定されない場合が考えられ
る。ウオッチドッグパルスの出力が一時的に停止された
後、監視回路によるリセット出力前に復帰する場合がそ
れである。かかる場合、請求項２の発明によれば、一旦
記憶されたリセット履歴が消去されるため、リセット履
歴が誤って記憶されるという不都合が回避できる。
時において、サブＣＰＵによるメインＣＰＵの異常判定
が先に行われ、監視回路によるメインＣＰＵの異常判定
（リセット出力）が後に行われる場合、先にサブＣＰＵ
で異常時と判定されても、その直後に異常状態が解消さ
れ、監視回路では異常時と判定されない場合が考えられ
る。ウオッチドッグパルスの出力が一時的に停止された
後、監視回路によるリセット出力前に復帰する場合がそ
れである。かかる場合、請求項２の発明によれば、一旦
記憶されたリセット履歴が消去されるため、リセット履
歴が誤って記憶されるという不都合が回避できる。
【００１１】請求項３に記載の発明では、サブＣＰＵ
は、監視回路からメインＣＰＵに出力されるリセット信
号をモニタし、リセット信号出力の際、そのリセット履
歴をメモリに記憶する。本構成によれば、サブＣＰＵに
おいて、メインＣＰＵがリセットされたこと、すなわち
メインＣＰＵに異常が発生したことが確実に判断でき
る。その結果、請求項１と同様に、ＣＰＵに関する過去
の異常情報を適正に記憶保持することができる。
は、監視回路からメインＣＰＵに出力されるリセット信
号をモニタし、リセット信号出力の際、そのリセット履
歴をメモリに記憶する。本構成によれば、サブＣＰＵに
おいて、メインＣＰＵがリセットされたこと、すなわち
メインＣＰＵに異常が発生したことが確実に判断でき
る。その結果、請求項１と同様に、ＣＰＵに関する過去
の異常情報を適正に記憶保持することができる。
【００１２】上記請求項１乃至３の発明では、請求項４
に記載したように、サブＣＰＵは、リセット履歴がｎ回
記憶された時点でメインＣＰＵが異常である旨判定する
と良い。この場合、ＣＰＵ異常判定の信頼性が向上す
る。
に記載したように、サブＣＰＵは、リセット履歴がｎ回
記憶された時点でメインＣＰＵが異常である旨判定する
と良い。この場合、ＣＰＵ異常判定の信頼性が向上す
る。
【００１３】請求項５に記載の発明では、メインＣＰＵ
は、リセット後の再起動時においてサブＣＰＵで記憶し
たリセット履歴に基づき所定のフェイルセーフ処理を実
施する。この場合、ＣＰＵ異常後のフェイルセーフ処理
を適正に実施することができる。
は、リセット後の再起動時においてサブＣＰＵで記憶し
たリセット履歴に基づき所定のフェイルセーフ処理を実
施する。この場合、ＣＰＵ異常後のフェイルセーフ処理
を適正に実施することができる。
【００１４】メインＣＰＵのリセット時にそれに引き続
きメインＣＰＵがサブＣＰＵにリセットをかける場合、
サブＣＰＵでリセット履歴を記憶する時間的な余裕があ
まりないことも考えられる。そこで、請求項６に記載し
たように、監視回路からメインＣＰＵにリセット信号が
出力された後、一定時間遅らせてメインＣＰＵからサブ
ＣＰＵにリセット信号を出力すると良い。これにより、
サブＣＰＵにおいてより確実にリセット履歴が記憶保持
できるようになる。
きメインＣＰＵがサブＣＰＵにリセットをかける場合、
サブＣＰＵでリセット履歴を記憶する時間的な余裕があ
まりないことも考えられる。そこで、請求項６に記載し
たように、監視回路からメインＣＰＵにリセット信号が
出力された後、一定時間遅らせてメインＣＰＵからサブ
ＣＰＵにリセット信号を出力すると良い。これにより、
サブＣＰＵにおいてより確実にリセット履歴が記憶保持
できるようになる。
【００１５】請求項７に記載の発明では、メインＣＰＵ
は、車両におけるエンジン制御機能並びに電子スロット
ル制御機能を集約したものであり、サブＣＰＵは、少な
くともメインＣＰＵの電子スロットル制御の状態を監視
するものである。この場合、コストダウンを図るべく制
御機能を集約化した車両用電子制御装置において、上記
の優れた効果を奏することができる。
は、車両におけるエンジン制御機能並びに電子スロット
ル制御機能を集約したものであり、サブＣＰＵは、少な
くともメインＣＰＵの電子スロットル制御の状態を監視
するものである。この場合、コストダウンを図るべく制
御機能を集約化した車両用電子制御装置において、上記
の優れた効果を奏することができる。
【００１６】
【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。本実施の形態では、
車両用電子制御装置としてのエンジンＥＣＵに本発明を
具体化しており、図１にはエンジンＥＣＵの構成を示
す。
施の形態を図面に従って説明する。本実施の形態では、
車両用電子制御装置としてのエンジンＥＣＵに本発明を
具体化しており、図１にはエンジンＥＣＵの構成を示
す。
【００１７】図１において、エンジンＥＣＵ１０は、エ
ンジンの噴射制御、点火制御及び電子スロットル制御を
実施するための制御ＣＰＵ（メインＣＰＵ）１１と、電
子スロットル制御に関する監視制御を実施するための監
視ＣＰＵ（サブＣＰＵ）１２と、制御ＣＰＵ１１の動作
を監視するためのＷＤ回路１３とを備える。制御ＣＰＵ
１１は、エンジン回転数、吸気管内圧力、スロットル開
度等々のエンジン運転情報を各種センサより随時入力
し、当該運転情報に基づき図示しないインジェクタ、イ
グナイタ、スロットルアクチュエータ等の駆動を制御す
る。また、制御ＣＰＵ１１は、監視ＣＰＵ１２の動作を
監視するための監視制御を実施する。すなわち、監視Ｃ
ＰＵ１２は制御ＣＰＵ１１に対して所定周期で反転する
ＷＤパルスを出力し、制御ＣＰＵ１１は監視ＣＰＵ１２
からのＷＤパルスが所定時間以上反転しなかった場合に
監視ＣＰＵ１２に対してリセット信号を出力する。
ンジンの噴射制御、点火制御及び電子スロットル制御を
実施するための制御ＣＰＵ（メインＣＰＵ）１１と、電
子スロットル制御に関する監視制御を実施するための監
視ＣＰＵ（サブＣＰＵ）１２と、制御ＣＰＵ１１の動作
を監視するためのＷＤ回路１３とを備える。制御ＣＰＵ
１１は、エンジン回転数、吸気管内圧力、スロットル開
度等々のエンジン運転情報を各種センサより随時入力
し、当該運転情報に基づき図示しないインジェクタ、イ
グナイタ、スロットルアクチュエータ等の駆動を制御す
る。また、制御ＣＰＵ１１は、監視ＣＰＵ１２の動作を
監視するための監視制御を実施する。すなわち、監視Ｃ
ＰＵ１２は制御ＣＰＵ１１に対して所定周期で反転する
ＷＤパルスを出力し、制御ＣＰＵ１１は監視ＣＰＵ１２
からのＷＤパルスが所定時間以上反転しなかった場合に
監視ＣＰＵ１２に対してリセット信号を出力する。
【００１８】制御ＣＰＵ１１と監視ＣＰＵ１２とは相互
に通信可能に接続されており、制御ＣＰＵ１１は、監視
ＣＰＵ１２に対してスロットル開度、アクセル開度、フ
ェイルセーフ実施フラグ等、スロットル制御に関するデ
ータを送信する。このとき、監視ＣＰＵ１２は、スロッ
トル制御の監視処理として、例えばＡ／Ｄ変換器（図示
略）を通じて入力したスロットル開度やアクセル開度の
データと、制御ＣＰＵ１１より受信した同じくスロット
ル開度やアクセル開度のデータとを比較し、それらが一
致するかどうかによりスロットル制御状態の異常を検出
する。そして、その監視結果を制御ＣＰＵ１１に対して
返信する。
に通信可能に接続されており、制御ＣＰＵ１１は、監視
ＣＰＵ１２に対してスロットル開度、アクセル開度、フ
ェイルセーフ実施フラグ等、スロットル制御に関するデ
ータを送信する。このとき、監視ＣＰＵ１２は、スロッ
トル制御の監視処理として、例えばＡ／Ｄ変換器（図示
略）を通じて入力したスロットル開度やアクセル開度の
データと、制御ＣＰＵ１１より受信した同じくスロット
ル開度やアクセル開度のデータとを比較し、それらが一
致するかどうかによりスロットル制御状態の異常を検出
する。そして、その監視結果を制御ＣＰＵ１１に対して
返信する。
【００１９】制御ＣＰＵ１１は、監視ＣＰＵ１２での監
視結果に従い、電子スロットル制御の異常発生時に所定
のフェイルセーフ処理を実施する。フェイルセーフ処理
として具体的には、車両の退避走行（リンプホーム）を
実現すべく、一部の気筒の燃料噴射を休止させる減筒制
御や点火時期を遅角させる点火遅角制御等を実施する。
視結果に従い、電子スロットル制御の異常発生時に所定
のフェイルセーフ処理を実施する。フェイルセーフ処理
として具体的には、車両の退避走行（リンプホーム）を
実現すべく、一部の気筒の燃料噴射を休止させる減筒制
御や点火時期を遅角させる点火遅角制御等を実施する。
【００２０】また、制御ＣＰＵ１１は、ＷＤ回路１３に
対して所定周期で反転するＷＤパルスを出力する。ＷＤ
回路１３は「監視回路」を構成するものであり、制御Ｃ
ＰＵ１１からのＷＤパルスが所定時間以上反転しなかっ
た場合に制御ＣＰＵ１１に対してリセット信号を出力す
る。
対して所定周期で反転するＷＤパルスを出力する。ＷＤ
回路１３は「監視回路」を構成するものであり、制御Ｃ
ＰＵ１１からのＷＤパルスが所定時間以上反転しなかっ
た場合に制御ＣＰＵ１１に対してリセット信号を出力す
る。
【００２１】ここで、制御ＣＰＵ１１からＷＤ回路１３
に出力されるＷＤパルスは監視ＣＰＵ１２にも入力され
る。監視ＣＰＵ１２では、ＷＤパルスの所定エッジ（例
えば立ち下がりエッジ）の有無を判別し、所定エッジが
所定時間以上検出されない場合、すなわちＷＤパルスが
所定時間以上反転しない場合に、制御ＣＰＵ１１のリセ
ット履歴をメモリ１２ａに記憶する。なお、メモリ１２
ａは、ＥＥＰＲＯＭやスタンバイＲＡＭ等、電源遮断時
にも内容を記憶保持できるメモリであり、リセット履歴
の他に、各種カウンタの値も記憶保持する。
に出力されるＷＤパルスは監視ＣＰＵ１２にも入力され
る。監視ＣＰＵ１２では、ＷＤパルスの所定エッジ（例
えば立ち下がりエッジ）の有無を判別し、所定エッジが
所定時間以上検出されない場合、すなわちＷＤパルスが
所定時間以上反転しない場合に、制御ＣＰＵ１１のリセ
ット履歴をメモリ１２ａに記憶する。なお、メモリ１２
ａは、ＥＥＰＲＯＭやスタンバイＲＡＭ等、電源遮断時
にも内容を記憶保持できるメモリであり、リセット履歴
の他に、各種カウンタの値も記憶保持する。
【００２２】次に、ＷＤパルスにより制御ＣＰＵ１１を
監視する手順について詳しく説明する。図２は、監視Ｃ
ＰＵ１２により２ｍｓｅｃ毎に実施される処理を示すフ
ローチャートである。
監視する手順について詳しく説明する。図２は、監視Ｃ
ＰＵ１２により２ｍｓｅｃ毎に実施される処理を示すフ
ローチャートである。
【００２３】図２において、先ずステップ１０１では、
ＷＤパルスの立ち下がりエッジの有無を検出する。具体
的には、今現在のＷＤパルスの信号レベルがＬＯ（ロ
ー）であり、且つ前回の同信号レベルがＨＩ（ハイ）で
あるか否かを判別し、ＹＥＳであれば、今回ＷＤパルス
の立ち下がりエッジを検出したと判別する。ＹＥＳの場
合、ステップ１０２でＷＤ監視カウンタを０にクリアす
ると共に、ステップ１０３でリセット履歴をクリアす
る。また、ＮＯの場合、ステップ１０４でＷＤ監視カウ
ンタを１インクリメントする。
ＷＤパルスの立ち下がりエッジの有無を検出する。具体
的には、今現在のＷＤパルスの信号レベルがＬＯ（ロ
ー）であり、且つ前回の同信号レベルがＨＩ（ハイ）で
あるか否かを判別し、ＹＥＳであれば、今回ＷＤパルス
の立ち下がりエッジを検出したと判別する。ＹＥＳの場
合、ステップ１０２でＷＤ監視カウンタを０にクリアす
ると共に、ステップ１０３でリセット履歴をクリアす
る。また、ＮＯの場合、ステップ１０４でＷＤ監視カウ
ンタを１インクリメントする。
【００２４】その後、ステップ１０５では、ＷＤ監視カ
ウンタの値が所定値以上であるか否かを判別する。ここ
で、前記所定値に相当する時間は、ＷＤ回路１３により
ＷＤパルスの出力停止が判定される時間よりも短い時間
であり、ＷＤ回路１３による異常判定時間が例えば２４
ｍｓｅｃである場合、監視ＣＰＵ１２による異常判定時
間を１６ｍｓｅｃとし、所定値＝８とする。ステップ１
０５がＹＥＳの場合ステップ１０６に進み、制御ＣＰＵ
１１がリセットされたことを表すリセット履歴をメモり
１２ａに記憶する。
ウンタの値が所定値以上であるか否かを判別する。ここ
で、前記所定値に相当する時間は、ＷＤ回路１３により
ＷＤパルスの出力停止が判定される時間よりも短い時間
であり、ＷＤ回路１３による異常判定時間が例えば２４
ｍｓｅｃである場合、監視ＣＰＵ１２による異常判定時
間を１６ｍｓｅｃとし、所定値＝８とする。ステップ１
０５がＹＥＳの場合ステップ１０６に進み、制御ＣＰＵ
１１がリセットされたことを表すリセット履歴をメモり
１２ａに記憶する。
【００２５】また、図３は、監視ＣＰＵ１２のイニシャ
ル時（起動時）に実施されるイニシャル処理を示すフロ
ーチャートである。図３において、先ずステップ２０１
では、メモリ１２ａ内のリセット履歴の有無を判別す
る。リセット履歴有りの場合ステップ２０２に進み、異
常カウンタを１インクリメントする。また、ステップ２
０３では、メモリ１２ａ内のリセット履歴をクリアす
る。
ル時（起動時）に実施されるイニシャル処理を示すフロ
ーチャートである。図３において、先ずステップ２０１
では、メモリ１２ａ内のリセット履歴の有無を判別す
る。リセット履歴有りの場合ステップ２０２に進み、異
常カウンタを１インクリメントする。また、ステップ２
０３では、メモリ１２ａ内のリセット履歴をクリアす
る。
【００２６】その後、ステップ２０４では、異常カウン
タが所定値（本実施の形態では２）以上であるか否かを
判別する。そして、ＹＥＳの場合ステップ２０５に進
み、制御ＣＰＵ１１が異常である旨をメモリ１２ａに記
憶する。このとき、所定のフェイルセーフ処理を行わせ
るべく、制御ＣＰＵ１１に対して異常情報が通知され
る。
タが所定値（本実施の形態では２）以上であるか否かを
判別する。そして、ＹＥＳの場合ステップ２０５に進
み、制御ＣＰＵ１１が異常である旨をメモリ１２ａに記
憶する。このとき、所定のフェイルセーフ処理を行わせ
るべく、制御ＣＰＵ１１に対して異常情報が通知され
る。
【００２７】なお、処理フローの図示は省略するが、エ
ンジンの運転停止に伴うイグニッションスイッチのＯＦ
Ｆ操作時には、異常カウンタがクリアされるようになっ
ている。これにより、車両走行の１トリップ中にリセッ
トが２回発生した時にＣＰＵ異常が判定されることとな
る。
ンジンの運転停止に伴うイグニッションスイッチのＯＦ
Ｆ操作時には、異常カウンタがクリアされるようになっ
ている。これにより、車両走行の１トリップ中にリセッ
トが２回発生した時にＣＰＵ異常が判定されることとな
る。
【００２８】図４は、上記図２及び図３の処理をより具
体的に説明するためのタイムチャートである。図４にお
いて、タイミングｔ１以前は制御ＣＰＵ１１が正常動作
している状態を示し、タイミングｔ１以後は制御ＣＰＵ
１１に異常が発生した状態を示す。
体的に説明するためのタイムチャートである。図４にお
いて、タイミングｔ１以前は制御ＣＰＵ１１が正常動作
している状態を示し、タイミングｔ１以後は制御ＣＰＵ
１１に異常が発生した状態を示す。
【００２９】タイミングｔ１以前、ＷＤパルスは所定の
一定周期（８ｍｓｅｃ周期）で出力されている。この場
合、ＷＤ監視カウンタは２ｍｓｅｃ毎にインクリメント
され、ＷＤパルスの立ち下がりエッジが検出される都
度、０にクリアされる。
一定周期（８ｍｓｅｃ周期）で出力されている。この場
合、ＷＤ監視カウンタは２ｍｓｅｃ毎にインクリメント
され、ＷＤパルスの立ち下がりエッジが検出される都
度、０にクリアされる。
【００３０】そして、タイミングｔ１以降、ＷＤパルス
の出力が停止されると、ＷＤ監視カウンタが０にクリア
されないために、タイミングｔ２で同カウンタが所定値
（＝８）に達する。このとき、監視ＣＰＵ１２のメモリ
１２ａにリセット履歴が記憶される。その後、ＷＤパル
スの出力停止から２４ｍｓｅｃが経過したタイミングｔ
３では、ＷＤ回路１３から制御ＣＰＵ１１にリセット信
号が出力される。またこのとき、制御ＣＰＵ１１から監
視ＣＰＵ１２に対してリセット信号が出力される。
の出力が停止されると、ＷＤ監視カウンタが０にクリア
されないために、タイミングｔ２で同カウンタが所定値
（＝８）に達する。このとき、監視ＣＰＵ１２のメモリ
１２ａにリセット履歴が記憶される。その後、ＷＤパル
スの出力停止から２４ｍｓｅｃが経過したタイミングｔ
３では、ＷＤ回路１３から制御ＣＰＵ１１にリセット信
号が出力される。またこのとき、制御ＣＰＵ１１から監
視ＣＰＵ１２に対してリセット信号が出力される。
【００３１】その後、タイミングｔ４では、制御ＣＰＵ
１１及び監視ＣＰＵ１２が再起動され、監視ＣＰＵ１２
のイニシャル処理において、メモリ１２ａ内に記憶保持
されているリセット履歴により異常カウンタが１インク
リメントされる。このとき、異常カウンタが２以上であ
れば、制御ＣＰＵ１１が異常と判定され、所定のフェイ
ルセーフ処理が実施される。
１１及び監視ＣＰＵ１２が再起動され、監視ＣＰＵ１２
のイニシャル処理において、メモリ１２ａ内に記憶保持
されているリセット履歴により異常カウンタが１インク
リメントされる。このとき、異常カウンタが２以上であ
れば、制御ＣＰＵ１１が異常と判定され、所定のフェイ
ルセーフ処理が実施される。
【００３２】因みに、タイミングｔ２〜ｔ３の間にＷＤ
パルスの出力が再開された場合、すなわち、ＷＤパルス
の出力が一時的に停止された後、ＷＤ回路１３によるリ
セット出力前にＷＤパルスの出力が正常復帰した場合、
ＷＤパルスの立ち下がりエッジが来た時点でメモり１２
ａ内のリセット履歴がクリア（消去）される。そのた
め、実際にはＷＤ回路１３によるリセットが行われない
のにリセット履歴だけが残るという不都合が回避でき
る。
パルスの出力が再開された場合、すなわち、ＷＤパルス
の出力が一時的に停止された後、ＷＤ回路１３によるリ
セット出力前にＷＤパルスの出力が正常復帰した場合、
ＷＤパルスの立ち下がりエッジが来た時点でメモり１２
ａ内のリセット履歴がクリア（消去）される。そのた
め、実際にはＷＤ回路１３によるリセットが行われない
のにリセット履歴だけが残るという不都合が回避でき
る。
【００３３】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。制御ＣＰＵ１１からＷＤ回路１
３に出力されるＷＤパルスを監視ＣＰＵ１２でモニタ
し、そのモニタ結果に応じてリセット履歴を記憶するの
で、制御ＣＰＵ１１のリセットが確実に判断できる。従
って、ＣＰＵ異常後のフェイルセーフ処理を適正に実施
することができる。
に示す効果が得られる。制御ＣＰＵ１１からＷＤ回路１
３に出力されるＷＤパルスを監視ＣＰＵ１２でモニタ
し、そのモニタ結果に応じてリセット履歴を記憶するの
で、制御ＣＰＵ１１のリセットが確実に判断できる。従
って、ＣＰＵ異常後のフェイルセーフ処理を適正に実施
することができる。
【００３４】また、ＷＤ回路１３によるリセット出力よ
りも早く監視ＣＰＵ１２がリセット履歴を記憶するた
め、リセット履歴が確実に記憶保持できる。その結果、
ＣＰＵに関する過去の異常情報を適正に記憶保持するこ
とができるようになる。
りも早く監視ＣＰＵ１２がリセット履歴を記憶するた
め、リセット履歴が確実に記憶保持できる。その結果、
ＣＰＵに関する過去の異常情報を適正に記憶保持するこ
とができるようになる。
【００３５】監視ＣＰＵ１２がリセット履歴を記憶した
後にＷＤパルスの出力が正常復帰した場合、リセット履
歴が消去されるので、リセット履歴が誤って記憶される
という不都合が回避できる。
後にＷＤパルスの出力が正常復帰した場合、リセット履
歴が消去されるので、リセット履歴が誤って記憶される
という不都合が回避できる。
【００３６】エンジン制御機能並びに電子スロットル制
御機能を制御ＣＰＵ１１に集約したエンジンＥＣＵ１０
において、コストダウンを図りつつ、上記の優れた効果
を奏することができる。
御機能を制御ＣＰＵ１１に集約したエンジンＥＣＵ１０
において、コストダウンを図りつつ、上記の優れた効果
を奏することができる。
【００３７】（第２の実施の形態）次に、本発明におけ
る第２の実施の形態について、上述した第１の実施の形
態との相違点を中心に説明する。本実施の形態における
エンジンＥＣＵ１０の構成を図５に示す。
る第２の実施の形態について、上述した第１の実施の形
態との相違点を中心に説明する。本実施の形態における
エンジンＥＣＵ１０の構成を図５に示す。
【００３８】図５では、前記図１との相違点として、Ｗ
Ｄ回路１３から制御ＣＰＵ１１に出力されるリセット信
号が監視ＣＰＵ１２にも入力される。すなわち、監視Ｃ
ＰＵ１２は、ＷＤ回路１３から制御ＣＰＵ１１へのリセ
ットラインをモニタする。そして、監視ＣＰＵ１２は、
リセット信号の入力の都度、制御ＣＰＵ１１のリセット
履歴をメモリ１２ａに記憶する。
Ｄ回路１３から制御ＣＰＵ１１に出力されるリセット信
号が監視ＣＰＵ１２にも入力される。すなわち、監視Ｃ
ＰＵ１２は、ＷＤ回路１３から制御ＣＰＵ１１へのリセ
ットラインをモニタする。そして、監視ＣＰＵ１２は、
リセット信号の入力の都度、制御ＣＰＵ１１のリセット
履歴をメモリ１２ａに記憶する。
【００３９】図６は、監視ＣＰＵ１２による各種処理を
示すフローチャートであり、（ａ）はリセットエッジ割
り込み処理、（ｂ）はイニシャル処理をそれぞれ示す。
すなわち、監視ＣＰＵ１２は、リセット信号のエッジ入
力毎に図６（ａ）の割り込み処理を起動し、その都度異
常カウンタを１インクリメントする（ステップ３０
１）。本実施の形態の場合、異常カウンタのカウント値
が「リセット履歴」に相当する。
示すフローチャートであり、（ａ）はリセットエッジ割
り込み処理、（ｂ）はイニシャル処理をそれぞれ示す。
すなわち、監視ＣＰＵ１２は、リセット信号のエッジ入
力毎に図６（ａ）の割り込み処理を起動し、その都度異
常カウンタを１インクリメントする（ステップ３０
１）。本実施の形態の場合、異常カウンタのカウント値
が「リセット履歴」に相当する。
【００４０】また、監視ＣＰＵ１２は、ＣＰＵ起動に伴
うイニシャル時に図６（ｂ）の処理を起動し、先ず異常
カウンタが所定値（本実施の形態では２）以上であるか
否かを判別する（ステップ４０１）。そして、異常カウ
ンタ≧２であれば、制御ＣＰＵ１１が異常である旨をメ
モリ１２ａに記憶する（ステップ４０２）。このとき、
所定のフェイルセーフ処理を行わせるべく、制御ＣＰＵ
１１に対して異常情報が通知される。
うイニシャル時に図６（ｂ）の処理を起動し、先ず異常
カウンタが所定値（本実施の形態では２）以上であるか
否かを判別する（ステップ４０１）。そして、異常カウ
ンタ≧２であれば、制御ＣＰＵ１１が異常である旨をメ
モリ１２ａに記憶する（ステップ４０２）。このとき、
所定のフェイルセーフ処理を行わせるべく、制御ＣＰＵ
１１に対して異常情報が通知される。
【００４１】以上第２の実施の形態によれば、上述した
第１の実施の形態と同様に、制御ＣＰＵ１１のリセット
が確実に判断できる。従って、ＣＰＵ異常後のフェイル
セーフ処理を適正に実施することができる。
第１の実施の形態と同様に、制御ＣＰＵ１１のリセット
が確実に判断できる。従って、ＣＰＵ異常後のフェイル
セーフ処理を適正に実施することができる。
【００４２】本実施の形態において、制御ＣＰＵ１１の
リセット時にそれに引き続き制御ＣＰＵ１１が監視ＣＰ
Ｕ１２にリセットをかける場合、監視ＣＰＵ１２でリセ
ット履歴を記憶する時間的な余裕があまりないことも考
えられる。そこで、制御ＣＰＵ１１から監視ＣＰＵ１２
へのリセットラインに、コンデンサ等からなる遅延回路
を設けると良い。これにより、ＷＤ回路１３から制御Ｃ
ＰＵ１１にリセット信号が出力された後、一定時間遅ら
せて制御ＣＰＵ１１から監視ＣＰＵ１２にリセット信号
が出力されるようになる。従って、監視ＣＰＵ１２にお
いてより確実にリセット履歴が記憶保持できるようにな
る。
リセット時にそれに引き続き制御ＣＰＵ１１が監視ＣＰ
Ｕ１２にリセットをかける場合、監視ＣＰＵ１２でリセ
ット履歴を記憶する時間的な余裕があまりないことも考
えられる。そこで、制御ＣＰＵ１１から監視ＣＰＵ１２
へのリセットラインに、コンデンサ等からなる遅延回路
を設けると良い。これにより、ＷＤ回路１３から制御Ｃ
ＰＵ１１にリセット信号が出力された後、一定時間遅ら
せて制御ＣＰＵ１１から監視ＣＰＵ１２にリセット信号
が出力されるようになる。従って、監視ＣＰＵ１２にお
いてより確実にリセット履歴が記憶保持できるようにな
る。
【００４３】なお本発明は、上記以外に次の形態にて具
体化できる。上記第１の実施の形態では、ＷＤ回路１３
の異常判定時間よりも短い時間で監視ＣＰＵ１２がＷＤ
パルスの所定エッジを判定したが、ＷＤ回路１３と監視
ＣＰＵ１２とでＷＤパルス判定時間を同一にしても良
い。要は、遅くともＷＤ回路１３からリセット信号が出
力されるまでに、監視ＣＰＵ１２が制御ＣＰＵ１１のリ
セット履歴を記憶する構成であれば良い。但し、ＷＤ回
路１３と監視ＣＰＵ１２とでＷＤパルス判定時間を同一
にする場合、制御ＣＰＵ１１から監視ＣＰＵ１２へのリ
セットラインに、コンデンサ等からなる遅延回路を設け
ると良い。
体化できる。上記第１の実施の形態では、ＷＤ回路１３
の異常判定時間よりも短い時間で監視ＣＰＵ１２がＷＤ
パルスの所定エッジを判定したが、ＷＤ回路１３と監視
ＣＰＵ１２とでＷＤパルス判定時間を同一にしても良
い。要は、遅くともＷＤ回路１３からリセット信号が出
力されるまでに、監視ＣＰＵ１２が制御ＣＰＵ１１のリ
セット履歴を記憶する構成であれば良い。但し、ＷＤ回
路１３と監視ＣＰＵ１２とでＷＤパルス判定時間を同一
にする場合、制御ＣＰＵ１１から監視ＣＰＵ１２へのリ
セットラインに、コンデンサ等からなる遅延回路を設け
ると良い。
【００４４】上記各実施の形態では、１トリップ中の２
回のリセット履歴で制御ＣＰＵ異常を判定したが、１回
のリセット履歴で直ちに制御ＣＰＵ異常を判定すること
も可能である。勿論、３回以上のリセット履歴で判定す
ることも可能である。
回のリセット履歴で制御ＣＰＵ異常を判定したが、１回
のリセット履歴で直ちに制御ＣＰＵ異常を判定すること
も可能である。勿論、３回以上のリセット履歴で判定す
ることも可能である。
【００４５】監視ＣＰＵ１２とＷＤ回路１３とを一つの
ＩＣに集約し一体化することも可能である。この場合、
エンジンＥＣＵ１０としてのコスト削減を図ることがで
きる。
ＩＣに集約し一体化することも可能である。この場合、
エンジンＥＣＵ１０としてのコスト削減を図ることがで
きる。
【００４６】上記各実施の形態では、制御ＣＰＵ１１と
して、車両におけるエンジン制御機能と電子スロットル
制御機能とを集約したものを用いたが、この構成を変更
する。例えば、エンジン制御用のＣＰＵ（メインＣＰ
Ｕ）と電子スロットル制御用のＣＰＵ（サブＣＰＵ）と
を個別に設ける構成であっても良い（図７参照）。この
場合、メインＣＰＵからＷＤ回路に出力されるＷＤパル
スをサブＣＰＵがモニタし、その周期性が崩れた際、サ
ブＣＰＵは、遅くともＷＤ回路からリセット信号が出力
されるまでにメインＣＰＵのリセット履歴をメモリに記
憶する。或いは、ＷＤ回路からメインＣＰＵに出力され
るリセット信号をサブＣＰＵがモニタし、リセット信号
出力の際、サブＣＰＵはそのリセット履歴をメモリに記
憶する。
して、車両におけるエンジン制御機能と電子スロットル
制御機能とを集約したものを用いたが、この構成を変更
する。例えば、エンジン制御用のＣＰＵ（メインＣＰ
Ｕ）と電子スロットル制御用のＣＰＵ（サブＣＰＵ）と
を個別に設ける構成であっても良い（図７参照）。この
場合、メインＣＰＵからＷＤ回路に出力されるＷＤパル
スをサブＣＰＵがモニタし、その周期性が崩れた際、サ
ブＣＰＵは、遅くともＷＤ回路からリセット信号が出力
されるまでにメインＣＰＵのリセット履歴をメモリに記
憶する。或いは、ＷＤ回路からメインＣＰＵに出力され
るリセット信号をサブＣＰＵがモニタし、リセット信号
出力の際、サブＣＰＵはそのリセット履歴をメモリに記
憶する。
【図１】第１の実施の形態におけるエンジンＥＣＵの概
要を示す構成図。
要を示す構成図。
【図２】監視ＣＰＵによる２ｍｓｅｃ処理を示すフロー
チャート。
チャート。
【図３】監視ＣＰＵによるイニシャル処理を示すフロー
チャート。
チャート。
【図４】異常検出動作を示すタイムチャート。
【図５】第２の実施の形態におけるエンジンＥＣＵを示
す構成図。
す構成図。
【図６】監視ＣＰＵによる各種処理を示すフローチャー
ト。
ト。
【図７】従来技術におけるエンジンＥＣＵの構成を示す
ブロック図。
ブロック図。
１０…エンジンＥＣＵ、１１…制御ＣＰＵ、１２…監視
ＣＰＵ、１２ａ…メモリ、１３…監視回路。
ＣＰＵ、１２ａ…メモリ、１３…監視回路。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 3G084 BA05 BA11 BA16 DA31 EB06
EB22 EB24 EC01
5H209 AA10 CC13 DD04 EE11 GG04
HH06 JJ09
5H215 AA10 BB11 CC07 CX01 CX04
GG05 KK03
5H223 AA10 CC08 DD03 EE17 FF09
Claims (7)
- 【請求項１】車両制御を実施するメインＣＰＵと、該メ
インＣＰＵより所定周期で反転するウオッチドッグパル
スを入力し、その周期性が崩れるとメインＣＰＵに対し
てリセット信号を出力する監視回路と、メインＣＰＵに
対して通信可能に接続されたサブＣＰＵとを備え、メイ
ンＣＰＵのリセット時にはそれに引き続きメインＣＰＵ
がサブＣＰＵにリセットをかける構成とした車両用電子
制御装置において、 サブＣＰＵは、メインＣＰＵから監視回路に出力される
ウオッチドッグパルスをモニタし、その周期性が崩れた
際、遅くとも監視回路からリセット信号が出力されるま
でにメインＣＰＵのリセット履歴をメモリに記憶するこ
とを特徴とする車両用電子制御装置。 - 【請求項２】サブＣＰＵは、ウオッチドッグパルスの所
定エッジの有無を確認し、ウオッチドッグパルスの所定
エッジが無いとメインＣＰＵにリセットがかかる旨予測
してリセット履歴をメモリに記憶し、その後、監視回路
によるリセット信号の出力前にウオッチドッグパルスの
所定エッジが確認されると、前記記憶したリセット履歴
を消去する請求項１記載の車両用電子制御装置。 - 【請求項３】車両制御を実施するメインＣＰＵと、該メ
インＣＰＵより所定周期で反転するウオッチドッグパル
スを入力し、その周期性が崩れるとメインＣＰＵに対し
てリセット信号を出力する監視回路と、メインＣＰＵに
対して通信可能に接続されたサブＣＰＵとを備え、メイ
ンＣＰＵのリセット時にはそれに引き続きメインＣＰＵ
がサブＣＰＵにリセットをかける構成とした車両用電子
制御装置において、 サブＣＰＵは、監視回路からメインＣＰＵに出力される
リセット信号をモニタし、リセット信号出力の際、その
リセット履歴をメモリに記憶することを特徴とする車両
用電子制御装置。 - 【請求項４】サブＣＰＵは、リセット履歴がｎ回記憶さ
れた時点でメインＣＰＵが異常である旨判定する請求項
１乃至３の何れかに記載の車両用電子制御装置。 - 【請求項５】メインＣＰＵは、リセット後の再起動時に
おいてサブＣＰＵで記憶したリセット履歴に基づき所定
のフェイルセーフ処理を実施する請求項１乃至４の何れ
かに記載の車両用電子制御装置。 - 【請求項６】監視回路からメインＣＰＵにリセット信号
が出力された後、一定時間遅らせてメインＣＰＵからサ
ブＣＰＵにリセット信号を出力するよう構成した請求項
１乃至５の何れかに記載の車両用電子制御装置。 - 【請求項７】メインＣＰＵは、車両におけるエンジン制
御機能並びに電子スロットル制御機能を集約したもので
あり、サブＣＰＵは、少なくともメインＣＰＵの電子ス
ロットル制御の状態を監視するものである請求項１乃至
６の何れかに記載の車両用電子制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366974A JP3908020B2 (ja) | 2001-11-30 | 2001-11-30 | 車両用電子制御装置 |
| US10/242,697 US6775609B2 (en) | 2001-09-27 | 2002-09-13 | Electronic control unit for vehicle having operation monitoring function and fail-safe function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366974A JP3908020B2 (ja) | 2001-11-30 | 2001-11-30 | 車両用電子制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003167601A true JP2003167601A (ja) | 2003-06-13 |
| JP3908020B2 JP3908020B2 (ja) | 2007-04-25 |
Family
ID=19176798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001366974A Expired - Fee Related JP3908020B2 (ja) | 2001-09-27 | 2001-11-30 | 車両用電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3908020B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009085142A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Ltd | 電動アクチュエータの制御システム |
| JP2012060841A (ja) * | 2010-09-13 | 2012-03-22 | Denso Corp | 車両用電子制御装置 |
| JP2015201978A (ja) * | 2014-04-08 | 2015-11-12 | 富士電機株式会社 | リンプホームシステム、その安全制御装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102018541B1 (ko) * | 2016-03-09 | 2019-09-06 | 한국전자통신연구원 | 코어 컨트롤러를 포함하는 시스템 온 칩 및 그것의 코어 관리 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250124A (ja) * | 1989-03-24 | 1990-10-05 | Akebono Brake Ind Co Ltd | 車載用電子制御装置の誤動作防止方法 |
| JPH0599061A (ja) * | 1991-10-01 | 1993-04-20 | Nippondenso Co Ltd | 自動車用制御装置 |
| JPH09282024A (ja) * | 1996-04-09 | 1997-10-31 | Nissan Motor Co Ltd | 電子コントロールユニットの監視装置 |
| JPH1173203A (ja) * | 1997-08-29 | 1999-03-16 | Denso Corp | 電子制御装置 |
-
2001
- 2001-11-30 JP JP2001366974A patent/JP3908020B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1173203A (ja) * | 1997-08-29 | 1999-03-16 | Denso Corp | 電子制御装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009085142A (ja) * | 2007-10-01 | 2009-04-23 | Hitachi Ltd | 電動アクチュエータの制御システム |
| US9121361B2 (en) | 2007-10-01 | 2015-09-01 | Hitachi, Ltd. | Control system of electric actuator and control method thereof |
| JP2012060841A (ja) * | 2010-09-13 | 2012-03-22 | Denso Corp | 車両用電子制御装置 |
| US8760093B2 (en) | 2010-09-13 | 2014-06-24 | Denso Corporation | Electronic control apparatus for a vehicle |
| JP2015201978A (ja) * | 2014-04-08 | 2015-11-12 | 富士電機株式会社 | リンプホームシステム、その安全制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3908020B2 (ja) | 2007-04-25 |
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| Date | Code | Title | Description |
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