JP2003097345A - 車両用電子制御装置 - Google Patents
車両用電子制御装置Info
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- JP2003097345A JP2003097345A JP2001295627A JP2001295627A JP2003097345A JP 2003097345 A JP2003097345 A JP 2003097345A JP 2001295627 A JP2001295627 A JP 2001295627A JP 2001295627 A JP2001295627 A JP 2001295627A JP 2003097345 A JP2003097345 A JP 2003097345A
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- cpu
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/10—Internal combustion engine [ICE] based vehicles
- Y02T10/40—Engine management systems
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- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【課題】エンジン制御並びに電子スロットル制御を１つ
のＣＰＵで実施する１ＣＰＵ構成の車両用電子制御装置
において、ＣＰＵ異常後のフェイルセーフ処理を適正に
実施すること。 【解決手段】エンジンＥＣＵ１０は、エンジンの噴射制
御、点火制御、スロットル制御を実施するためのＣＰＵ
１１と、該ＣＰＵ１１の動作を監視するためのＷＤ回路
１２とを備える。ＷＤ回路１２は、ＣＰＵ１１からのＷ
Ｄパルスが所定時間以上反転しなかった場合にＣＰＵ１
１に対してリセット信号を出力する。また、ＷＤ回路１
２には、例えばフリップフロップやカウンタ等よりなる
記憶部１２ａが設けられており、ＣＰＵ１１へのリセッ
ト信号出力の都度、その履歴を表すリセット情報が記憶
部１２ａに記憶される。ＣＰＵ１１は、リセット後の再
起動時において記憶部１２ａに記憶したリセット情報に
基づき所定のフェイルセーフ処理を実施する。
のＣＰＵで実施する１ＣＰＵ構成の車両用電子制御装置
において、ＣＰＵ異常後のフェイルセーフ処理を適正に
実施すること。 【解決手段】エンジンＥＣＵ１０は、エンジンの噴射制
御、点火制御、スロットル制御を実施するためのＣＰＵ
１１と、該ＣＰＵ１１の動作を監視するためのＷＤ回路
１２とを備える。ＷＤ回路１２は、ＣＰＵ１１からのＷ
Ｄパルスが所定時間以上反転しなかった場合にＣＰＵ１
１に対してリセット信号を出力する。また、ＷＤ回路１
２には、例えばフリップフロップやカウンタ等よりなる
記憶部１２ａが設けられており、ＣＰＵ１１へのリセッ
ト信号出力の都度、その履歴を表すリセット情報が記憶
部１２ａに記憶される。ＣＰＵ１１は、リセット後の再
起動時において記憶部１２ａに記憶したリセット情報に
基づき所定のフェイルセーフ処理を実施する。
Description
【０００１】
【発明の属する技術分野】本発明は、エンジンのスロッ
トル弁を電子制御するためのスロットル制御機能を有す
る車両用電子制御装置において、特にＣＰＵ異常時の処
理に関するものである。
トル弁を電子制御するためのスロットル制御機能を有す
る車両用電子制御装置において、特にＣＰＵ異常時の処
理に関するものである。
【０００２】
【従来の技術】車載エンジンの制御を司る車両用電子制
御装置（エンジンＥＣＵ）として、メイン及びサブの２
つのＣＰＵを持つ構成が知られている。図５にその構成
を示す。図５に示すエンジンＥＣＵ２０において、メイ
ンＣＰＵ２１は噴射制御及び点火制御を実施し、サブＣ
ＰＵ２２はスロットル制御を実施する。また、メインＣ
ＰＵ２１は、スロットル制御（サブＣＰＵ）に関する監
視制御として、サブＣＰＵ２２から出力されるウオッチ
ドッグパルス（ＷＤパルス）をモニタし、ＷＤパルスの
周期性からサブＣＰＵ２２の異常を検出する。サブＣＰ
Ｕ２２の異常時には、メインＣＰＵ２１にてサブＣＰＵ
２２が異常であるという情報を記憶すると共に、メイン
ＣＰＵ２１がサブＣＰＵ２２をリセットするようにして
いる。
御装置（エンジンＥＣＵ）として、メイン及びサブの２
つのＣＰＵを持つ構成が知られている。図５にその構成
を示す。図５に示すエンジンＥＣＵ２０において、メイ
ンＣＰＵ２１は噴射制御及び点火制御を実施し、サブＣ
ＰＵ２２はスロットル制御を実施する。また、メインＣ
ＰＵ２１は、スロットル制御（サブＣＰＵ）に関する監
視制御として、サブＣＰＵ２２から出力されるウオッチ
ドッグパルス（ＷＤパルス）をモニタし、ＷＤパルスの
周期性からサブＣＰＵ２２の異常を検出する。サブＣＰ
Ｕ２２の異常時には、メインＣＰＵ２１にてサブＣＰＵ
２２が異常であるという情報を記憶すると共に、メイン
ＣＰＵ２１がサブＣＰＵ２２をリセットするようにして
いる。
【０００３】サブＣＰＵ２２の異常検出後、メインＣＰ
Ｕ２１は、スロットル制御に対するフェイルセーフ処理
として、例えば噴射・点火制御による退避走行制御（リ
ンプホーム制御）を実施する。なお、ＷＤ回路２３は、
メインＣＰＵ２１から出力されるＷＤパルスを監視して
メインＣＰＵ２１の異常を検出し、メインＣＰＵ２１の
異常時には当該メインＣＰＵ２１をリセットするように
している。
Ｕ２１は、スロットル制御に対するフェイルセーフ処理
として、例えば噴射・点火制御による退避走行制御（リ
ンプホーム制御）を実施する。なお、ＷＤ回路２３は、
メインＣＰＵ２１から出力されるＷＤパルスを監視して
メインＣＰＵ２１の異常を検出し、メインＣＰＵ２１の
異常時には当該メインＣＰＵ２１をリセットするように
している。
【０００４】
【発明が解決しようとする課題】ところで近年では、Ｃ
ＰＵの高機能・大容量化により、従来２つのＣＰＵを使
用して実現してきたエンジン制御（噴射・点火制御）と
スロットル制御とを１つのＣＰＵで構成し、エンジンＥ
ＣＵのコストダウンを図ることが考えられる。このよう
な１ＣＰＵ構成のエンジンＥＣＵにおいて、ＣＰＵの異
常は従来通りＷＤ回路にて検出できるが、仮にＣＰＵが
異常から正常に復帰した場合、過去に異常が発生したこ
とが判断できず、本来行うべきフェイルセーフ処理が実
施されないという不都合を招く。つまり、ＣＰＵ異常が
一旦発生した後は、同様の異常が再発する可能性が高
い。それ故、ＣＰＵの再起動後にはフェイルセーフ処理
を継続することが望まれる。
ＰＵの高機能・大容量化により、従来２つのＣＰＵを使
用して実現してきたエンジン制御（噴射・点火制御）と
スロットル制御とを１つのＣＰＵで構成し、エンジンＥ
ＣＵのコストダウンを図ることが考えられる。このよう
な１ＣＰＵ構成のエンジンＥＣＵにおいて、ＣＰＵの異
常は従来通りＷＤ回路にて検出できるが、仮にＣＰＵが
異常から正常に復帰した場合、過去に異常が発生したこ
とが判断できず、本来行うべきフェイルセーフ処理が実
施されないという不都合を招く。つまり、ＣＰＵ異常が
一旦発生した後は、同様の異常が再発する可能性が高
い。それ故、ＣＰＵの再起動後にはフェイルセーフ処理
を継続することが望まれる。
【０００５】本発明は、上記問題に着目してなされたも
のであって、その目的とするところは、エンジン制御並
びに電子スロットル制御を１つのＣＰＵで実施する１Ｃ
ＰＵ構成の車両用電子制御装置において、ＣＰＵ異常後
のフェイルセーフ処理を適正に実施することができる車
両用電子制御装置を提供することである。
のであって、その目的とするところは、エンジン制御並
びに電子スロットル制御を１つのＣＰＵで実施する１Ｃ
ＰＵ構成の車両用電子制御装置において、ＣＰＵ異常後
のフェイルセーフ処理を適正に実施することができる車
両用電子制御装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１に記載の発明で
は、ＣＰＵは、エンジン制御並びに電子スロットル制御
と、所定のフェイルセーフ処理を実施する。監視回路
は、ＣＰＵより所定周期で反転するウオッチドッグパル
スを入力し、その周期性が崩れるとＣＰＵに対してリセ
ット信号を出力する。監視回路によるリセット信号の出
力に伴いＣＰＵがリセットされ、それと同時に、リセッ
ト信号出力の履歴を表すリセット情報が記憶部に記憶さ
れる。ＣＰＵリセット後、所定時間経過後にＣＰＵが再
起動され、その再起動の際、ＣＰＵは、前記記憶部に記
憶したリセット情報に基づき所定のフェイルセーフ処理
を実施する。
は、ＣＰＵは、エンジン制御並びに電子スロットル制御
と、所定のフェイルセーフ処理を実施する。監視回路
は、ＣＰＵより所定周期で反転するウオッチドッグパル
スを入力し、その周期性が崩れるとＣＰＵに対してリセ
ット信号を出力する。監視回路によるリセット信号の出
力に伴いＣＰＵがリセットされ、それと同時に、リセッ
ト信号出力の履歴を表すリセット情報が記憶部に記憶さ
れる。ＣＰＵリセット後、所定時間経過後にＣＰＵが再
起動され、その再起動の際、ＣＰＵは、前記記憶部に記
憶したリセット情報に基づき所定のフェイルセーフ処理
を実施する。
【０００７】上記構成によれば、一旦ＣＰＵ異常が発生
した後にＣＰＵが正常に復帰した場合にも、フェイルセ
ーフ処理が望み通りに実施できる。その結果、エンジン
制御並びに電子スロットル制御を１つのＣＰＵで実施す
る１ＣＰＵ構成の車両用電子制御装置において、ＣＰＵ
異常後のフェイルセーフ処理を適正に実施することがで
きる。
した後にＣＰＵが正常に復帰した場合にも、フェイルセ
ーフ処理が望み通りに実施できる。その結果、エンジン
制御並びに電子スロットル制御を１つのＣＰＵで実施す
る１ＣＰＵ構成の車両用電子制御装置において、ＣＰＵ
異常後のフェイルセーフ処理を適正に実施することがで
きる。
【０００８】上記請求項１の発明では請求項２に記載し
たように、前記記憶部を、前記監視回路と一体にＩＣ化
して設けると良い。この場合、構成の簡素化を図ること
ができる。
たように、前記記憶部を、前記監視回路と一体にＩＣ化
して設けると良い。この場合、構成の簡素化を図ること
ができる。
【０００９】また、請求項３に記載したように、前記記
憶部を、前記リセット情報としてのリセット回数をカウ
ントするリセットカウンタにて構成し、前記ＣＰＵは、
再起動時にリセットカウンタの値が所定のしきい値以上
であればフェイルセーフ処理を実施すると良い。この場
合、前記しきい値を変更すれば、ＣＰＵ再起動時におい
てフェイルセーフ処理に入る状況を容易に切り替えるこ
とができる。
憶部を、前記リセット情報としてのリセット回数をカウ
ントするリセットカウンタにて構成し、前記ＣＰＵは、
再起動時にリセットカウンタの値が所定のしきい値以上
であればフェイルセーフ処理を実施すると良い。この場
合、前記しきい値を変更すれば、ＣＰＵ再起動時におい
てフェイルセーフ処理に入る状況を容易に切り替えるこ
とができる。
【００１０】また、請求項４に記載したように、前記記
憶部のリセット情報を前記ＣＰＵがクリアするよう構成
すると良い。より具体的には、請求項５に記載したよう
に、前記ＣＰＵは、イグニッションスイッチがオフされ
た後に、前記記憶部のリセット情報をクリアする。リセ
ット情報によるフェイルセーフ処理の開始後は、ＣＰＵ
によるリセット情報のクリア処理が入るまで、当該フェ
イルセーフ処理が継続される。従って、フェイルセーフ
処理の実施を適正に管理することができる。
憶部のリセット情報を前記ＣＰＵがクリアするよう構成
すると良い。より具体的には、請求項５に記載したよう
に、前記ＣＰＵは、イグニッションスイッチがオフされ
た後に、前記記憶部のリセット情報をクリアする。リセ
ット情報によるフェイルセーフ処理の開始後は、ＣＰＵ
によるリセット情報のクリア処理が入るまで、当該フェ
イルセーフ処理が継続される。従って、フェイルセーフ
処理の実施を適正に管理することができる。
【００１１】
【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。図１は、本実施の形
態におけるエンジンＥＣＵの構成を示すブロック図であ
る。図１において、エンジンＥＣＵ１０は、エンジンの
噴射制御、点火制御、スロットル制御を実施するための
ＣＰＵ１１と、該ＣＰＵ１１の動作を監視するためのＷ
Ｄ回路１２とを備える。ＣＰＵ１１は、エンジン回転
数、吸気管内圧力、スロットル開度等々のエンジン運転
情報を随時入力し、当該運転情報に基づき図示しない燃
料噴射弁、イグナイタ、スロットルアクチュエータの駆
動を制御する。また、ＣＰＵ１１は、ＷＤ回路１２に対
して所定周期で反転するＷＤパルスを出力する。
施の形態を図面に従って説明する。図１は、本実施の形
態におけるエンジンＥＣＵの構成を示すブロック図であ
る。図１において、エンジンＥＣＵ１０は、エンジンの
噴射制御、点火制御、スロットル制御を実施するための
ＣＰＵ１１と、該ＣＰＵ１１の動作を監視するためのＷ
Ｄ回路１２とを備える。ＣＰＵ１１は、エンジン回転
数、吸気管内圧力、スロットル開度等々のエンジン運転
情報を随時入力し、当該運転情報に基づき図示しない燃
料噴射弁、イグナイタ、スロットルアクチュエータの駆
動を制御する。また、ＣＰＵ１１は、ＷＤ回路１２に対
して所定周期で反転するＷＤパルスを出力する。
【００１２】監視回路としてのＷＤ回路１２は、ＣＰＵ
１１からのＷＤパルスが所定時間以上反転しなかった場
合にＣＰＵ１１に対してリセット信号を出力する。ま
た、ＷＤ回路１２には、例えばフリップフロップやカウ
ンタ等よりなる記憶部１２ａが設けられており、ＣＰＵ
１１へのリセット信号出力の都度、その履歴を表すリセ
ット情報が記憶部１２ａに記憶されるようになってい
る。本実施の形態では、リセット信号出力の都度、リセ
ット情報としてのリセット回数をカウントすべくリセッ
トカウンタが１ずつカウントアップされる。なお本実施
の形態では、構成の簡素化を図るべく、ＷＤ回路１２と
一体的に記憶部１２ａをＩＣ化している。
１１からのＷＤパルスが所定時間以上反転しなかった場
合にＣＰＵ１１に対してリセット信号を出力する。ま
た、ＷＤ回路１２には、例えばフリップフロップやカウ
ンタ等よりなる記憶部１２ａが設けられており、ＣＰＵ
１１へのリセット信号出力の都度、その履歴を表すリセ
ット情報が記憶部１２ａに記憶されるようになってい
る。本実施の形態では、リセット信号出力の都度、リセ
ット情報としてのリセット回数をカウントすべくリセッ
トカウンタが１ずつカウントアップされる。なお本実施
の形態では、構成の簡素化を図るべく、ＷＤ回路１２と
一体的に記憶部１２ａをＩＣ化している。
【００１３】ＣＰＵ１１は、ＷＤ回路１２に記憶されて
いるリセット情報（本実施の形態ではリセット回数）に
基づき、必要に応じてスロットル制御に関する所定のフ
ェイルセーフ処理を実施する。フェイルセーフ処理とし
て具体的には、車両の退避走行（リンプホーム）を実現
すべく、一部の気筒の燃料噴射を休止させる減筒制御や
点火時期の遅角制御等を実施する。
いるリセット情報（本実施の形態ではリセット回数）に
基づき、必要に応じてスロットル制御に関する所定のフ
ェイルセーフ処理を実施する。フェイルセーフ処理とし
て具体的には、車両の退避走行（リンプホーム）を実現
すべく、一部の気筒の燃料噴射を休止させる減筒制御や
点火時期の遅角制御等を実施する。
【００１４】次に、ＣＰＵ１１によるＣＰＵ起動時、及
びイグニッションスイッチ（ＩＧスイッチ）のオフ時の
処理を図２及び図３を用いて説明する。図２は、ＣＰＵ
起動時の処理を示すフローチャートである。ＣＰＵ１１
の起動時において、先ずステップ１０１では、ＷＤ回路
１２の記憶部１２ａに記憶されているリセット情報（リ
セット回数）を読み出す。続くステップ１０２では、リ
セット回数が所定値（例えば３回）以上であるか否かを
判別し、所定値以上の場合はステップ１０３に進み、ス
ロットル制御のフェイルセーフ処理を実行するためにフ
ェイルセーフフラグをセットする。リセット回数が所定
値未満の場合は、フェイルセーフ処理を実行することな
く通常の制御を実施する。
びイグニッションスイッチ（ＩＧスイッチ）のオフ時の
処理を図２及び図３を用いて説明する。図２は、ＣＰＵ
起動時の処理を示すフローチャートである。ＣＰＵ１１
の起動時において、先ずステップ１０１では、ＷＤ回路
１２の記憶部１２ａに記憶されているリセット情報（リ
セット回数）を読み出す。続くステップ１０２では、リ
セット回数が所定値（例えば３回）以上であるか否かを
判別し、所定値以上の場合はステップ１０３に進み、ス
ロットル制御のフェイルセーフ処理を実行するためにフ
ェイルセーフフラグをセットする。リセット回数が所定
値未満の場合は、フェイルセーフ処理を実行することな
く通常の制御を実施する。
【００１５】図３は、ＩＧスイッチオフ時の処理を示す
フローチャートである。ＩＧスイッチのオフ時におい
て、ステップ２０１では、スロットル弁を全閉にする等
の制御を実施する。続くステップ２０２では、ＷＤ回路
１２の記憶部１２ａに記憶されているリセット情報をク
リアする。すなわち、リセットカウンタを０にクリアす
る。
フローチャートである。ＩＧスイッチのオフ時におい
て、ステップ２０１では、スロットル弁を全閉にする等
の制御を実施する。続くステップ２０２では、ＷＤ回路
１２の記憶部１２ａに記憶されているリセット情報をク
リアする。すなわち、リセットカウンタを０にクリアす
る。
【００１６】図４は、ＣＰＵ１１の上記動作をより具体
的に示すタイムチャートである。さて、タイミングｔ１
以前は、ＣＰＵ１１が正常に動作し、ＷＤパルスが所定
の周期性を保ちつつ正しく出力されている。タイミング
ｔ１でＣＰＵ異常が発生し、それに伴いＷＤパルスが出
力されなくなると、時間Ｔａの経過後に、ＷＤ回路１２
からＣＰＵ１１に対してリセット信号が出力される。こ
れにより、ＣＰＵ１１がリセットされる。またこのと
き、ＷＤ回路１２では、記憶部１２ａのリセットカウン
タが１カウントアップされる。それ以降、ＷＤパルスが
出力されないと、一定時間毎（Ｔａ毎）にリセット信号
が出力され、同時にリセットカウンタが１ずつカウント
アップされる。
的に示すタイムチャートである。さて、タイミングｔ１
以前は、ＣＰＵ１１が正常に動作し、ＷＤパルスが所定
の周期性を保ちつつ正しく出力されている。タイミング
ｔ１でＣＰＵ異常が発生し、それに伴いＷＤパルスが出
力されなくなると、時間Ｔａの経過後に、ＷＤ回路１２
からＣＰＵ１１に対してリセット信号が出力される。こ
れにより、ＣＰＵ１１がリセットされる。またこのと
き、ＷＤ回路１２では、記憶部１２ａのリセットカウン
タが１カウントアップされる。それ以降、ＷＤパルスが
出力されないと、一定時間毎（Ｔａ毎）にリセット信号
が出力され、同時にリセットカウンタが１ずつカウント
アップされる。
【００１７】図中、▽印は、リセット後におけるＣＰＵ
１１の再起動タイミングを示す。但し、タイミングｔ１
１，ｔ１２，ｔ１３では再起動タイミングであるもの
の、ＣＰＵ異常が解消されていない（ＷＤパルスが出力
されいない）ことから実際にはＣＰＵ１１が再起動され
ない。
１１の再起動タイミングを示す。但し、タイミングｔ１
１，ｔ１２，ｔ１３では再起動タイミングであるもの
の、ＣＰＵ異常が解消されていない（ＷＤパルスが出力
されいない）ことから実際にはＣＰＵ１１が再起動され
ない。
【００１８】タイミングｔ２では、ＣＰＵ１１が正常動
作に復帰し、ＷＤパルスが再び反転出力されるようにな
る。従って、タイミングｔ１４でのＣＰＵ再起動時に
は、その時のリセットカウンタの値に基づきフェイルセ
ーフフラグがセットされる。それに伴い、所定のフェイ
ルセーフ処理が実施される。その後、ＩＧスイッチがオ
フされるまで、リセットカウンタの値（リセット情報）
が保持され、所望のフェイルセーフ処理が継続される。
作に復帰し、ＷＤパルスが再び反転出力されるようにな
る。従って、タイミングｔ１４でのＣＰＵ再起動時に
は、その時のリセットカウンタの値に基づきフェイルセ
ーフフラグがセットされる。それに伴い、所定のフェイ
ルセーフ処理が実施される。その後、ＩＧスイッチがオ
フされるまで、リセットカウンタの値（リセット情報）
が保持され、所望のフェイルセーフ処理が継続される。
【００１９】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。一旦ＣＰＵ異常が発生した後に
ＣＰＵ１１が正常に復帰した場合にも、フェイルセーフ
処理が望み通りに実施できる。その結果、エンジン制御
並びに電子スロットル制御を１つのＣＰＵ１１で実施す
る１ＣＰＵ構成のエンジンＥＣＵ１０において、ＣＰＵ
異常後のフェイルセーフ処理を適正に実施することがで
きる。
に示す効果が得られる。一旦ＣＰＵ異常が発生した後に
ＣＰＵ１１が正常に復帰した場合にも、フェイルセーフ
処理が望み通りに実施できる。その結果、エンジン制御
並びに電子スロットル制御を１つのＣＰＵ１１で実施す
る１ＣＰＵ構成のエンジンＥＣＵ１０において、ＣＰＵ
異常後のフェイルセーフ処理を適正に実施することがで
きる。
【００２０】リセット情報としてのリセット回数をリセ
ットカウンタにてカウントする構成としたので、リセッ
トカウンタのしきい値を変更すれば、ＣＰＵ再起動時に
おいてフェイルセーフ処理に入る状況を容易に切り替え
ることができる。また、リセット回数が所定値（例えば
３回）に達した時だけフェイルセーフ処理が実施される
ため、ノイズ等により誤ってフェイルセーフ処理が実施
されるといった不都合が回避できる。
ットカウンタにてカウントする構成としたので、リセッ
トカウンタのしきい値を変更すれば、ＣＰＵ再起動時に
おいてフェイルセーフ処理に入る状況を容易に切り替え
ることができる。また、リセット回数が所定値（例えば
３回）に達した時だけフェイルセーフ処理が実施される
ため、ノイズ等により誤ってフェイルセーフ処理が実施
されるといった不都合が回避できる。
【００２１】また、リセット情報（リセットカウンタの
値）をＣＰＵ１１がクリアする構成としたので、フェイ
ルセーフ処理の実施を適正に管理することができる。例
えば、ＩＧスイッチがオフされるまでフェイルセーフ処
理を継続するという制御が確実に実現できる。
値）をＣＰＵ１１がクリアする構成としたので、フェイ
ルセーフ処理の実施を適正に管理することができる。例
えば、ＩＧスイッチがオフされるまでフェイルセーフ処
理を継続するという制御が確実に実現できる。
【００２２】なお本発明は、上記以外に次の形態にて具
体化できる。上記実施の形態では、リセット情報（リセ
ット信号出力の履歴）として、リセットカウンタにより
リセット回数をカウントしたが、この構成を変更する。
例えば、リセット情報として、記憶部にフラグ情報等を
記憶する構成でも良い。
体化できる。上記実施の形態では、リセット情報（リセ
ット信号出力の履歴）として、リセットカウンタにより
リセット回数をカウントしたが、この構成を変更する。
例えば、リセット情報として、記憶部にフラグ情報等を
記憶する構成でも良い。
【００２３】上記実施の形態では、構成の簡素化を図る
べく、ＷＤ回路１２と一体的に記憶部１２ａをＩＣ化し
たが、記憶部１２ａをＷＤ回路１２と別体に設ける構成
であっても良い。
べく、ＷＤ回路１２と一体的に記憶部１２ａをＩＣ化し
たが、記憶部１２ａをＷＤ回路１２と別体に設ける構成
であっても良い。
【図１】発明の実施の形態におけるエンジンＥＣＵの構
成を示すブロック図。
成を示すブロック図。
【図２】ＣＰＵ起動時の処理を示すフローチャート。
【図３】ＩＧスイッチオフ時の処理を示すフローチャー
ト。
ト。
【図４】ＣＰＵ動作を具体的に説明するためのタイムチ
ャート。
ャート。
【図５】従来技術におけるエンジンＥＣＵの構成を示す
ブロック図。
ブロック図。
１０…エンジンＥＣＵ、１１…ＣＰＵ、１２…ＷＤ回
路、１２ａ…記憶部。
路、１２ａ…記憶部。
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フロントページの続き
Ｆターム(参考） 3G084 BA05 BA11 BA16 CA01 CA07
DA31 EA11 EB06 EB22 EB24
EC01 EC03 FA10 FA11 FA33
FA35 FA36
3G301 HA01 JB04 JB08 KA01 KA28
LA03 LB00 MA00 NB11 NC01
NE17 NE23 PA07Z PA11Z
PE01Z
5H209 AA10 DD04 EE11 GG04 HH06
JJ07 JJ09
Claims (5)
- 【請求項１】車両におけるエンジン制御機能並びに電子
スロットル制御機能に加え、異常発生後における所定の
フェイルセーフ機能を有するＣＰＵと、 該ＣＰＵより所定周期で反転するウオッチドッグパルス
を入力し、その周期性が崩れると前記ＣＰＵに対してリ
セット信号を出力する監視回路と、 前記監視回路によるリセット信号の出力時にその履歴を
表すリセット情報を記憶する記憶部とを備え、 前記ＣＰＵは、リセット後の再起動時において前記記憶
部に記憶したリセット情報に基づき所定のフェイルセー
フ処理を実施することを特徴とする車両用電子制御装
置。 - 【請求項２】前記記憶部を、前記監視回路と一体にＩＣ
化して設けた請求項１記載の車両用電子制御装置。 - 【請求項３】前記記憶部を、前記リセット情報としての
リセット回数をカウントするリセットカウンタにて構成
し、前記ＣＰＵは、再起動時にリセットカウンタの値が
所定のしきい値以上であればフェイルセーフ処理を実施
する請求項１又は２記載の車両用電子制御装置。 - 【請求項４】前記記憶部のリセット情報を前記ＣＰＵが
クリアする請求項１乃至３の何れかに記載の車両用電子
制御装置。 - 【請求項５】前記ＣＰＵは、イグニッションスイッチが
オフされた後に、前記記憶部のリセット情報をクリアす
る請求項４記載の車両用電子制御装置。
Priority Applications (2)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295627A JP2003097345A (ja) | 2001-09-27 | 2001-09-27 | 車両用電子制御装置 |
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Family Applications (1)
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